JP2012048804A - 非揮発性メモリ装置 - Google Patents

Abstract

【課題】メモリの面積を減少させ、高速動作が可能なメモリ装置を提供する。
【解決手段】複数の単位セルを含んでセンシングされたデータをグローバル入／出力ラインに出力するバンクと、このデータを受信するデータ伝達部７１０と、データ伝達部７１０から印加されるデータを格納するか、データ入／出力パッド７４０を介し外部から印加されるデータを格納するデータ格納部７２０と、データ格納部７２０に格納されたデータを駆動してデータ入／出力パッドに出力するデータ出力駆動部７３０と、データ入／出力パッドを介し入力されたデータをバッファリングしてデータ格納部に出力するデータ入力バッファ７５０とを含む。
【選択図】図５

Description

本発明は、ＬＰＤＤＲ（Low Power Double Data Rate）２スペックを用いる非揮発性メモリ装置と関連する。

メモリ装置は、揮発性メモリ装置と非揮発性メモリ装置に区分することができる。ここで、非揮発性メモリ装置は、電源が供給されなくとも格納されたデータを保存することができる非揮発性メモリセルを利用するメモリ装置であって、フラッシュラム（Flash Ram）、相変化ラム（ＰＣＲＡＭ）などがある。

相変化メモリ装置は、相変化物質、代表的な例としてＧＳＴ（ゲルマニウム・アンチモン・テルル）を用いてメモリセルを構成し、ＧＳＴに熱を加えて晶質（Crystal）又は非晶質（Amorphous）状態に作ることにより、メモリセルにデータを格納することができるようにしたメモリ装置である。

マグネチックメモリ（Magnetic memory）及び相変化メモリ（Phase Change Memory：ＰＣＭ）などの非揮発性メモリは、揮発性ラム（ＲＡＭ；Random Access Memory）程度のデータ処理速度を有し、電源のオフ時にもデータが保存される特性を有する。

図１ａ及び図１ｂは、従来の技術に係る相変化抵抗素子４を示す。
図１ａ及び図１ｂに示されているように、相変化抵抗素子４は、上部電極１と下部電極３の間に相変化物質（Phase Change Material）２を挿入して形成される。上部電極１と下部電極３に電圧を印加すれば、相変化物質２に電流が流れ、温度が変化しながら電気伝導状態が変化することになる。

図２ａ及び図２ｂは、従来の技術に係る相変化抵抗素子４のデータ格納原理を説明するための図である。
図２ａに示されているように、相変化抵抗素子４にしきい値以下の電流が流れると相変化物質２が結晶化される。相変化物質２が結晶状態になれば、低抵抗の物質になる。その結果、上部電極１と下部電極３の間に電流が流れることが可能である。

一方、図２ｂに示されているように、相変化抵抗素子４にしきい値以上の電流が流れると、相変化物質２が溶融点（Melting Point）以上の温度となる。相変化物質２が溶融し非結晶状態（Amorphous Phase）となれば、高抵抗の物質になる。その結果、上部電極１と下部電極３の間に電流が流れ難くなる。

したがって、相変化抵抗素子４は前記のような二つの状態に互いに異なるデータを対応させることができるようになる。例えば、相変化抵抗素子４は低抵抗状態をデータ『１』に対応させ、高抵抗状態をデータ『０』に対応させることができる。

さらに、相変化物質２の状態は相変化メモリ装置に電源がオフされても変化しないので、前記データは不揮発性で格納可能である。

図３は、従来の技術に係る相変化抵抗セルの書込み動作を説明するためのグラフである。
図３に示されているように、相変化抵抗素子４の上部電極１と下部電極３の間に一定時間の間電流を流すと熱が発生することになる。

一定時間の間しきい値以下の電流を流すことになれば、低温加熱状態により相変化物質２が結晶化状態となる。その結果、相変化抵抗素子４がセット（Set）状態となる。

逆に、一定時間の間しきい値以上の電流を流すことになれば、高温加熱状態により相変化物質２が非結晶化状態となる。その結果、相変化抵抗素子４がリセット（Reset）状態となる。

このような性質を利用し、書込み動作でセット状態を書き込むため、相変化抵抗素子４に低い電圧を長時間の間印加することになる。

逆に、書込み動作でリセット状態を書き込むため、相変化抵抗素子４に高い電圧を短時間の間印加することになる。

相変化抵抗メモリは、センシング動作時に相変化抵抗素子４にセンシング電流を印加し、相変化抵抗素子４に書き込まれたデータをセンシングする。

本発明は、ＬＰＤＤＲ（Low Power Double Data Rate）２スペックを用いる非揮発性メモリ装置でデータの読出し又は書込み動作が行われるＲＤＢ（Row Data Buffer）アレイをＤＱパッドに近接するように配置してメモリの面積を減少させ、高速動作が可能になるようにすることにその特徴がある。

本発明の実施形態に係る非揮発性メモリ装置は、複数の単位セルを含んでセンシングされたデータをグローバル入／出力ラインに出力するバンクと、バンク内の単位セルに格納されたデータと同じデータがレジスタに格納され、書込み動作時に外部から印加されるデータをレジスタに格納するか、読出し動作時にレジスタに格納されたデータを外部に出力するデータ入／出力部とを含むことを特徴とする。

さらに、本発明の他の実施形態に係る非揮発性メモリ装置は、複数の単位セルを含んでセンシングされたデータをグローバル入／出力ラインに出力するバンクと、グローバル入／出力ラインを介しバンクからデータを受信するデータ伝達部と、データ伝達部から印加されるデータを格納するか、データ入／出力パッドを介し外部から印加されるデータを格納するデータ格納部と、データ格納部に格納されたデータを駆動してデータ入／出力パッドに出力するデータ出力駆動部と、データ入／出力パッドを介し入力されたデータをバッファリングしてデータ格納部に出力するデータ入力バッファとを含むことを特徴とする。

本発明は、次のような効果を有する。
第一、ＲＤＢ（Row Data Buffer）アレイをＤＱパッドに近接するように配置し、ＲＤＢアレイをバンクに配置する場合より相対的にメモリの面積を減少させることができるようにする。
第二、ＲＤＢアレイとＤＱパッドとの間の距離を縮めて読出し／書込み経路を短縮させることにより高速動作が可能である。
第三、セルアレイの外部にデータを格納するＲＤＢアレイを形成することにより、セルアレイの温度変化に伴うデータの読出し／書込みの誤動作を防止することができるとの利点がある。

従来の技術に係る相変化抵抗素子を示した図である。 従来の技術に係る相変化抵抗素子を示した図である。 従来の技術に係る相変化抵抗素子のデータ格納原理を説明するための図である。 従来の技術に係る相変化抵抗素子のデータ格納原理を説明するための図である。 従来の技術に係る相変化抵抗セルの書込み動作を説明するためのグラフである。 本発明の実施形態に係る非揮発性メモリ装置の構成を示す図である。 図４のデータ入／出力部に関する詳細な構成を示す図である。

以下、図を参照しながら、本発明の実施形態に対し詳しく説明する。

図４は、本発明の実施形態に係る非揮発性メモリ装置の構成を示す図である。
本発明の実施形態に係る非揮発性メモリ装置は、セルアレイ１００、ワードライン駆動部２００、カラム選択スイッチング部３００、書込み駆動部４００、電流−電圧変換部５００、センスアンプ６００及びデータ入／出力部７００を含む。

ここで、データ入／出力部７００を除いた残りの構成要素、即ち、セルアレイ１００、ワードライン駆動部２００、カラム選択スイッチング部３００、書込み駆動部４００、電流−電圧変換部５００及びセンスアンプ６００までの構成をバンク（ＢＡＮＫ）と称することにする。

セルアレイ１００は、複数の単位セルＵＣとスイッチング素子を含む。単位セルＵＣは、ビットラインＢＬとワードラインＷＬが交差する地点に形成される。そして、複数の単位セルＵＣはそれぞれメモリ素子を含み、メモリ素子にデータが格納される。

ここで、メモリ素子は多様な非揮発性メモリ素子が用いられ得る。例えば、強誘電体キャパシタ、相変化メモリ素子、ＳＴＴ（Spin Torque Transfer）素子、磁気抵抗素子などが用いられ得る。

本発明では、セルアレイ１００に含まれた複数の単位セルＵＣが相変化抵抗素子を含むことをその実施形態で説明する。

例えば、図４では、非揮発性メモリ素子が相変化抵抗素子ＰＣＲであり、スイッチング素子がダイオード素子Ｄの場合を示した。しかし、非揮発性メモリ素子及びスイッチング素子の種類はこれに制限されない。

相変化抵抗素子ＰＣＲは、ビットラインＢＬとダイオード素子Ｄとの間に連結されデータを格納する。相変化抵抗素子ＰＣＲは、格納されたデータに従い相変化抵抗素子の抵抗値が変わる。

スイッチング素子は、セル面積を減少させることのできるダイオード素子Ｄが用いられ得る。ダイオード素子Ｄは、相変化抵抗素子ＰＣＲとワードラインＷＬとの間に連結される。このようなダイオード素子Ｄは順方向にのみ電流を流れるようにし、逆方向には電流を流れないようにする。本発明の実施形態に係る相変化メモリ装置では、ビットラインＢＬでワードラインＷＬ方向が順方向になり得る。

セルアレイ１００は、ビットラインＢＬ０〜ＢＬＮを介しカラム選択スイッチング部３００と連結され、ワードラインＷＬ０〜ＷＬＮを介しワードライン駆動部２００と連結される。

ワードライン駆動部２００は、１つ以上の単位セルＵＣに対しセンシング動作を行うとき、当該単位セルＵＣに連結されたワードラインＷＬを活性化させる。このようなワードライン駆動部２００は、ワードラインＷＬにローレベルの電圧を供給することによりワードラインＷＬを活性化させることができる。

例えば、ワードラインＷＬ０、ＷＬ１に連結された単位セルＵＣに対しセンシング動作を行うとすれば、ワードライン駆動部２００はワードラインＷＬ０又はＷＬ１を活性化させ、ワードラインＷＬ２〜ＷＬＮを非活性化させる。

カラム選択スイッチング部３００は、カラム選択信号ＬＸＳＷに応じて複数のビットラインＢＬ０〜ＢＬＮのうち１つのビットラインを選択する。カラム選択信号ＬＸＳＷにより選択されたビットラインＢＬは、グローバルビットラインＧＢＬと連結される。

書込み駆動部４００は、書込み動作時に入力データに対応する駆動電圧を生成し、グローバルビットラインＧＢＬ、カラム選択スイッチング部３００を介しセルアレイ１００に供給する。

ワードライン駆動部２００がワードラインＷＬをローレベルの電圧で駆動すれば、書込み駆動部４００はビットラインＢＬ０〜ＢＬＮを介し単位セルＵＣに駆動電圧を印加する。この場合、ビットラインＢＬの電圧レベルがワードラインＷＬの電圧レベルより高いので、単位セルＵＣに含まれたスイッチング素子には順方向の電流が流れることになる。

その結果、相変化抵抗素子ＰＣＲに電流が流れ、相変化抵抗素子ＰＣＲの両端に抵抗値に比例する電圧が誘導される。電流−電圧変換部５００と、センスアンプ６００は、相変化抵抗素子ＰＣＲの両端に誘導される電流値をセンシングしてセンシング電圧ＳＡＩを生成することができる。

ここで、相変化抵抗素子ＰＣＲに順方向の電流が流れるとき、相変化抵抗素子ＰＣＲを通過する電流は、相変化抵抗素子ＰＣＲの抵抗値に反比例する。

電流−電圧変換部５００は、グローバルビットラインＧＢＬに流れるセルセンシング電流を電圧に変換してセンシング電圧ＳＡＩを出力する。電流の変化を読み出してデータをセンシングする非揮発性メモリ装置は電流−電圧変換部５００が必要である。

センスアンプ６００は、センシング電圧ＳＡＩと基準電圧ＶＲＥＦを比べ、その差を増幅してグローバル入／出力ラインＧＩＯに出力する。

データ入／出力部７００は、グローバル入／出力ラインＧＩＯから印加されたセンシングデータを一定時間の間格納してから出力信号ＯＵＴを出力することができる。そして、データ入／出力部７００は、外部から印加された入力データを一定時間の間格納してから入力信号ＩＮをグローバル入／出力ラインＧＩＯに出力することができる。

ここで、データ入／出力部７００は、判別されたデータを格納してから外部に判別されたデータを出力する。

もし、データ入／出力部７００が判別されたデータを格納しない場合、データを読み出すため、データが格納されたセルアレイ１００から電流−電圧変換部５００、センスアンプ６００及びデータ入／出力部７００を順次アクセスしなければならない。

しかし、データ入／出力部７００が判別されたデータを格納すれば、データ入／出力部７００にのみアクセスするとしてもデータを読み出すことができるようになる。したがって、本発明の実施形態は、データを読み出すためアクセスしなければならない経路が短くなるので、高速にデータを読み出すことができるようになる。

一方、データを書き込むときも、データ入／出力部７００が書き込むデータを格納しない場合、データを書き込むためデータ入／出力部７００、書込み駆動部４００及びセルアレイ１００を順次アクセスしなければならない。

しかし、データ入／出力部７００が書き込むデータを格納すれば、データ入／出力部７００にのみアクセスすると、その後書込み動作はデータ入／出力部７００に格納されたデータに基づいて行われることになる。したがって、データを書き込むためアクセスしなければならない経路が短くなるので、高速にデータを書き込むことができるようになる。

図５は、図４のデータ入／出力部７００に関する詳細な構成を示す図である。
本発明の実施形態に係るデータ入／出力部７００は、データ伝達部７１０、データ格納部７２０、データ出力駆動部７３０、データ入／出力パッド７４０、データ入力バッファ７５０、出力制御部７６０及び入力制御部７７０を含む。

ここで、データ伝達部７１０は、センスアンプ６００で判別されたデータをグローバル入／出力ラインＧＩＯを介し受信する。データ伝達部７１０は、センスアンプ６００で判別されたデータを駆動しデータＧＩＯ＿ＲＰＴをデータ格納部７２０に出力する。

本発明の実施形態に係る非揮発性メモリ装置は、セルアレイ１００外部のデータ伝達経路にデータを格納することにより、読出し／書込み動作時にデータにアクセスする経路を短くすることができる。

この場合、データ伝達部７１０を用いれば、データ格納部７２０の位置をセルアレイ１００からさらに遠さげながら、ＤＱパッドにはさらに近づくようにすることができる。ここで、データ伝達部７１０は、大きいドライバの大きさを有するＧＩＯリピータ（Repeater）に該当する。

例えば、グローバル入／出力ラインＧＩＯ及びデータ伝達部７１０を長く設定すれば、データ格納部７２０がセルアレイ１００からさらに遠くなる。逆に、グローバル入／出力ラインＧＩＯ及びデータ伝達部７１０を短く設定すれば、データ格納部７２０がセルアレイ１００からさらに近くなる。

単にグローバル入／出力ラインＧＩＯの長さを調整する場合、判別されたデータ信号がライン抵抗により歪曲され得るが、データ伝達部７１０を用い信号を駆動して伝達する場合は、判別されたデータが正確にデータ格納部７２０へ伝達され得る。

そして、データ格納部７２０は、データ伝達部７１０を介し伝達されたデータを格納する。このようなデータ格納部７２０は、データを格納するためレジスタ（Register）を含むことになる。本発明の実施形態においてレジスタは、ローデータバッファ（ＲＤＢ；Row Data Buffer）アレイからなり得る。

メモリ装置は、格納されたデータを出力する読出し動作時間に比べプログラミング動作時間がさらに多く費やされるので、このような動作時間の差を補償し、特定の動作を行うため、ローデータバッファ（ＲＤＢ；Row Data Buffer）を含んでいる。

従来のメモリ装置は、このようなローデータバッファがバンク（ＢＡＮＫ）内部に含まれている。したがって、従来のメモリ装置でのアクティブ経路はバンク内部の経路を示すもので、セルアレイからセンスアンプまでの動作経路を意味する。

このような場合、バンクからデータ入／出力パッド（ＤＱＰＡＤ）までの距離が長くなるので、データの読出し又は書込みの動作速度が遅くなるようになる。そして、各バンクごとにローデータバッファ（ＲＤＢ）を重複して配置しなければならないので、メモリの面積が増加することになる。

しかし、本発明では、このようなローデータバッファ（ＲＤＢ）をデータ入／出力パッド７４０と最も隣接するように形成し、アクセス速度の向上とともにメモリの面積を縮小することができるようにする。

データ格納部７２０は、センシング動作が行われるセルアレイ１００の単位セルに格納されたデータと同じデータが格納される。したがって、セルアレイ１００の単位セルにアクセスする必要なく、データ格納部７２０にアクセスして格納されたデータを読み出すことにより読出し動作が行われ得る。その結果、読出し動作のためアクセスする経路が短くなるので、高速に読出し動作が行われ得る。

ここで、データ格納部７２０は、出力制御部７６０から印加されるパルス入力信号ＰＩＮ、立上りパルスＲＰＯＵＴ及び立下りパルスＦＰＯＵＴに応じて格納されたデータの出力時点が決定される。

このとき、パルス入力信号ＰＩＮは、データ伝達部７１０から印加されたデータＧＩＯ＿ＲＰＴをデータ格納部７２０に受信するための活性化信号である。そして、立上りパルスＲＰＯＵＴはパルスの立上りタイミングにデータをデータ出力駆動部７３０に出力するための信号であり、立下りパルスＦＰＯＵＴはパルスの立下りタイミングにデータをデータ出力駆動部７３０に出力するための信号である。

これに伴い、データ格納部７２０は立上りパルスＲＰＯＵＴに同期して立上りデータＲＤＯを出力し、立下りパルスＦＰＯＵＴに同期して立下りデータＦＤＯを出力する。

本発明の実施形態で、データ格納部７２０はデータ入／出力パッド７４０と最も隣接した位置、即ち、既存のＬＰＤＤＲ（Low Power Double Data Rate）２スペックを用いるメモリ装置でパイプラッチ（Pipelatch）アレイが形成される領域に配置され得る。

データ出力駆動部７３０は、データ格納部７２０から印加される立上りデータＲＤＯと立下りデータＦＤＯを駆動して出力データＤ＿ＯＵＴをデータ入／出力パッド７４０に出力する。即ち、立上りクロックＲＣＬＫＤＯに同期して立上りデータＲＤＯを出力データＤ＿ＯＵＴで出力し、立下りクロックＦＣＬＫＯに同期して立下りデータＦＤＯを出力データＤ＿ＯＵＴで出力する。

データ出力駆動部７３０から出力された出力データＤ＿ＯＵＴは、データ入／出力パッド７４０を介し外部に出力される。

データ入／出力パッド７４０は、読出し動作時に外部へデータＯＵＴを出力するか、書込み動作時に外部から書き込むデータＩＮを受信する。

データ入力バッファ７５０は、データ入／出力パッド７４０を介し入力された書き込むデータＤ＿ＩＮ＿Ｐをバッファリングして入力データＤ＿ＩＮをデータ格納部７２０に出力する。

このとき、データ入力バッファ７５０は、入力制御信号ＩＤＳＰ３ＲＢ、ＩＤＳＰ３ＦＢ及び入力クロックＤＩＮＣＬＫＢに応じてデータＤ＿ＩＮ＿Ｐをバッファリングし入力データＤ＿ＩＮを生成する。

ここで、入力制御信号ＩＤＳＰ３ＲＢ、ＩＤＳＰ３ＦＢはデータストローブ信号（ＤＱＳ）により生成された信号である。そして、入力クロックＤＩＮＣＬＫＢは、データストローブ信号（ＤＱＳ）をクロック信号に同期させて出力するためのクロック信号に該当する。

入力制御部７７０で生成されたクロック遅延信号ＤＩＮＣＬＫＢ＿Ｄは、入力クロックＤＩＮＣＬＫＢが一定時間遅延された信号である。データ格納部７２０は、クロック遅延信号ＤＩＮＣＬＫＢ＿Ｄに応じて入力データＤ＿ＩＮを格納することになる。

データ格納部７２０は、セルアレイ１００の単位セルに書き込むデータと同じデータを格納することになる。したがって、セルアレイ１００の単位セルにデータを書き込むため書込み駆動部にアクセスする必要なく、データ格納部７２０にのみアクセスすればよい。その結果、書込み動作のためアクセスする経路が短くなるので、高速に書込み動作が行われ得る。

このような構成を有する本発明の実施形態の動作過程を説明する。

本発明の実施形態は、アクティブ動作、読出し動作又は書込み動作過程を含む。

先ず、アクティブ動作時にセルアレイ１００のワードラインＷＬをイネーブルさせた後、セルデータがセンスアンプ６００を介し増幅されグローバル入／出力ラインＧＩＯに伝達される。グローバル入／出力ラインＧＩＯに印加されたデータは、データ伝達部７１０を介しデータ格納部７２０に格納される。

本発明の実施形態で、アクティブ動作時にバンク（ＢＡＮＫ）から出力されたデータがグローバル入／出力ラインＧＩＯに伝達され、データ伝達部７１０を経てデータ格納部７２０に格納されるまでの過程がアクティブ経路に該当する。

ここで、センスアンプ６００からデータ格納部７２０までのデータ伝達時間は、既存のメモリ装置に比べて長くなり得る。即ち、アクティブ動作以後に読出し命令が印加される時間ｔＲＣＤは、既存のＬＰＤＤＲ２スペックのメモリ装置に比べて長くなることになる。

しかし、非揮発性メモリ装置で求められるｔＲＣＤスペックから外れなければ、この時間は考慮しなくとも差し支えない。例えば、非揮発性メモリ装置で求められるｔＲＣＤスペックは２４０ｎまで可能なので、ｔＲＣＤスペックの要求時間内でアクティブ動作が十分行われ得る。

さらに、従来の技術に係るメモリ装置の場合パイプラッチを用いることになるので、１つのＤＱパッド当たり多数の（例えば、４つ）グローバル入／出力ラインＧＩＯが必要となる。

しかし、本発明の実施形態は、アクティブ動作時にプリパッチ動作が行われない。したがって、バンク（ＢＡＮＫ）からローデータバッファ（ＲＤＢ）までの動作タイミングを如何に制御するのかに伴い、グローバル入／出力ラインＧＩＯの個数を変更することができる。

例えば、１つのグローバル入／出力ラインＧＩＯを用いてセンスアンプ６００のセンシングデータを順次伝送しデータ格納部７２０に格納する方式を用いることになる場合、グローバル入／出力ラインＧＩＯの個数を減少させることができるとの利点がある。

一方、複数のグローバル入／出力ラインＧＩＯを用いて一度に多数のデータを伝送しデータ格納部７２０に格納する方式を用いることになる場合、ｔＲＣＤ時間を短縮することができるようにするとの利点がある。

以後、読出し動作時には読出し命令、即ち、立上りパルスＲＰＯＵＴ及び立下りパルスＦＰＯＵＴの読出しレイテンシ（Latency）に対応し、データ格納部７２０に格納されたデータを出力することになる。

従来の技術での読出し動作経路は、バンク（ＢＡＮＫ）以後からＤＱパッドまでの経路を含むことになる。即ち、センスアンプで増幅されたデータがグローバル入／出力ラインに印加され、プリパッチ（Prepatch）動作を行うため多数のグローバル入／出力ラインにデータが出力される。

しかし、本発明の実施形態では、データ格納部７２０からデータ入／出力パッド７４０までの経路が読出し経路になるので、従来の技術より読出し経路の距離を短縮することができるようにする。このような場合、読出し経路が短縮されるので、温度やスキュ（Skew）の変化を減少させることができて高速動作を可能にする。

一方、書込み動作時には書込み命令に対応してデータ入／出力パッド７４０、データ入力バッファ７５０を介し印加される入力データＤ＿ＩＮがデータ格納部７２０に格納される。

従来の技術における書込み動作経路は、ＤＱパッドからデータ伝達部を経てバンク（ＢＡＮＫ）内のセルアレイまでの経路を含むことになる。

しかし、本発明の実施形態では、書込み動作経路がデータ入／出力パッド７４０、データ入力バッファ７５０及びデータ格納部７２０までの経路を含むことになるので、書込み動作経路を短縮させることができるようになる。

以上、本発明に関する好ましい実施形態を説明したが、本発明は前記実施形態に限定されず、本発明の属する技術範囲を逸脱しない範囲での全ての変更が含まれる。

Claims (23)

1. 複数の単位セルを含んでセンシングされたデータをグローバル入／出力ラインに出力するバンクと、
   前記バンク内の単位セルに格納されたデータと同じデータがレジスタに格納され、書込み動作時に外部から印加されるデータを前記レジスタに格納するか、読出し動作時に前記レジスタに格納されたデータを外部に出力するデータ入／出力部と
   を含むことを特徴とする非揮発性メモリ装置。
2. 前記レジスタは、ローデータバッファを含むことを特徴とする請求項１に記載の非揮発性メモリ装置。
3. 前記レジスタは、データ入／出力パッド（ＤＱパッド）と隣接するように形成されることを特徴とする請求項１に記載の非揮発性メモリ装置。
4. 前記データ入／出力部は、
   前記外部から印加されるデータが格納されるか、前記バンクから印加されるデータを格納するデータ格納部と、
   前記バンクから印加されたデータを前記データ格納部に伝達するデータ伝達部と、
   前記データ格納部に格納されたデータを駆動し出力するデータ出力駆動部と、
   前記データ出力駆動部のデータを外部に出力するか、外部からデータが印加されるデータ入／出力パッドと、
   前記データ入／出力パッドを介し入力されたデータをバッファリングして前記データ格納部に出力するデータ入力バッファと
   を含むことを特徴とする請求項１に記載の非揮発性メモリ装置。
5. アクティブ動作時に前記バンク、前記データ伝達部、前記データ格納部を介しアクセス経路が形成されることを特徴とする請求項４に記載の非揮発性メモリ装置。
6. 読出し動作時に前記データ格納部、前記データ出力駆動部、前記データ入／出力パッドを介しアクセス経路が形成されることを特徴とする請求項４に記載の非揮発性メモリ装置。
7. 書込み動作時に前記データ入／出力パッド、前記データ入力バッファ、前記データ格納部を介しアクセス経路が形成されることを特徴とする請求項４に記載の非揮発性メモリ装置。
8. 前記データ伝達部からデータを受信するためのパルス入力信号と、パルスの立上りタイミングにデータを出力するための立上りパルス、及び前記パルスの立下りタイミングにデータを出力するための立下りパルスを生成し、前記データ格納部に出力する出力制御部とをさらに含むことを特徴とする請求項４に記載の非揮発性メモリ装置。
9. 前記データ入力バッファに入力制御信号及び入力クロックを出力する入力制御部をさらに含むことを特徴とする請求項４に記載の非揮発性メモリ装置。
10. 前記データ格納部は、クロックの立上り時点に出力される立上りデータと、前記クロックの立下り時点に出力される立下りデータとを出力することを特徴とする請求項４に記載の非揮発性メモリ装置。
11. 前記データ出力駆動部は、立上りクロックに同期して前記立上りデータを出力し、立下りクロックに同期して前記立下りデータを出力することを特徴とする請求項１０に記載の非揮発性メモリ装置。
12. 前記データ入／出力部は、ＬＰＤＤＲ（Low Power Double Data Rate）２スペックにより読出し又は書込み動作が行われることを特徴とする請求項１に記載の非揮発性メモリ装置。
13. 複数の単位セルを含んでセンシングされたデータをグローバル入／出力ラインに出力するバンクと、
    前記グローバル入／出力ラインを介し前記バンクからデータを受信するデータ伝達部と、
    前記データ伝達部から印加されるデータを格納するか、データ入／出力パッドを介し外部から印加されるデータを格納するデータ格納部と、
    前記データ格納部に格納されたデータを駆動し前記データ入／出力パッドに出力するデータ出力駆動部と、
    前記データ入／出力パッドを介し入力されたデータをバッファリングして前記データ格納部に出力するデータ入力バッファと
    を含むことを特徴とする非揮発性メモリ装置。
14. 前記データ格納部は、ローデータバッファを含むことを特徴とする請求項１３に記載の非揮発性メモリ装置。
15. 読出し動作時に前記データ格納部、前記データ出力駆動部、前記データ入／出力パッドを介しアクセス経路が形成されることを特徴とする請求項１３に記載の非揮発性メモリ装置。
16. 書込み動作時に前記データ入／出力パッド、前記データ入力バッファ、前記データ格納部を介しアクセス経路が形成されることを特徴とする請求項１３に記載の非揮発性メモリ装置。
17. アクティブ動作時に前記バンク、前記データ伝達部、前記データ格納部を介しアクセス経路が形成されることを特徴とする請求項１３に記載の非揮発性メモリ装置。
18. 前記データ伝達部からデータを受信するためのパルス入力信号と、パルスの立上りタイミングにデータを出力するための立上りパルス、及び前記パルスの立下りタイミングにデータを出力するための立下りパルスを生成し、前記データ格納部に出力する出力制御部とをさらに含むことを特徴とする請求項１３に記載の非揮発性メモリ装置。
19. 前記データ入力バッファに入力制御信号及び入力クロックを出力する入力制御部をさらに含むことを特徴とする請求項１３に記載の非揮発性メモリ装置。
20. 前記データ格納部は、クロックの立上り時点に出力される立上りデータと、前記クロックの立下り時点に出力される立下りデータとを出力することを特徴とする請求項１３に記載の非揮発性メモリ装置。
21. 前記データ出力駆動部は、立上りクロックに同期して前記立上りデータを出力し、立下りクロックに同期して前記立下りデータを出力することを特徴とする請求項２０に記載の非揮発性メモリ装置。
22. 前記データ格納部は、ＬＰＤＤＲ（Low Power Double Data Rate）２スペックにより読出し又は書込み動作が行われることを特徴とする請求項１３に記載の非揮発性メモリ装置。
23. 前記グローバル入／出力ラインは、ｔＲＣＤ（アクティブ動作以後に読出し命令が印加される時間）スペックに従い１つ以上の個数に形成可能であることを特徴とする請求項１３に記載の非揮発性メモリ装置。

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