CN110197687A - 操作电阻存储装置的方法、电阻存储装置和存储系统 - Google Patents
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Abstract
提供一种操作包括存储单元阵列的电阻存储装置的方法。该方法包括：电阻存储装置响应于激活命令和写入命令来执行第一写入操作并且响应于写入激活命令和写入命令来执行第二写入操作。第一写入操作包括用于响应于激活命令锁存从存储单元阵列读取的数据的读取数据评估操作。第二写入操作不包括读取数据评估操作。
Description
对相关申请的交叉引用
本申请要求于2018年2月27日在韩国知识产权局提交的第10-2018-0023899号韩国专利申请的优先权，该专利申请的公开通过引用被整体合并于此。
技术领域
本发明构思涉及一种非易失性存储装置，并且更具体地涉及一种能够减少写入等待时间的电阻存储装置以及操作其的方法和存储系统。
背景技术
非易失性存储装置可以包括电阻存储器，诸如相变RAM(PRAM)、电阻式RAM(RRAM)以及磁阻RAM(MRAM)。电阻存储器的存储单元包括基于电阻状态的变化来存储数据的可变电阻器。可以通过在多个位线和字线之间的交叉处安排这些存储单元来实现交叉点电阻存储装置。可以利用具有根据电流或电压的幅度和/或方向而变化的并且即使当电流或电压断开时也被不变地维持的电阻值的材料来实施电阻存储装置。电阻存储装置的存储单元可以包括至少一个电阻器和至少一个开关。通过控制连接到存储单元的字线和位线的电流或电压来改变电阻器的电阻值，可以将数据存储在存储单元中。
具体地，在相变存储装置中，花费很长时间来写入或编程数据。因此，能够减少写入等待时间的方法和系统是必需的。
发明内容
本发明构思的至少一个实施例提供一种操作电阻存储装置的方法，其能够通过减少数据写入操作时间来减少写入等待时间。
根据本发明构思的示例性实施例，提供一种操作包括存储单元阵列的电阻存储装置的方法。该方法包括：电阻存储装置响应于激活命令和写入命令来执行第一写入操作，以及响应于写入激活命令和写入命令来执行第二写入操作。第一写入操作包括用于响应于激活命令锁存从存储单元阵列读取的数据的读取数据评估操作。第二写入操作不包括读取数据评估操作。
根据本发明构思的示例性实施例，提供一种电阻存储装置，包括：包括多个存储单元的存储单元阵列；读取数据锁存器，被配置为基于读取数据评估操作锁存从存储单元阵列的存储单元读取的数据；写入数据锁存器，被配置为锁存将被写入存储单元阵列的存储单元中的写入数据；以及控制电路，被配置为控制电阻存储装置基于激活命令和写入命令执行包括读取数据评估操作的第一写入操作，并且基于写入激活命令和写入命令执行不包括读取数据评估操作的第二写入操作。
根据本发明构思的示例性实施例，提供一种存储系统，包括：包括多个存储单元的电阻存储装置，以及被配置为控制电阻存储装置的操作的存储器控制器。电阻存储装置另外包括：读取数据锁存器，被配置为锁存从存储单元读取的数据；写入数据锁存器，被配置为锁存将被写入存储单元中的写入数据，以及控制电路，被配置为控制电阻存储装置响应于从存储器控制器接收激活命令和写入命令来执行第一写入操作，并且响应于从存储器控制器接收写入激活命令和写入命令来执行第二写入操作。通过将读取数据的比特与写入数据的比特相比较以确定不同的比特并且将不同的数据比特写入到存储单元之一来执行第一写入操作，并且通过将写入数据的所有比特写入到该一个存储单元来执行第二写入操作。
附图说明
根据结合附图的以下详细描述将更清楚地理解本发明构思的实施例，其中：
图1是根据本发明构思的示例性实施例的、使用操作电阻存储装置的方法的存储单元的示意图；
图2是用于描述施加到图1的存储单元的写入脉冲的图；
图3A至图3C是用于描述图1的存储单元的特性的图；
图4是用于描述本发明构思的示例性实施例的存储系统的框图；
图5是图4的存储单元阵列的电路图；
图6A至图6C是用于描述图5的存储单元阵列中所包括的存储单元的修改的示例的电路图；
图7是根据本发明构思的示例性实施例的电阻存储装置的框图；
图8是根据本发明构思的概念性实施例的电阻存储装置的状态图；
图9A至图9C是根据本发明构思的示例性实施例的、电阻存储装置的读取和写入操作的时序图；
图10是根据本发明构思的示例性实施例的、包括电阻存储装置的系统的框图；
图11是根据本发明构思的示例性实施例的、使用电阻存储装置的存储卡系统的框图；以及
图12是使用根据本发明构思的示例性实施例的电阻存储装置的固态驱动(SSD)系统的框图。
具体实施方式
图1是根据本发明构思的示例性实施例的、使用操作电阻存储装置的方法的存储单元MC的示意图。
参考图1，存储单元MC包括可变电阻器R和开关SW。可以使用诸如晶体管和二极管之类的各种装置来实施开关SW。如在图1中放大的，可变电阻器R可以包括相变层11、提供在相变层11上的上电极12以及提供在相变层11之下的下电极13。在实施例中，相变层11由锗(Ge)-锑(Sb)-碲(Te)(GST)材料制成。
可以在具有高电阻率的非晶态和具有低电阻率的晶态之间对GST材料进行编程。可以通过将GST材料加热来对GST材料进行编程。加热级别和时间可以确定GST材料是保持在非晶态中还是保持在晶态中。高电阻率和低电阻率可以分别被表示为编程值逻辑“0”和逻辑“1”，并且可以通过测量GST材料的电阻率被读出。替换地，高电阻率和低电阻率可以分别被表示为编程值逻辑“1”和逻辑“0”。
在图1中，当向存储单元MC施加脉冲电流I时，所施加的脉冲电流I流过下电极13。当脉冲电流I在非常短的时间流过存储单元MC时，由于焦耳的热，所施加的脉冲电流I仅仅将与下电极13相邻的层加热。在这种情况下，由于加热分布的差异，相变层11的一部分(例如，图1中的阴影线部分)被改变为晶态(或设置状态)或者非晶态(或重置状态)。
图2是用于描述施加到图1的存储单元MC的写入脉冲的图。
参考图2，为了将相变层11改变为非晶态(或重置状态)，向存储单元MC短时间施加高电流的重置脉冲I1并且然后将其移除。为了将相变层11改变为晶态(或设置状态)，向存储单元MC施加与重置脉冲I1相比较低的电流的设置脉冲I2，并且将所施加的设置脉冲I2维持某时间以将相变层11晶体化并且然后将所施加的设置脉冲I2移除。存储单元MC可以被设置为晶态和非晶态之一，如上所述。在图2中，TP1指示相变层11的结晶温度，并且TP2指示相变层11的熔点。
图3A至图3C是用于描述图1的存储单元MC的特性的图。
图3A示出使用一个比特编程的单级单元的理想分布。在图3A中，水平轴指示电阻，并且垂直轴指示存储单元的数量。
存储单元MC的可变电阻器R可以具有低电阻状态LRS或高电阻状态HRS。通过向存储单元MC施加写入脉冲将可变电阻器R从高电阻状态HRS切换到低电阻状态LRS的操作被叫作设置操作或设置写入操作。通过向存储单元MC施加写入脉冲将可变电阻器R从低电阻状态LRS切换到高电阻状态HRS的操作被叫作重置操作或重置写入操作。
基于低电阻状态LRS的分布与基于高电阻状态HRS的分布之间的任意电阻可以被设置为阈值电阻Rth。在从存储单元MC的读取操作中，当读取的结果等于或大于阈值电阻Rth时，可以确定与高电阻状态HRS相对应的重置数据(逻辑“0”)，并且当读取的结果小于阈值电阻Rth时，可以确定与低电阻状态LRS相对应的设置数据(逻辑“1”)。当存储单元MC被连续地设置为重置数据(逻辑“0”)或设置数据(逻辑“1”)时，存储单元MC的性能可能劣化，如图3B和图3C中所图示的。
图3B示出通过施加高电流连续地被编程为逻辑“0”的重置数据的存储单元MC的示例性能。在图3B中，水平轴指示编程周期的数量，并且垂直轴指示电阻。在早期，存储单元MC的电阻表现良好并且因此相变层11具有高电阻。然而，当存储单元MC被连续地编程为逻辑“0”的重置数据而没有在中间被任意地编程为逻辑“1”的设置数据时，存储单元MC的电阻可能减小。照此，逻辑“1”的设置数据与逻辑“0”的重置数据之间的读出容限被减小，并且因此逻辑“0”的重置数据的读出可能变得不清楚、较慢或者不可靠。
图3C示出逻辑“0”的重置数据的劣化也可能出现在逻辑“1”的设置数据中。当存储单元MC被连续地编程为逻辑“1”的设置数据而没有在中间被任意地编程为逻辑“0”的重置数据时，存储单元MC的电阻可能按照编程周期的数量的函数而增加。尽管与逻辑“0”的重置数据的劣化相比，逻辑“1”的设置数据的劣化更少出现，但是逻辑“1”的设置数据的电阻率的无意增加趋向于减小逻辑“1”的设置数据与逻辑“0”的重置数据之间的读出容限并且降低电阻存储装置的可靠性。
为了解决存储单元MC的电阻劣化问题，在基于对于存储单元MC中的地址的写入命令的操作期间，电阻存储装置对将被写入该地址的写入数据进行锁存并且读取和锁存当前存在于该地址的数据。逐个比特地将锁存的写入数据与锁存的读取数据相比较以确定比特是否匹配。基于比较的结果，在存储单元MC中仅仅对不同的数据比特进行编程并且不必对匹配的数据比特进行编程。因为在编程操作中忽略了匹配的数据比特，所以可以减小与冗余编程有关的可靠性问题。
然而，为了防止冗余编程而在写入操作中读取存储单元数据、锁存读取数据以及将写入数据与读取数据相比较所花费的时间增加写入等待时间。当为了减少电阻存储装置的写入等待时间而在写入操作中不读取、锁存和比较存储单元数据时，可以最终减少写入操作时间。现在将关于能够通过经由使用写入激活命令和写入命令执行写入操作来减少写入等待时间的电阻存储装置来详细地描述本发明构思。
图4是用于描述本发明构思的实施例的存储系统400的框图。
参考图4，存储系统400包括存储器控制器410和电阻存储装置420。存储器控制器410控制电阻存储装置420响应于读取请求来读取存储在电阻存储装置420中的数据或响应于来自主机HOST的写入请求将数据写入电阻存储装置420中。存储器控制器410可以通过基于请求向电阻存储装置420提供命令CMD和地址ADDR来控制在电阻存储装置420中或从电阻存储装置420中进行的写入、编程或者读取操作。此外，可以在存储器控制器410和电阻存储装置420之间传送和接收将被写入的数据DATA和读取数据DATA。
存储器控制器410可以包括随机存取存储器(RAM)、处理单元、主机接口以及存储器接口。RAM可以用作处理单元的操作存储器，并且处理单元可以控制存储器控制器410的操作。主机接口可以包括用于在主机HOST和存储器控制器410之间交换数据的协议。例如，存储器控制器410可以被配置为通过使用诸如通用串行总线(USB)、多媒体卡(MMC)、高速外部组件互联(PCI-E)、先进技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、增强小型磁盘接口(ESDI)以及集成驱动电路(IDE)协议之类的各种接口协议中的至少一个来与主机HOST进行通信。
电阻存储装置420包括存储单元阵列510和控制电路520。存储单元阵列510可以包括多个存储单元，并且可以在多个位线和多个字线之间的交叉处提供多个存储单元。在实施例中，每个存储单元是用于存储一个比特的数据的单级单元。在该实施例中，根据所存储的数据的状态，存储单元可以具有如图3A中所图示的两个电阻分布。在另一个实施例中，每个存储单元是能够存储两个比特的数据的多级单元。在该实施例中，根据所存储的数据的状态，存储单元具有四个电阻分布。在另一个实施例中，每个存储单元具有能够存储三个比特的数据的三级单元。在该实施例中，根据所存储的数据的状态，存储单元具有八个电阻分布。然而，本发明构思不限于此。例如，在另一个实施例中，存储单元阵列510包括每个能够存储四个或更多比特的数据的存储单元。替换地，存储单元阵列510可以包括单级单元和多级单元或三级单元。
在当前实施例中，多个存储单元包括每个包含可变电阻器的电阻存储单元，该可变电阻器具有根据存储的数据的状态而变化的电阻。例如，当可变电阻器由具有根据温度变化的电阻的相变材料(例如，GST)制成时，电阻存储装置420可以是相变RAM(PRAM)。作为另一个示例，当可变电阻器包括上电极、下电极以及上下电极之间的过渡金属氧化物(复合金属氧化物)时，电阻存储装置420可以是电阻式RAM(RRAM)。作为另一个示例，当可变电阻器包括磁性上电极、磁性下电极以及磁性上下电极之间的电介质时，电阻存储装置420可以是磁阻RAM(MRAM)。
如图5中所图示的，存储单元阵列510可以是具有横向结构的2维存储器并且可以包括多个字线WL1至WLn、多个位线BL1至BLm以及多个存储单元MC。在本文，字线WL的数量、位线BL的数量以及存储单元MC的数量可以根据实施例不同地改变。然而，本发明构思不限于此，并且，在另一个实施例中，存储单元阵列510可以是具有垂直结构的3维存储器。
根据当前实施例，多个存储单元MC中的每一个是包括可变电阻器R和选择器D的1D1R存储单元。在本文，可变电阻器R可以被称为可变电阻材料，并且选择器D可以被称为开关。在实施例中，通过二极管来实施选择器D。
在实施例中，可变电阻器R被连接在多个位线BL1至BLm之一与选择器D之间，并且选择器D被连接在可变电阻器R与多个字线WL1至WLn之一之间。然而，本发明构思不限于此。例如，选择器D可以连接在多个位线BL1至BLm之一与可变电阻器R之间，并且可变电阻器R可以连接在选择器D与多个字线WL1至WLn之一之间。
由于所施加的电脉冲，可以将可变电阻器R改变为多个电阻状态之一。在实施例中，可变电阻器R包括相变材料，该相变材料具有根据施加到材料的电流量而变化的晶态。相变材料可以包括各种类型的材料，例如，两元素化合物——诸如GaSb、InSb、InSe、Sb2Te3和GeTe，三元素化合物——诸如GeSbTe、GaSeTe、InSbTe、SnSb2Te4和InSbGe，以及四元素化合物——诸如AgInSbTe、(GeSn)SbTe、GeSb(SeTe)和Te81Ge15Sb2S2。
在另一个实施例中，代替相变材料，可变电阻器R包括包括钙钛矿化合物、过渡金属氧化物、磁性材料、铁磁材料或者反铁磁材料。
选择器D可以连接在多个字线WL1至WLn之一与可变电阻器R之间以基于施加到所连接的字线和位线的电压来控制对可变电阻器R的电流的供应。尽管在图5中选择器D被图示为二极管，但本发明构思不限于此。例如，在另一个实施例中，通过具有开关功能的另一个设备来实施选择器D。
在图6A至图6C中图示出图5的存储单元MC的修改的示例。参考图6A，存储单元MCa包括可变电阻器Ra，并且可变电阻器Ra被连接在位线BL与字线WL之间。由于施加到位线BL和字线WL的电压，存储单元MCa可以存储数据。
参考图6B，存储单元MCb包括可变电阻器Rb和双向二极管Db。可变电阻器Rb包括用于存储数据的电阻材料。双向二极管Db被连接在可变电阻器Rb和位线BL之间，并且可变电阻器Rb被连接在字线WL和双向二极管Db之间。双向二极管Db和可变电阻器Rb的位置可以交换。双向二极管Db可以阻挡泄漏电流流过未被选择的电阻单元。
参考图6C，存储单元MCc包括可变电阻器Rc和晶体管TR。晶体管TR可以充当选择器(即，开关)，用于基于字线WL的电压向可变电阻器Rc供应电流或者阻挡电流流向可变电阻器Rc。在图6C的实施例中，可以进一步提供用于控制可变电阻器Rc的两端的电压电平的源线SL。晶体管TR被连接在可变电阻器Rc和位线BL之间，并且可变电阻器Rc被连接在源线SL和晶体管TR之间。源线SL可以是接地电压线。晶体管TR和可变电阻器Rc的位置可以交换。可以基于由字线WL驱动的晶体管TR是导通还是截止(例如，被控制为使电流通过还是阻止电流通过)来选择或不选择存储单元MC。
返回参考图4，控制电路520可以响应于从存储器控制器410接收到的命令CMD来控制在存储单元阵列510中的或来自存储单元阵列510的写入、编程以及读取操作。控制电路520基于包括与激活命令ACT一起接收的存储体地址和/或行地址的地址ADDR来控制存储单元阵列510的存储体激活状态。在存储体激活状态中，控制电路520使能与基于存储体地址激活的存储体相关联的电路，激活通过译码行地址在激活的存储体中选择的字线，并且执行用于读取和锁存连接到被选择的字线的存储单元阵列510的存储单元的数据的读取数据评估操作。
控制电路520可以响应于读取命令RD来执行读取操作(参见图8)。控制电路520可以将从具有存储体激活状态的存储单元阵列510读取的数据输出到存储器控制器410，作为输出数据DATA。
在实施例中，控制电路520响应于激活命令ACT和写入命令WR来执行第一写入操作(参见图8)。在第一写入操作中，控制电路520锁存与写入命令WR一起接收的写入数据并且将从具有存储体激活状态的存储单元阵列510读取的数据的比特与写入数据的比特相比较。控制电路520响应于写入确认命令WC，在激活的存储体的存储单元阵列510的存储单元中将作为比较的结果被确定为与读取数据的比特不同的写入数据的比特编程为设置或重置数据(参见图8)。
控制电路520响应于写入激活命令WACT和写入命令WR来执行第二写入操作。在第二写入操作中，控制电路520基于包括与写入激活命令WACT一起接收的存储体地址和/或行地址的地址ADDR来控制存储单元阵列510的预激活状态。在预激活状态中，控制电路520使能与基于存储体地址激活的存储体相关联的电路并且激活通过译码行地址在激活的存储体中选择的字线。在第二写入操作中，控制电路520锁存与写入命令WR一起接收的写入数据。控制电路520响应于写入确认命令WC，在激活的存储体的存储单元阵列510的存储单元中将写入数据的所有比特编程为设置或重置数据。
如上所述，在响应于写入激活命令WACT和写入命令WR所执行的第二写入操作中，控制电路520不执行第一写入操作的读取数据评估操作和比较操作。照此，与第一写入操作所花费的时间相比，可以减少第二写入操作所花费的时间。在示例性实施例中，电阻存储装置420有选择地使用第一写入操作或第二写入操作。例如，电阻存储装置420可以基于在写入命令之前接收的命令的类型(例如，ACT或WACT)来选择是第一写入操作还是第二写入操作。具体地，通过有选择地使用第二写入操作，可以减少写入操作时间并且因此也可以减少写入等待时间。因此，可以增加写入操作速度。在实施例中，通过与WACT命令的电压或电压图案不同的特定电压或电压图案(一个或多个脉冲)来表示ACT命令，使得控制电路520能够将它们互相区分。
存储器控制器410和电阻存储装置420可以被集成到单个半导体装置中。具体地，存储器控制器410和电阻存储装置420可以被集成到单个半导体装置中以实施存储卡。例如，存储器控制器410和电阻存储装置420可以被集成到单个半导体装置中以实施个人计算机存储器卡国际联合会(PCMCIA)卡、紧凑式闪存(CF)卡、智能媒体卡(SM/SMC)、记忆棒、多媒体卡(MMC)、减小尺寸的(RS)-MMC、微型MMC、安全数字(SD)卡、缩型SD卡、微型SD卡、通用闪存存储(UFS)等等。作为另一个示例，存储器控制器410和电阻存储装置420可以被集成到单个半导体装置中以实施固态盘/驱动(SSD)。
图7是根据本发明构思的示例性实施例的电阻存储装置420的框图。图7的电阻存储装置420是在图4的存储系统400中所包括的电阻存储装置420的示例。
参考图7，电阻存储装置420具有4存储体配置。连接到每个存储体的电路包括存储单元阵列510、用于译码行地址以选择字线WL的行译码器532(例如，行译码电路)、用于译码列地址以将所选择的列开关设置为接通状态的列译码器542(例如，列译码电路)、读出放大器和读取数据锁存器550以及写入驱动器和写入数据锁存器560。尽管在图7中电阻存储装置420具有4存储体配置，但本发明构思不限于此。例如，在另一个实施例中，电阻存储装置420具有少于4个的存储体或多于4个的存储体。
共同地连接到所有存储体的电路包括控制电路520、状态机522(例如，实施有限状态机的逻辑电路)、行地址缓冲器530、列地址缓冲器540、数据输出缓冲器570以及数据输入缓冲器580。行地址缓冲器530和列地址缓冲器540连接到地址端子504。可以通过地址端子504输入存储体地址、行地址以及列地址。
控制电路520连接到命令端子502。可以向命令端子502输入时钟信号CLK、时钟使能信号/CKE、芯片选择信号/CS、行地址选通信号/RAS、列地址选通信号/CAS、写入使能信号/WE、数据掩蔽信号DQM等等中的至少一个。控制电路520可以通过解码施加到命令端子502的信号来生成与命令CMD相对应的控制信号。状态机522可以基于控制电路520的命令CMD、根据存取周期来控制状态(参见图8)。
每个存储体的读出放大器和读取数据锁存器550可以锁存从存储体的存储单元阵列510的存储单元读取的数据，并且在存储体的读取操作中，可以通过数据输出缓冲器570向数据端子506输出读取数据。每个存储体的写入驱动器和写入数据锁存器560可以锁存通过数据端子506和数据输入缓冲器580施加并且将被写入存储体的存储单元阵列510的存储单元中的数据。
在每个存储体的写入操作中，存储体的写入驱动器和写入数据锁存器560可以将锁存在读出放大器和读取数据锁存器550中的读取数据与锁存在写入驱动器和写入数据锁存器560中的写入数据相比较。在示例性实施例中，写入驱动器和写入数据锁存器560在存储体的存储单元阵列510的存储单元中仅仅将作为比较的结果被确定为与读取数据的比特不同的写入数据的比特编程为设置或重置数据。
替换地，在每个存储体的写入操作中，存储体的写入驱动器和写入数据锁存器560在不逐个比特地将在读出放大器和读取数据锁存器550中锁存的读取数据与在写入驱动器和写入数据锁存器560中锁存的写入数据相比较的情况下，在存储体的存储单元阵列510的存储单元中将写入数据的所有比特编程为设置或重置数据。
图8是根据本发明构思的概念性实施例的电阻存储装置420的状态图。
参考图8，电阻存储装置420(参见图7)可以处于多个操作模式状态之一中。例如，电阻存储装置420可以具有空闲状态810、掉电模式状态820、存储体激活状态830、读取模式状态840、第一写入模式状态850、第二写入模式状态880、编程模式状态860和890以及预激活状态870。
空闲状态810指示其中电阻存储装置420不进行操作的状态，即，其中电阻存储装置420不被访问的状态。例如，当存储器控制器410(参见图4)没有发出命令CMD时或当主机HOST(参见图4)处于休眠模式中时，电阻存储装置420可以处于空闲状态810中。
掉电模式状态820指示其中响应于掉电进入命令PDE 821禁用处于空闲状态810中的电阻存储装置420的大多数电路的状态。掉电模式状态820是其中电阻存储装置420的功耗最低的状态。电阻存储装置420可以响应于掉电退出命令PDX 822使能在掉电模式状态820中禁用的电路并且转变到空闲状态810。
存储体激活状态830指示处于空闲状态810中的电阻存储装置420响应于激活命令ACT 831转变到其以执行读取、写入、编程或其他操作的状态。在实施例中，与存储体地址和行地址一起，向电阻存储装置420施加激活命令ACT 831。在存储体激活状态830中，使能与基于存储体地址激活的存储体相关联的电路。在以下描述中，为了方便解释起见，假定在存储体激活状态830中基于存储体地址将第一存储体BANK0激活。例如，使能诸如激活的存储体的行译码器532、读出放大器和读取数据锁存器550、写入驱动器和写入数据锁存器560和列译码器542之类的电路。
在其中第一存储体BANK0被激活的存储体激活状态830中，可以读取连接到作为译码行地址的结果由行译码器532选择的字线WL的存储单元阵列510的存储单元的数据并且将其锁存在读出放大器和读取数据锁存器550中。在处于第一存储体BANK0的存储体激活状态830中时，可以向电阻存储装置420施加用于激活另一个存储体——例如，第二至第四存储体BANK1、BANK2和BANK3之一——的激活命令ACT 832。
电阻存储装置420可以响应于掉电进入命令PDE 823从存储体激活状态830转变到掉电模式状态820，并且可以响应于掉电退出命令PDX 824从掉电模式状态820转变到存储体激活状态830。
电阻存储装置420可以响应于读取命令RD 841从存储体激活状态830转变到用于执行读取操作的读取模式状态840。在读取模式状态840中，可以通过数据输出缓冲器570向数据端子506输出在第一存储体BANK0的存储体激活状态830中锁存在读出放大器和读取数据锁存器550中的、存储单元阵列510的读取数据。当在读取模式状态840中完成读取操作时，电阻存储装置420可以自动地转变到存储体激活状态830(842)。
电阻存储装置420可以响应于写入命令WR 851从存储体激活状态830转变到用于执行写入操作的第一写入模式状态850。在第一写入模式状态850中，通过数据端子506和数据输入缓冲器580输入的写入数据锁被存在第一存储体BANK0的写入驱动器和写入数据锁存器560中。此外，在第一写入模式状态850中，锁存在第一存储体BANK0的读出放大器和读取数据锁存器550中的读取数据的比特与锁存在写入驱动器和写入数据锁存器560中的写入数据的比特相比较。在第一存储体BANK0的存储单元阵列510的存储单元中，在第一写入模式状态850中作为比较的结果被确定为与读取数据的比特不同的写入数据的比特被编程为设置或重置数据。当在第一写入模式状态850中完成写入操作时，电阻存储装置420可以自动地转变到存储体激活状态830(852)。
电阻存储装置420可以响应于写入确认命令WC 861从存储体激活状态830转变到用于执行编程操作的编程模式状态860。在编程模式状态860中，有选择地编程在第一写入模式状态850中作为比较的结果被确定为与读取数据的比特不同的写入数据的比特。如图2和图3中所图示的，可以通过在短时间向存储单元MC施加重置脉冲I1来执行重置数据编程操作。可以通过在某时间中向存储单元MC施加低于重置脉冲I1的设置脉冲I2以将存储单元MC的相变层11晶体化来执行设置数据编程操作。当在编程模式状态860中完成编程操作时，电阻存储装置420可以自动地转变到存储体激活状态830。
预激活状态870指示空闲状态810的电阻存储装置420响应于写入激活命令WACT871而转变到其以执行写入或编程操作的状态。可以与存储体地址和行地址一起向电阻存储装置420施加写入激活命令WACT 871。在预激活状态870中，使能与基于存储体地址激活的存储体(例如，第一存储体BANK0)相关联的电路。
在预激活状态870中，可以向电阻存储装置420施加用于激活另一个存储体、例如，第二至第四存储体BANK1、BANK2和BANK3之一的激活命令ACT 833。电阻存储装置420可以响应于激活命令ACT 833从预激活状态870转变到存储体激活状态830。
电阻存储装置420可以响应于写入命令WR 881从预激活状态870转变到用于执行写入操作的第二写入模式状态880。在第二写入模式状态880中，通过数据端子506和数据输入缓冲器580输入的写入数据可以被锁存在第一存储体BANK0的写入驱动器和写入数据锁存器560中。当在第二写入模式状态880中完成写入操作时，电阻存储装置420可以自动地转变到预激活状态870(882)。
电阻存储装置420可以响应于写入确认命令WC 891从预激活状态870转变到用于执行编程操作的编程模式状态890。在编程模式状态890中，对在第二写入模式状态880中输入的写入数据的所有比特进行编程。如图2和图3中所图示的，可以通过在短时间向存储单元MC施加重置脉冲I1来执行重置数据编程操作。可以通过在某时间中向存储单元MC施加低于重置脉冲I1的设置脉冲I2以将存储单元MC的相变层11晶体化来执行设置数据编程操作。当在编程模式状态890中对写入数据的所有比特完全地编程时，电阻存储装置420可以自动地转变到预激活状态870。
图9A至图9C是根据本发明构思的示例性实施例的、电阻存储装置420的读取和写入操作的时序图。
结合图7和图8，图9A示出电阻存储装置420的读取操作的时序图。可以基于激活命令ACT和读取命令RD来执行读取操作。在从激活命令ACT的开始到读取命令RD的开始的时间跨度期间，电阻存储装置420处于存储体激活状态830中。
在存储体激活状态830期间，电阻存储装置420执行行译码操作910和读取数据评估操作912。行译码操作910可以包括以下操作：接收施加到电阻存储装置420的存储体地址和行地址、激活与存储体地址相对应的存储体、通过使用激活的存储体的行译码器532来译码行地址以及激活被识别为译码行地址的结果的被选择的字线WL。读取数据评估操作912可以包括以下操作：读取连接到通过行译码器532选择的字线WL的存储单元阵列510的存储单元的数据、以及将读取数据锁存在读出放大器和读取数据锁存器550中。
电阻存储装置420可以基于读取命令RD从存储体激活状态830转变到读取模式状态840。在读取模式状态840中，可以执行列译码操作920和读取数据输出操作922。列译码操作920可以包括以下操作：接收施加到电阻存储装置420的列地址以及通过使用激活的存储体的列译码器542来译码列地址。读取数据输出操作922可以包括以下操作：通过数据输出缓冲器570向数据端子506输出在存储体激活状态830中锁存在读出放大器和读取数据锁存器550中的存储单元阵列510的读取数据。
图9B示出电阻存储装置420的第一写入操作的时序图。可以基于激活命令ACT和写入命令WR来执行第一写入操作。在从激活命令ACT的开始到写入命令WR的开始的时间跨度期间，电阻存储装置420处于存储体激活状态830中。
在存储体激活状态830期间，如关于图9A在以上描述的，电阻存储装置420可以执行用于激活激活的存储体的被选择的字线WL的行译码操作910，以及用于将读取数据锁存在读出放大器和读取数据锁存器550中的读取数据评估操作912。
电阻存储装置420可以基于写入命令WR从存储体激活状态830转变到第一写入模式状态850。在第一写入模式状态850中，可以执行列译码操作930、写入数据输入操作932以及读取数据和写入数据之间的比较操作934。
列译码操作930可以包括以下操作：接收施加到电阻存储装置420的列地址以及通过使用存储体的列译码器542来译码列地址。写入数据输入操作932可以包括以下操作：将通过数据端子506和数据输入缓冲器580输入的写入数据锁存在激活的存储体的写入驱动器和写入数据锁存器560中。比较操作934可以包括以下操作：将锁存在读出放大器和读取数据锁存器550中的读取数据的比特与锁存在写入驱动器和写入数据锁存器560中的写入数据的比特相比较。
可以基于写入确认命令WC，在编程模式状态860中在存储体的存储单元阵列510的存储单元中将作为比较操作934的结果被确定为与读取数据的比特不同的写入数据的比特编程为设置或重置数据。
图9C示出电阻存储装置420的第二写入操作的时序图。可以基于写入激活命令WACT和写入命令WR来执行第二写入操作。在从写入激活命令WACT的开始到写入命令WR的开始的时间跨度期间，电阻存储装置420处于预激活状态870中。
在预激活状态870期间，电阻存储装置420执行行译码操作910。行译码操作910可以包括以下操作：接收施加到电阻存储装置420的存储体地址和行地址、激活与存储体地址相对应的存储体、通过使用激活的存储体的行译码器532来译码行地址以及激活被识别为译码的结果的被选择的字线WL。
电阻存储装置420可以基于写入命令WR从预激活状态870转变到第二写入模式状态880。在第二写入模式状态880中，可以执行列译码操作950和写入数据输入操作952。
列译码操作950可以包括以下操作：接收施加到电阻存储装置420的列地址以及通过使用存储体的列译码器542来译码列地址。写入数据输入操作952可以包括以下操作：将通过数据端子506和数据输入缓冲器580输入的写入数据锁存在激活的存储体的写入驱动器和写入数据锁存器560中。可以基于写入确认命令WC，在编程模式状态890中在存储体的存储单元阵列510的存储单元中将锁存在写入驱动器和写入数据锁存器560中的写入数据的比特编程为设置或重置数据。
由于读取数据评估操作912以及读取数据和写入数据之间的比较操作934，可能在相对长的时间内执行图9B第一写入的操作。相反，与第一写入操作相比较，图9C的第二写入操作没有包括读取数据评估操作912和比较操作934，并且因此可以在相对短的时间内被执行。照此，电阻存储装置420可以基于第二写入操作来减少写入等待时间。
在第二写入操作的预激活状态870中，可以在若干纳秒(ns)内执行行译码操作940。在电阻存储装置420的预激活状态870中行译码操作940所花费的时间可以对应于动态RAM(DRAM)的/RAS-至-/CAS延迟(tRCD)定时参数。因为DRAM的tRCD时间是大约10ns至大约20ns，所以可以将电阻存储装置420认为是DRAM的代替。
图10是根据本发明构思的示例性实施例的、包括电阻存储装置的系统1000的框图。
参考图10，系统1000包括处理单元1010、易失性存储单元1020(例如，易失性存储装置)、电阻存储单元1030(例如，电阻存储装置)以及大容量存储单元1040。系统1000可以是通用或专用计算机系统，诸如移动设备、个人计算机、服务器计算机、可编程家用电器或者大型计算机。
在当前实施例中描述的功能单元被标记为用于独立实施的模块。例如，模块可以被实施为诸如定制超大规模集成(VLSI)电路或门阵列、逻辑芯片、晶体管，或其他分立的组件之类的包括现存的半导体装置的硬件电路。模块也可以被实施为可编程硬件设备，例如，可编程门阵列、可编程门逻辑，或可编程门装置。另外，模块也可以被实施为被配置为可执行代码、对象进程，或功能的软件。
处理单元1010可以执行操作系统以及多个软件系统，并且执行某些计算或任务。处理单元1010可以是微处理器或中央处理单元(CPU)。
易失性存储单元1020充当系统1000的操作存储器或高速缓存存储器，并且指的是用于短期或暂时地存储数据的介质。易失性存储单元1020可以包括至少一个易失性存储装置(例如，DRAM)。
电阻存储单元1030可以用作大容量存储单元1040的高速缓存存储器。电阻存储单元1030可以存储被频繁访问的应用或者操作系统的数据的一部分。电阻存储单元1030可以包括至少一个存储装置(例如，PRAM)。因为与对诸如硬盘驱动器(HDD)的大容量存储单元1040相比，对电阻存储单元1030的数据访问快得多，所以电阻存储单元1030可以用作高速缓存存储器。可以使用关于图1至图9C在上面描述的实施例来实施电阻存储单元1030。
电阻存储单元1030可以响应于激活命令(ACT)和写入命令来执行第一写入操作，并且响应于写入激活命令(WACT)和写入命令来执行第二写入操作。在实施例中，第一写入操作包括：用于基于激活命令在存储体激活状态中读取存储在存储单元中的数据的读取数据评估操作；以及用于基于写入命令在第一写入模式状态中接收写入数据并且将写入数据与读取数据相比较的比较操作。在实施例中，第二写入操作包括：用于响应于写入激活命令来接收存储体地址和行地址的预激活状态；以及用于响应于写入命令来接收写入数据的比特的第二写入模式状态。第二写入操作不包括第一写入操作的读取数据评估操作和比较操作。照此，与第一写入操作所花费的时间相比，可以减少第二写入操作所花费的时间。在实施例中，电阻存储单元1030被配置为有选择地使用第一写入操作和第二写入操作。具体地，通过使用选择性的第二写入操作，可以减少写入操作时间并且因此也可以减少写入等待时间。
大容量存储单元1040可以被实施为HDD、固态驱动器(SDD)、高速外部组件互联(PCIe)存储器模块、高速非易失性存储器(NVMe)，等等。可选地，大容量存储单元1040的一个或多个层级可以被实施为一个或多个网络可访问的装置和/或服务，例如，架构上的NVMe(NVMe-oF)和/或远程直接存储器存取(RDMA)连接的客户端、服务器、服务器农场(多个)、服务器集群(多个)、应用服务器(多个)，或消息服务器(多个)。大容量存储单元1040指的是当系统1000长期存储用户数据时所使用的存储媒介。大容量存储单元1040可以存储应用程序、程序数据，等等。
图11是根据本发明构思的示例性实施例的、包括电阻存储装置的存储卡系统1100的框图。
参考图11，存储卡系统1100包括主机1110(例如，主机装置)和存储卡1120。主机1110包括主机控制器1111和主机连接器1112。存储卡1120包括卡连接器1121、卡控制器1122(例如，控制电路)以及存储装置1123。
主机1110可以将数据写入存储卡1120中，或读取存储在存储卡1120中的数据。主机控制器1111可以通过主机连接器1112向存储卡1120传送命令CMD、时钟信号CLK以及数据DATA。
卡控制器1122可以响应于通过卡连接器1121所接收的命令CMD与由在卡控制器1122中所包括的时钟发生器生成的时钟信号同步地将数据DATA存储在存储装置1123中。存储装置1123可以存储从主机1110传送的数据DATA。可以使用关于图1至图9C在上面描述的实施例来实施存储装置1123。
存储装置1123可以是包括在多个字线和多个位线之间的交叉处提供的并且具有根据存储的数据的状态而变化的电阻水平的存储单元的电阻存储装置。存储装置1123可以响应于激活命令和写入命令来执行第一写入操作并且响应于写入激活命令和写入命令来执行第二写入操作。在实施例中，第一写入操作包括用于基于激活命令在存储体激活状态中读取存储在存储单元中的数据的读取数据评估操作，以及用于基于写入命令在第一写入模式状态中接收写入数据并且将写入数据与读取数据相比较的比较操作。在实施例中，第二写入操作包括用于响应于写入激活命令来接收存储体地址和行地址的预激活状态，以及用于响应于写入命令来接收写入数据的比特的第二写入模式状态。第二写入操作不包括第一写入操作的读取数据评估操作和比较操作。照此，与第一写入操作所花费的时间相比，可以减少第二写入操作所花费的时间。在实施例中，存储装置1123有选择地使用第一写入操作和第二写入操作。具体地，通过有选择地使用第二写入操作，可以减少写入操作时间并且因此也可以减少写入等待时间。
在本发明构思的示例性实施例中，存储器控制器410或卡控制器1122被配置为在从主机接收写入请求后基于一定条件输出以下之一：i)向电阻存储装置(例如，420或1123)输出激活命令ACT和写入命令；或ii)向电阻存储装置输出写入激活命令WACT和写入命令。
在示例性实施例中，条件是对于作为写入请求的目的地的给定存储单元的写入的数量是否已经超过了第一阈值。在示例性实施例中，存储器控制器410或卡控制器1122在写入的数量低于第一阈值时向电阻存储装置输出写入激活命令ACT和写入命令，并且在写入的数量大于或等于第一阈值时向电阻存储装置输出激活命令ACT和写入命令。
在本发明构思的另一个示例性实施例中，条件是对于给定存储单元的相同的值的连续写入(例如，1、1、1)的数量是否已经超过了第二阈值。在示例性实施例中，存储器控制器410或卡控制器1122在相同的值的连续写入的数量低于第一阈值时向电阻存储装置输出写入激活命令WACT和写入命令，并且在相同的值的连续的写入数量大于或等于第二阈值时向电阻存储装置输出激活命令ACT和写入命令。
存储卡1120可以被实施为紧凑式闪存卡(CFC)、微硬盘、SMC、多媒体卡(MMC)、安全数字卡(SDC)、记忆棒、通用串行总线(USB)闪速存储器驱动，等等。
图12是使用根据本发明构思的示例性实施例的电阻存储装置的固态驱动(SSD)系统1200的框图。
参考图12，SSD系统1200可以包括主机1210(例如，主机装置)和SSD1220。SSD 1220通过信号连接器与主机1210交换信号SGL并且通过功率连接器接收功率PWR。SSD 1220可以包括SSD控制器1221(例如，控制电路)、辅助电源1222以及多个非易失性存储装置1223、1224和1225。
辅助电源1222通过功率连接器被连接到主机1210。可以利用从主机1210接收到的功率PWR对辅助电源1222进行充电。当来自主机1210的电源不正常(例如，比预定量低)时，辅助电源1222可以向SSD系统1200提供电力。辅助电源1222可以位于SSD 1220内部或外部。例如，辅助电源1222可以位于SSD系统1200的主板上并且可以向SSD 1220提供辅助电力。
非易失性存储装置1223至1225被用作SSD 1220的存储媒介。非易失性存储装置1223至1225可以通过多个信道CH1至CHn被连接到SSD控制器1221。一个或多个非易失性存储装置1223、1224或1225可以连接到信道CH1至CHn中的每一个。
可以使用关于图1至图9C在上面描述的实施例来实施非易失性存储装置1223至1225中的每一个。非易失性存储装置1223至1225中的每一个可以响应于激活命令和写入命令来执行第一写入操作并且响应于写入激活命令和写入命令来执行第二写入操作。在实施例中，第一写入操作包括用于基于激活命令在存储体激活状态中读取存储在存储单元中的数据的读取数据评估操作，以及用于基于写入命令在第一写入模式状态中接收写入数据并且将写入数据与读取数据相比较的比较操作。在实施例中，第二写入操作包括用于响应于写入激活命令来接收存储体地址和行地址的预激活状态，以及用于响应于写入命令来接收写入数据的比特的第二写入模式状态。第二写入操作不包括第一写入操作的读取数据评估操作和比较操作。照此，与第一写入操作所花费的时间相比，可以减少第二写入操作所花费的时间。在实施例中，非易失性存储装置1223至1225中的每一个有选择地使用第一写入操作和第二写入操作。具体地，通过使用选择性的第二写入操作，可以减少写入操作时间并且因此也可以减少写入等待时间。例如，SSD控制器1221可以基于在以上描述的条件中的一个或多个来有选择地使用第一和写入操作之一。
尽管已经参考其实施例具体地示出和描述了本发明构思，但将理解的是，可以在不背离本公开的精神和范围的情况下在其中做出形式和细节方面的各种改变。
Claims (25)
1.一种操作包括存储单元阵列的电阻存储装置的方法，所述方法包括：
由所述电阻存储装置响应于激活命令和写入命令来执行第一写入操作；以及
由所述电阻存储装置响应于写入激活命令和所述写入命令来执行第二写入操作，
其中，所述第一写入操作包括用于响应于所述激活命令来锁存从所述存储单元阵列读取的数据的读取数据评估操作，并且
其中，所述第二写入操作不包括所述读取数据评估操作。
2.根据权利要求1所述的方法，其中，所述第一写入操作还包括用于响应于所述写入命令将读取数据与写入数据相比较的比较操作，并且
其中，所述第二写入操作不包括所述比较操作。
3.根据权利要求1所述的方法，其中，在所述第一写入操作中，所述电阻存储装置响应于所述激活命令转变到存储体激活状态并且响应于所述写入命令转变到写入模式状态。
4.根据权利要求3所述的方法，其中，在所述存储体激活状态中执行行译码操作和所述读取数据评估操作，并且
其中，所述行译码操作包括：
接收施加到所述电阻存储装置的存储体地址和行地址的操作；
激活与所述存储体地址相对应的存储体的操作；以及
激活通过译码所述行地址在激活的存储体中选择的字线的操作。
5.根据权利要求4所述的方法，其中，所述读取数据评估操作包括读取并且锁存连接到被选择的字线的存储单元阵列的存储单元的数据的操作。
6.根据权利要求3所述的方法，其中，在所述写入模式状态中执行列译码操作、写入数据输入操作和比较操作，
其中，所述列译码操作包括接收并且译码施加到所述电阻存储装置的列地址的操作，
其中，所述写入数据输入操作包括接收施加到所述电阻存储装置的写入数据的操作，并且
其中，所述比较操作包括逐个比特地将读取数据与所述写入数据相比较的操作。
7.根据权利要求6所述的方法，进一步包括所述电阻存储装置执行编程操作，用于在所述存储单元阵列中仅仅写入作为所述比较操作的结果被确定为与读取数据的比特不同的写入数据的比特。
8.根据权利要求1所述的方法，其中，在所述第二写入操作中，所述电阻存储装置响应于所述写入激活命令转变到预激活状态并且响应于所述写入命令转变到写入模式状态。
9.根据权利要求8所述的方法，其中，在所述预激活状态中执行行译码操作，并且
其中，所述行译码操作包括：
接收施加到所述电阻存储装置的存储体地址和行地址的操作；
激活与所述存储体地址相对应的存储体的操作；以及
激活通过译码所述行地址在激活的存储体中选择的字线的操作。
10.根据权利要求8所述的方法，其中，在所述写入模式状态中执行列译码操作和写入数据输入操作，
其中，所述列译码操作包括接收并且译码施加到所述电阻存储装置的列地址的操作，并且
其中，所述写入数据输入操作包括接收施加到所述电阻存储装置的写入数据的操作。
11.根据权利要求10所述的方法，进一步包括用于在所述存储单元阵列中写入所述写入数据的所有比特的编程操作。
12.一种电阻存储装置，包括：
包括多个存储单元的存储单元阵列；
读取数据锁存器，被配置为基于读取数据评估操作来锁存从所述存储单元阵列的存储单元读取的数据；
写入数据锁存器，被配置为锁存将被写入所述存储单元阵列的存储单元中的写入数据；以及
控制电路，被配置为控制所述电阻存储装置执行包括所述读取数据评估操作的、基于激活命令和写入命令的第一写入操作，并且执行不包括所述读取数据评估操作的、基于写入激活命令和所述写入命令的第二写入操作。
13.根据权利要求12所述的电阻存储装置，其中，所述控制电路被进一步配置为控制所述电阻存储装置在所述第一写入操作期间执行用于响应于所述写入命令将读取数据与写入数据相比较的比较操作，并且在所述第二写入操作期间不包括执行所述比较操作。
14.根据权利要求12所述的电阻存储装置，其中，所述控制电路被进一步配置为控制所述电阻存储装置在所述第一写入操作期间响应于所述激活命令转变到存储体激活状态并且响应于所述写入命令转变到写入模式状态。
15.根据权利要求14所述的电阻存储装置，其中，所述控制电路被进一步配置为控制所述电阻存储装置在所述存储体激活状态中执行行译码操作和所述读取数据评估操作，并且
其中，所述行译码操作包括：
接收施加到所述电阻存储装置的存储体地址和行地址的操作；
激活与所述存储体地址相对应的存储体的操作；以及
激活通过译码所述行地址在激活的存储体中选择的字线的操作。
16.根据权利要求15所述的电阻存储装置，其中，所述控制电路被进一步配置为控制所述电阻存储装置在所述读取数据评估操作中读取并且锁存连接到所述选择的字线的存储单元阵列的存储单元的数据。
17.根据权利要求14所述的电阻存储装置，其中，所述控制电路被进一步配置为控制所述电阻存储装置在所述写入模式状态中执行列译码操作、写入数据输入操作以及比较操作，
其中，所述列译码操作包括接收并且译码施加到所述电阻存储装置的列地址的操作，
其中，所述写入数据输入操作包括接收施加到所述电阻存储装置的写入数据的操作，并且
其中，所述比较操作包括逐个比特地将读取数据与所述写入数据相比较的操作。
18.根据权利要求17所述的电阻存储装置，其中，所述控制电路被进一步配置为控制所述电阻存储装置执行编程操作，用于在所述存储单元阵列中仅仅写入作为所述比较操作的结果被确定为与读取数据的比特不同的写入数据的比特。
19.根据权利要求12所述的电阻存储装置，其中，所述控制电路被进一步配置为控制所述电阻存储装置在所述第二写入操作期间响应于所述写入激活命令转变到预激活状态并且响应于所述写入命令转变到写入模式状态。
20.根据权利要求19所述的电阻存储装置，其中，所述控制电路被进一步配置为控制所述电阻存储装置在所述预激活状态中执行行译码操作，并且
其中，所述行译码操作包括：
接收施加到所述电阻存储装置的存储体地址和行地址的操作；
激活与所述存储体地址相对应的存储体的操作；以及
激活通过译码所述行地址在激活的存储体中选择的字线的操作。
21.根据权利要求19所述的电阻存储装置，其中，所述控制电路被进一步配置为控制所述电阻存储装置在所述写入模式状态中执行列译码操作和写入数据输入操作，
其中，所述列译码操作包括接收并且译码施加到所述电阻存储装置的列地址的操作，并且
其中，所述写入数据输入操作包括接收施加到所述电阻存储装置的写入数据的操作。
22.根据权利要求21所述的电阻存储装置，其中，所述控制电路被进一步配置为控制所述电阻存储装置执行编程操作，用于在所述存储单元阵列中写入所述写入数据的所有比特。
23.一种存储系统，包括：
包括多个存储单元的电阻存储装置；以及
存储器控制器，被配置为控制所述电阻存储装置的操作，
其中，所述电阻存储装置进一步包括：
读取数据锁存器，被配置为锁存从所述存储单元读取的数据；
写入数据锁存器，被配置为锁存将被写入所述存储单元中的写入数据；以及
控制电路，被配置为控制所述电阻存储装置响应于从所述存储器控制器接收激活命令和写入命令来执行第一写入操作，并且响应于从所述存储器控制器接收写入激活命令和所述写入命令来执行第二写入操作，并且
其中，通过将读取数据的比特与所述写入数据的比特相比较以确定不同的比特并且将所述不同的数据比特写入到所述存储单元之一来执行所述第一写入操作，并且通过将所述写入数据的所有比特写入到所述一个存储单元来执行所述第二写入操作。
24.根据权利要求23所述的存储系统，其中，所述控制电路被进一步配置为控制所述电阻存储装置在所述第一写入操作期间：响应于所述激活命令转变到存储体激活状态，用于接收存储体地址和行地址并锁存读取数据；并且响应于所述写入命令转变到写入模式状态，用于接收所述写入数据的比特并且将读取数据的比特与所述写入数据的比特相比较。
25.根据权利要求23所述的存储系统，其中，所述控制电路被进一步配置为控制所述电阻存储装置在所述第二写入操作期间：响应于所述写入激活命令转变到预激活状态，用于接收存储体地址和行地址；并且响应于所述写入命令转变到写入模式状态，用于接收所述写入数据的比特。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113096705A (zh) * | 2019-12-23 | 2021-07-09 | 爱思开海力士有限公司 | 电阻式存储器件及其操作方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130322155A1 (en) * | 2012-05-31 | 2013-12-05 | SK Hynix Inc. | Variable resistance memory device and data storage device including the same |
| CN104575593A (zh) * | 2013-10-16 | 2015-04-29 | 爱思开海力士有限公司 | 阻变存储装置、其操作方法以及具有其的系统 |
| CN105280221A (zh) * | 2014-07-08 | 2016-01-27 | 三星电子株式会社 | 电阻型存储器装置及其操作方法 |
| CN105765660A (zh) * | 2013-10-24 | 2016-07-13 | 高通股份有限公司 | 拆分用于电阻式存储器高速缓存的写操作 |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6545907B1 (en) | 2001-10-30 | 2003-04-08 | Ovonyx, Inc. | Technique and apparatus for performing write operations to a phase change material memory device |
| KR100827702B1 (ko) | 2006-11-01 | 2008-05-07 | 삼성전자주식회사 | 가변저항 반도체 메모리 장치 |
| JP4309421B2 (ja) | 2006-12-25 | 2009-08-05 | エルピーダメモリ株式会社 | 半導体記憶装置とその書き込み制御方法 |
| KR100819061B1 (ko) * | 2007-03-06 | 2008-04-03 | 한국전자통신연구원 | 쓰기 전력 계산 및 데이터 반전 기능을 통한 상 변화메모리에서의 데이터 쓰기 장치 및 방법 |
| US8332575B2 (en) * | 2007-06-20 | 2012-12-11 | Samsung Electronics Co., Ltd. | Data management systems, methods and computer program products using a phase-change random access memory for selective data maintenance |
| DE102007036989B4 (de) | 2007-08-06 | 2015-02-26 | Qimonda Ag | Verfahren zum Betrieb einer Speichervorrichtung, Speichereinrichtung und Speichervorrichtung |
| KR20090016195A (ko) * | 2007-08-10 | 2009-02-13 | 주식회사 하이닉스반도체 | 상 변화 메모리 장치 |
| KR101411499B1 (ko) * | 2008-05-19 | 2014-07-01 | 삼성전자주식회사 | 가변 저항 메모리 장치 및 그것의 관리 방법 |
| JP5474327B2 (ja) * | 2008-10-02 | 2014-04-16 | ピーエスフォー ルクスコ エスエイアールエル | 半導体記憶装置及びこれを備えるデータ処理システム |
| US9208835B2 (en) | 2009-12-29 | 2015-12-08 | Micron Technology, Inc. | Timing violation handling in a synchronous interface memory |
| US8184487B2 (en) | 2010-08-30 | 2012-05-22 | Micron Technology, Inc. | Modified read operation for non-volatile memory |
| WO2014013595A1 (ja) * | 2012-07-19 | 2014-01-23 | 株式会社日立製作所 | 半導体装置 |
| CN102831929B (zh) * | 2012-09-04 | 2015-07-22 | 中国科学院上海微系统与信息技术研究所 | 一种相变存储器的读写转换系统及方法 |
| WO2014058994A2 (en) | 2012-10-11 | 2014-04-17 | Everspin Technologies, Inc. | Memory device with timing overlap mode |
| CN104142892B (zh) * | 2013-05-09 | 2017-08-11 | 华为技术有限公司 | 一种数据读写方法、装置及系统 |
| KR20150020477A (ko) | 2013-08-16 | 2015-02-26 | 삼성전자주식회사 | 메모리 장치, 이를 포함하는 메모리 시스템 및 그 동작 방법 |
| FR3015103B1 (fr) * | 2013-12-12 | 2017-05-26 | Commissariat Energie Atomique | Systeme d'ecriture de donnees dans une memoire |
| KR102144779B1 (ko) * | 2014-02-04 | 2020-08-14 | 삼성전자 주식회사 | 저항체를 이용한 비휘발성 메모리 장치의 구동 방법 |
| US9257167B2 (en) | 2014-03-13 | 2016-02-09 | Katsuyuki Fujita | Resistance change memory |
| US20170229176A1 (en) * | 2014-09-19 | 2017-08-10 | Hitach, Ltd. | Semiconductor storage device, and storage device using same |
| KR20170055786A (ko) | 2015-11-12 | 2017-05-22 | 삼성전자주식회사 | 데이터 기입 및 독출 레이턴시를 제어하는 레이턴시 제어 회로를 갖는 메모리 장치 |
| US9761306B1 (en) | 2016-03-08 | 2017-09-12 | Toshiba Memory Corporation | Resistive memory device and method of programming the same |
| US9859003B1 (en) * | 2016-10-26 | 2018-01-02 | Arm Limited | Selective writes in a storage element |
-
2018
- 2018-02-27 KR KR1020180023899A patent/KR102452623B1/ko active IP Right Grant
- 2018-08-29 US US16/116,141 patent/US10629262B2/en active Active
- 2018-11-02 DE DE102018127379.7A patent/DE102018127379A1/de active Pending
-
2019
- 2019-02-20 CN CN201910125513.8A patent/CN110197687A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130322155A1 (en) * | 2012-05-31 | 2013-12-05 | SK Hynix Inc. | Variable resistance memory device and data storage device including the same |
| CN104575593A (zh) * | 2013-10-16 | 2015-04-29 | 爱思开海力士有限公司 | 阻变存储装置、其操作方法以及具有其的系统 |
| CN105765660A (zh) * | 2013-10-24 | 2016-07-13 | 高通股份有限公司 | 拆分用于电阻式存储器高速缓存的写操作 |
| CN105280221A (zh) * | 2014-07-08 | 2016-01-27 | 三星电子株式会社 | 电阻型存储器装置及其操作方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113096705A (zh) * | 2019-12-23 | 2021-07-09 | 爱思开海力士有限公司 | 电阻式存储器件及其操作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20190267084A1 (en) | 2019-08-29 |
| KR102452623B1 (ko) | 2022-10-07 |
| DE102018127379A1 (de) | 2019-08-29 |
| KR20190102870A (ko) | 2019-09-04 |
| US10629262B2 (en) | 2020-04-21 |
| DE102018127379A8 (de) | 2019-12-12 |
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