CN116798500A - 存储芯片的测试方法及设备 - Google Patents
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- 238000012360 testing method Methods 0.000 title claims abstract description 250
- 238000000034 method Methods 0.000 title claims abstract description 29
- 230000002159 abnormal effect Effects 0.000 claims abstract description 24
- 238000012545 processing Methods 0.000 claims description 10
- 238000010998 test method Methods 0.000 claims description 3
- 238000001514 detection method Methods 0.000 abstract description 9
- 239000004065 semiconductor Substances 0.000 abstract description 3
- 239000003990 capacitor Substances 0.000 description 16
- 238000010586 diagram Methods 0.000 description 11
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 238000013500 data storage Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 244000208734 Pisonia aculeata Species 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 238000013473 artificial intelligence Methods 0.000 description 1
- 238000000802 evaporation-induced self-assembly Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
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Abstract
本公开实施例提供了一种存储芯片的测试方法及设备，涉及半导体技术领域，包括：在待测存储芯片的存储单元中写入测试数据，该待测存储芯片包括多列存储单元；从上述存储单元中读取存储数据；其中，在从上述存储单元中读取存储数据时，待测存储芯片使用的tCCD小于待测存储芯片的标准tCCD；根据上述测试数据与存储数据，生成待测存储芯片的测试结果。本公开实施例通过改变待测存储芯片的工作参数tCCD，使待测存储芯片的读取环境变得更严格，通过对比写入的测试数据与读取到的存储数据，即可准确判断出待测存储芯片是否存在异常，可以有效提升存储芯片的检测准确率，进而提升存储芯片的良率。
Description
技术领域
本公开实施例涉及半导体技术领域，尤其涉及一种存储芯片的测试方法及设备。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)是一种常见的存储芯片，已被广泛地应用到各种电子设备中。
DRAM由多个存储单元组成，每个存储单元通常包括电容结构和晶体管，晶体管的栅极与字线(Wit Line，简称WL)相连、漏极与位线(Bit Line，简称BL)相连、源极与上述电容结构相连；WL上的电压信号能够控制上述晶体管的打开或关闭，进而通过BL读取存储在上述电容结构中的数据信号，或者通过BL将数据信号写入到上述电容结构中进行存储。
在现代集成电路制造工艺中，器件缺陷造成的损失代价极为高昂，例如，当输入输出(Input Output，简称IO)线存在漏电或高阻情况时，就会导致从存储芯片中读取到的数据与原始存储的数据不同。因此，亟需提供一种测试方法来测试存储芯片是否存在异常情况，以便于提升存储芯片的良率。
发明内容
本公开实施例提供了一种存储芯片的测试方法及设备，可以准确检测出存储芯片是否存在异常，进而提升存储芯片的良率。
第一方面，本公开实施例提供了一种存储芯片的测试方法，该方法包括：
在待测存储芯片的存储单元中写入测试数据，所述待测存储芯片包括多列存储单元；
从所述存储单元中读取存储数据；其中，在从所述存储单元中读取存储数据时，所述待测存储芯片使用的tCCD小于所述待测存储芯片的标准tCCD，所述tCCD表示相邻两个列地址选通脉冲之间的时间间隔；
根据所述测试数据与所述存储数据，生成所述待测存储芯片的测试结果。
在一种可行的实施方式中，所述在待测存储芯片的存储单元中写入测试数据，包括：
将所述待测存储芯片的每一列存储单元划分为一个或者多个分组，每个分组中包括相同数量的多个存储单元；
对于每个分组，将所述测试数据按照比特依次写入所述分组的各存储单元，其中，每个存储单元写入所述测试数据中的一个比特，所述测试数据的比特数与每个所述分组中的存储单元个数相同；
所述从所述存储单元中读取存储数据，包括：
以所述分组为单位读取存储数据。
在一种可行的实施方式中，所述待测存储芯片包括多条字线，所述多条字线呈列分布，每条字线上连接多个存储单元；
所述在待测存储芯片的存储单元中写入测试数据，包括：
遍历所述多条字线，对遍历到的每一条目标字线分别执行以下操作：
开启所述目标字线，将所述测试数据按照比特依次写入与所述目标字线连接的所有存储单元；其中，与所述目标字线连接的每个存储单元写入所述测试数据中的一个比特，所述测试数据的比特数与所述字线连接的存储单元的个数相同；
关闭所述目标字线。
在一种可行的实施方式中，所述测试数据包括第一测试数据与第二测试数据，所述第一测试数据与所述第二测试数据的比特数相同，所述第一测试数据与所述第二测试数据在相同比特位的值不同。
在一种可行的实施方式中，所述将所述测试数据按照比特依次写入所述分组的各存储单元，包括：
将所述第一测试数据按照比特依次写入每个所述分组中的前一半存储单元，将所述第二测试数据按照比特依次写入每个所述分组中的后一半存储单元。
在一种可行的实施方式中，所述从所述存储单元中读取存储数据之后，还包括：
将所述第二测试数据按照比特依次写入每个所述分组中的前一半存储单元，将所述第一测试数据按照比特依次写入每个所述分组中的后一半存储单元；
重新从所述存储单元中读取存储数据；其中，在从所述存储单元中读取存储数据时，所述待测存储芯片使用的tCCD小于所述待测存储芯片的标准tCCD。
在一种可行的实施方式中，所述待测存储芯片包括多条字线，所述多条字线呈列分布，每条字线上连接多个存储单元；
所述在待测存储芯片的存储单元中写入测试数据，包括：
将所述每条字线上连接多个存储单元划分为多个分组，每个分组中包括相同数量的多个存储单元；
遍历所述多条字线，对遍历到的每一条目标字线，遍历所述目标字线上连接的各分组存储单元，对遍历到的每一个目标分组中的存储单元，分别执行以下操作：
开启所述目标字线，将所述第一测试数据按照比特依次写入所述目标分组中的前一半存储单元；
关闭所述目标字线；
开启所述目标字线，将所述第二测试数据按照比特依次写入所述目标分组中的后一半存储单元；
关闭所述目标字线。
在一种可行的实施方式中，所述根据所述测试数据与所述存储数据，生成所述待测存储芯片的测试结果，包括：
对比所述测试数据与所述存储数据，并根据对比结果确定所述待测存储芯片的存储单元是否发生读取错误；
若所述待测存储芯片不存在读取错误的存储单元，则确定所述待测存储芯片正常；
若所述待测存储芯片存在读取错误的目标存储单元，则确定所述待测存储芯片存在异常情况，所述异常情况包括所述目标存储单元对应的输入输出线存在短路或断路。
第二方面，本公开实施例提供了一种存储芯片的测试装置，该装置包括：
写入模块，用于在待测存储芯片的存储单元中写入测试数据，所述待测存储芯片包括多列存储单元；
读取模块，用于从所述存储单元中读取存储数据；其中，在从所述存储单元中读取存储数据时，所述待测存储芯片使用的tCCD小于所述待测存储芯片的标准tCCD，所述tCCD表示相邻两个列地址选通脉冲之间的时间间隔；
处理模块，用于根据所述测试数据与所述存储数据，生成所述待测存储芯片的测试结果。
在一种可行的实施方式中，所述写入模块用于：
将所述待测存储芯片的每一列存储单元划分为一个或者多个分组，每个分组中包括相同数量的多个存储单元；
对于每个分组，将所述测试数据按照比特依次写入所述分组的各存储单元，其中，每个存储单元写入所述测试数据中的一个比特，所述测试数据的比特数与每个所述分组中的存储单元个数相同；
所述读取模块用于：
以所述分组为单位读取存储数据。
在一种可行的实施方式中，所述待测存储芯片包括多条字线，所述多条字线呈列分布，每条字线上连接多个存储单元；
所述写入模块用于：
遍历所述多条字线，对遍历到的每一条目标字线分别执行以下操作：
开启所述目标字线，将所述测试数据按照比特依次写入与所述目标字线连接的所有存储单元；其中，与所述目标字线连接的每个存储单元写入所述测试数据中的一个比特，所述测试数据的比特数与所述字线连接的存储单元的个数相同；
关闭所述目标字线。
在一种可行的实施方式中，所述测试数据包括第一测试数据与第二测试数据，所述第一测试数据与所述第二测试数据的比特数相同，所述第一测试数据与所述第二测试数据在相同比特位的值不同。
在一种可行的实施方式中，所述写入模块用于：
将所述第一测试数据按照比特依次写入每个所述分组中的前一半存储单元，将所述第二测试数据按照比特依次写入每个所述分组中的后一半存储单元。
在一种可行的实施方式中，所述写入模块还用于：
将所述第二测试数据按照比特依次写入每个所述分组中的前一半存储单元，将所述第一测试数据按照比特依次写入每个所述分组中的后一半存储单元；
所述读取模块还用于：
重新从所述存储单元中读取存储数据；其中，在从所述存储单元中读取存储数据时，所述待测存储芯片使用的tCCD小于所述待测存储芯片的标准tCCD。
在一种可行的实施方式中，所述待测存储芯片包括多条字线，所述多条字线呈列分布，每条字线上连接多个存储单元；
所述写入模块用于：
将所述每条字线上连接多个存储单元划分为多个分组，每个分组中包括相同数量的多个存储单元；
遍历所述多条字线，对遍历到的每一条目标字线，遍历所述目标字线上连接的各分组存储单元，对遍历到的每一个目标分组中的存储单元，分别执行以下操作：
开启所述目标字线，将所述第一测试数据按照比特依次写入所述目标分组中的前一半存储单元；
关闭所述目标字线；
开启所述目标字线，将所述第二测试数据按照比特依次写入所述目标分组中的后一半存储单元；
关闭所述目标字线。
在一种可行的实施方式中，所述处理模块用于：
对比所述测试数据与所述存储数据，并根据对比结果确定所述待测存储芯片的存储单元是否发生读取错误；
若所述待测存储芯片不存在读取错误的存储单元，则确定所述待测存储芯片正常；
若所述待测存储芯片存在读取错误的目标存储单元，则确定所述待测存储芯片存在异常情况，所述异常情况包括所述目标存储单元对应的输入输出线存在短路或断路。
第三方面，本公开实施例提供了一种电子设备，包括：至少一个处理器和存储器；
所述存储器存储计算机执行指令；
所述至少一个处理器执行所述存储器存储的计算机执行指令，使得所述至少一个处理器执行如第一方面提供的存储芯片的测试方法。
第四方面，本公开实施例提供了一种计算机可读存储介质，该计算机可读存储介质中存储有计算机执行指令，当处理器执行所述计算机执行指令时，实现如第一方面提供的存储芯片的测试方法。
本公开实施例提供的存储芯片的测试方法及设备，通过改变待测存储芯片的工作参数tCCD，使待测存储芯片的读取环境变得更严格，在对待测存储芯片进行写入与读取操作后，通过对比写入的测试数据与读取到的存储数据，即可准确判断出待测存储芯片是否存在异常，可以有效提升存储芯片的检测准确率，进而提升存储芯片的良率。
附图说明
图1为本公开实施例提供的一种存储芯片的布局示意图；
图2为本公开实施例提供的一种存储芯片的存储单元的结构示意图；
图3为本公开实施例中提供的一种存储芯片的测试方法的步骤流程示意图；
图4为本公开实施例提供的一种存储芯片的测试数据写入示意图；
图5为本公开实施例中待测存储芯片的工作时序图一；
图6为本公开实施例中待测存储芯片的工作时序图二；
图7为本公开实施例中提供的一种存储芯片的测试装置的程序模块示意图；
图8为本公开实施例提供的一种电子设备的硬件结构示意图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。此外，虽然本公开中公开内容按照示范性一个或几个实例来介绍，但应理解，可以就这些公开内容的各个方面也可以单独构成一个完整实施方式。
需要说明的是，本公开中对于术语的简要说明，仅是为了方便理解接下来描述的实施方式，而不是意图限定本公开的实施方式。除非另有说明，这些术语应当按照其普通和通常的含义理解。
本公开中说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似或同类的对象或实体，而不必然意味着限定特定的顺序或先后次序，除非另外注明。应该理解这样使用的用语在适当情况下可以互换，例如能够根据本公开实施例图示或描述中给出那些以外的顺序实施。
此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖但不排他的包含，例如，包含了一系列组件的产品或设备不必限于清楚地列出的那些组件，而是可包括没有清楚地列出的或对于这些产品或设备固有的其它组件。
本公开实施例中使用的术语“模块”，是指任何已知或后来开发的硬件、软件、固件、人工智能、模糊逻辑或硬件或/和软件代码的组合，能够执行与该元件相关的功能。
本公开实施例涉及半导体领域，尤其涉及动态随机存取存储器(Dynamic RandomAccess Memory，简称DRAM)测试领域。其中，DRAM作为一种常见的存储芯片，已被广泛地应用到各种电子设备中。
存储芯片通常包括多条位线(Bit Line，简称BL)、多条字线(Word Line，简称WL)以及多个存储单元，其中，每个存储单元与相对应的一条字线WL和一条位线BL连接。
为了更好的理解本公开实施例，参照图1，图1为本公开实施例提供的一种存储芯片的布局示意图。
在一些实施例中，以DRAM存储器中的一个Bank为例，多条位线可以划分为128个位线组，每个位线组中具有8条位线，为了方便下文的描述，将每个位线组中的位线记为BL0、BL1、BL2……BL7。多条字线可以划分为8192个字线组，每个字线组中具有8条字线，为了方便下文的描述，将每个位线组中的位线记为WL0、WL1、WL2……WL7。
多个存储单元P11～P88呈矩阵分布，其中，第一列的存储单元均与字线WL0连接，第二列的存储单元均与字线WL1连接，依次类推，第八列的存储单元均与字线WL7连接；第一行的存储单元均与位线BL0连接，第二行的存储单元均与位线BL1连接，以此类推，第八行的存储单元均与位线BL7连接，使得每个存储单元均与一条字线WL和一条位线BL连接。
每个存储单元通常包括电容结构和晶体管，晶体管的栅极与字线(Wit Line，简称WL)相连、漏极与位线(Bit Line，简称BL)相连、源极与上述电容结构相连；WL上的电压信号能够控制上述晶体管的打开或关闭，进而通过BL读取存储在上述电容结构中的数据信号，或者通过BL将数据信号写入到上述电容结构中进行存储。
参照图2，图2为本公开实施例中提供的一种存储芯片的存储单元的结构示意图。
在一些实施例中，每个存储单元10均包括一个晶体管12和一个电容器11，晶体管12的栅极与字线WL连接，晶体管12的源极与位线BL连接，晶体管12的漏极与电容器11连接，需要说明的是，晶体管12的源极也可以与电容器11连接，相应地，晶体管12的漏极与位线BL连接。
在一些实施例中，当字线WL上的信号导通开关晶体管T时，数据线BL可以向存储电容C写入高电平信号“1”，当字线WL上的信号关断开关晶体管T后，存储电容C上的电荷随时间慢慢泄漏。存储电容C从高电平信号“1”漏电到低电平信号“0”之间的时间即为存储电容C的数据存储时间。其中，存储电容C的数据存储时间需要大于预设的时间，才能实现动态随机存取存储器的动态存储功能。
在现代集成电路制造工艺中，器件缺陷造成的损失代价极为高昂，例如，当输入输出(Input Output，简称IO)线存在漏电或高阻情况时，就会导致从存储芯片中读取到的数据与原始存储的数据不同。因此，亟需提供一种测试方法来测试存储芯片是否存在异常情况，以便于提升存储芯片的良率。
面对上述技术问题，本公开实施例中提供了一种存储芯片的测试方法及设备，通过改变待测存储芯片的工作参数tCCD，使待测存储芯片的读取环境变得更严格，在对待测存储芯片进行写入与读取操作后，通过对比写入的测试数据与读取到的存储数据，即可准确判断出待测存储芯片是否存在异常，可以有效提升存储芯片的检测准确率，进而提升存储芯片的良率。以下采用详细的实施例进行说明。
参照图3，图3为本公开实施例中提供的一种存储芯片的测试方法的步骤流程示意图。在一种可行的实施方式中，上述存储芯片的测试方法包括：
S301、在待测存储芯片的存储单元中写入测试数据。
其中，上述待测存储芯片包括多列存储单元。
在一种可行的实施方式中，可以预先设置具有固定格式的测试数据，然后在测试过程中，将该测试数据写入到上述待测存储芯片的每一列存储单元。
在一些实施例中，可以首先对各个字线连接的各个存储单元进行初始化操作，以激活各个存储单元，然后再进行写入操作，使得与各条字线连接的各个存储单元被写入测试数据。
S302、从上述存储单元中读取存储数据；其中，在从存储单元中读取存储数据时，待测存储芯片使用的tCCD小于待测存储芯片的标准tCCD。
在一种可行的实施方式中，在从上述存储单元中读取存储数据之前，调节上述待测存储芯片的tCCD，使待测存储芯片当前的tCCD小于待测存储芯片的标准tCCD。
其中，tCCD为列地址选通脉冲(Column Address Strobe，or Column AddressSelect，简称CAS)到相邻CAS之间的时间间隔(CAS to CAS Delay time，简称tCCD)。
其中，CAS控制从接收一个指令到执行指令之间的时间。
可以理解的是，tCCD可以认为是相邻两个读命令之间的时间间隔。tCCD越小，对待测存储芯片的读取环境要求则更严格，因此，待测存储芯片使用的tCCD小于待测存储芯片的标准tCCD时，待测存储芯片中存在异常的存储单元会更容易出现读取错误。
S303、根据上述测试数据与存储数据，生成待测存储芯片的测试结果。
在一种可行的实施方式中，可以通过比较上述测试数据与存储数据来确定待测存储芯片的测试结果。
例如，当上述测试数据与存储数据一致时，确定待测存储芯片的所有存储单元均正常；当上述测试数据与存储数据不一致时，确定待测存储芯片中存在异常的存储单元。
本公开实施例提供的存储芯片的测试方法，通过改变待测存储芯片的工作参数tCCD，使待测存储芯片的读取环境变得更严格，在对待测存储芯片进行写入与读取操作后，通过对比写入的测试数据与读取到的存储数据，即可准确判断出待测存储芯片是否存在异常，可以有效提升存储芯片的检测准确率，进而提升存储芯片的良率。
基于上述实施例中描述的内容，在一些实施例中，在待测存储芯片的存储单元中写入测试数据时，可以将待测存储芯片的每一列存储单元划分为一个或者多个分组，每个分组中包括相同数量的多个存储单元。
对于每个分组，将上述测试数据按照比特依次写入该分组中的各存储单元，其中，每个存储单元写入测试数据中的一个比特，上述测试数据的比特数与每个分组中的存储单元个数相同。
在一些实施例中，在从存储单元中读取存储数据时，可以以上述分组为单位读取存储数据。
在一些实施例中，上述测试数据包括第一测试数据(或称为第一burst数据)与第二测试数据(或称为第二burst数据)，上述第一测试数据与第二测试数据的比特数相同，且第一测试数据与第二测试数据在相同比特位的值不同。
示例性的，当上述第一测试数据为“00110011”时，第二测试数据则为“11001100”。
在一些实施例中，可以将上述第一测试数据按照比特依次写入每个分组中的前一半存储单元，将上述第二测试数据按照比特依次写入每个分组中的后一半存储单元。
为了更好的理解本公开实施例，参照图4，图4为本公开实施例提供的一种存储芯片的测试数据写入示意图。
在一种可行的实施方式中，将待测存储芯片的每一列存储单元划分为一个或者多个分组，每个分组中包括16个存储单元。对于每个分组，将第一burst数据“00110011”按照比特依次写入每个分组中的前一半存储单元，将第二burst数据“11001100”按照比特依次写入每个分组中的后一半存储单元。
在图4中，待测存储芯片包括局部IO线LIO与LIO/。
本公开实施例中，在待测存储芯片使用的tCCD小于待测存储芯片的标准tCCD的前提下，将上述第一burst数据“00110011”与第二burst数据“11001100”写入上述每个分组的各存储单元，可以造成LIO之间的压差，该压差有助于检测LIO之间的是否存在漏电；另外，由于同一LIO线上会产生数据反转，由此有助于检测LIO是否存在断路或高阻情况。
在一些实施例中，在待测存储芯片的存储单元中写入测试数据之后，在待测存储芯片使用的tCCD小于待测存储芯片的标准tCCD的前提下，从存储单元中读取存储数据，然后对比该存储数据与上述测试数据，并根据对比结果确定待测存储芯片的存储单元是否发生读取错误。
其中，若上述存储数据与上述测试数据一致，则可以确定待测存储芯片的存储单元未发生读取错误；若上述存储数据与上述测试数据不一致，则可以确定待测存储芯片的存储单元发生了读取错误。
在一些实施例中，若待测存储芯片不存在读取错误的存储单元，则确定待测存储芯片正常；若待测存储芯片存在读取错误的目标存储单元，则确定待测存储芯片存在异常情况，该异常情况包括上述目标存储单元对应的输入输出线存在短路或断路。
为了更好的理解本公开实施例，参照图5，图5为本公开实施例中待测存储芯片的工作时序图一。
在一些实施例中，当在待测存储芯片中读取0时，列选择信号YS打开，位线BL与LIO连接，参考位线BL/与LIO/连接，VSS的源(source)端连接位线BL，此时LIO与LIO/处于浮动(floating)状态(浮动即Vary Source不给LIO供电，因为初始时YS不打开，此时VarySource一直给LIO供电)，BL电位的VSS会迅速将处于浮动状态的LIO(Vary)拉低，经过一段时间后，BL与LIO的电位逐渐靠近VSS，但不会到达VSS。在YS列选择信号关闭后，LIO与BL断开，LIO不处于浮动状态，并重新与Vary Source相连，Vary电位将LIO快速拉升以准备下一次读取或写入操作。
下一步在读1时，若LIO存在短路或高阻情况，LIO电位回拉较慢，在待测存储芯片使用的tCCD小于待测存储芯片的标准tCCD的情况下，存在delta V(如delta v2)不足的情况，待测存储芯片会存在由于LIO与LIO/压差不足引起的数据误判：将读1误读成0。
参照图6，图6为本公开实施例中待测存储芯片的工作时序图二。
在一些实施例中，当在待测存储芯片中读取1时，列选择信号YS打开，位线BL与LIO连接，参考位线BL/与LIO/连接，VSS的源(source)端连接位线BL/，此时LIO与LIO/处于浮动(floating)状态(浮动即Vary Source不给LIO/供电，因为初始时YS不打开，此时VarySource一直给LIO/供电)，BL/电位的VSS会迅速将处于浮动状态的LIO/(Vary)拉低，经过一段时间后，BL/与LIO/的电位逐渐靠近VSS，但不会到达VSS。在YS列选择信号关闭后，LIO/与BL/断开，LIO/不处于浮动状态，并重新与Vary Source相连，Vary电位将LIO/快速拉升以准备下一次读取或写入操作。
下一步在读0时，若LIO/存在短路或高阻情况，LIO/电位回拉较慢，在待测存储芯片使用的tCCD小于待测存储芯片的标准tCCD的情况下，存在delta V(如delta v2)不足的情况，待测存储芯片会存在由于LIO与LIO/压差不足引起的数据误判：将读0误读成1。
本公开实施例提供的存储芯片的测试方法，通过改变待测存储芯片的工作参数tCCD，使待测存储芯片的读取环境变得更严格，在对待测存储芯片进行写入与读取操作后，通过对比写入的测试数据与读取到的存储数据，即可准确判断出待测存储芯片是否存在异常，包括待测存储芯片的IO上面是否存在漏电或者阻值过大的情况，可以有效提升存储芯片的检测准确率，进而提升存储芯片的良率。
基于上述实施例中的描述，在本公开一种可行的实施方式中，在待测存储芯片的存储单元中写入测试数据时，可以采用Y-Page写入方式。
该Y-Page写入方式包括：
在待测存储芯片的存储单元中写入测试数据时，先开启其中一条字线，将上述测试数据全部写入这条字线上对应的所有存储单元后，关闭这条字线，然后再开启下一条字线，将上述测试数据全部写入该条字线上对应的所有存储单元后，关闭该条字线……，以此类推，直至将上述测试数据写入待测存储芯片的各个字线连接的存储单元中。
在一些实施例中，在待测存储芯片的存储单元中写入测试数据时，可以遍历待测存储芯片的各条字线，对遍历到的每一条目标字线分别执行以下操作：
步骤一、开启目标字线，将测试数据按照比特依次写入与目标字线连接的所有存储单元；其中，与目标字线连接的每个存储单元写入测试数据中的一个比特，测试数据的比特数与字线连接的存储单元的个数相同。
步骤二、关闭上述目标字线。
在本公开实施例中，可以预先根据每条字线上连接的存储单元的个数，配置上述测试数据，例如，当每条字线上连接的存储单元为16个时，上述测试数据可以由第一测试数据“00110011”与第二测试数据“11001100”共16位组成；当每条字线上连接的存储单元为32个时，上述测试数据可以由32位组成，具体可以由上述第一测试数据“00110011”与第二测试数据“11001100”交替组合形成。
在本公开另一种可行的实施方式中，在待测存储芯片的存储单元中写入测试数据时，还可以采用Y-Fast写入方式。该Y-Fast写入方式包括：
将所述每条字线上连接多个存储单元划分为多个分组，每个分组中包括相同数量的多个存储单元；遍历每条字线，对遍历到的每一条目标字线，遍历该目标字线上连接的各分组存储单元，对遍历到的每一个目标分组中的存储单元，分别执行以下操作：
步骤一、开启目标字线，将上述第一测试数据按照比特依次写入上述目标分组中的前一半存储单元，将上述第二测试数据按照比特依次写入上述目标分组中的后一半存储单元。
步骤二、关闭所述目标字线。
步骤三、开启目标字线，将上述第二测试数据按照比特依次写入上述目标分组中的后一半存储单元。
步骤四、关闭所述目标字线。
在本公开实施例中，可以在每一次执行写操作之前，开启一条字线，顺序写完这条字线上一个burst长度的存储单元后，关闭这条字线；然后再次开启这条字线顺序写完一个burst长度的存储单元。如此反复开启、关闭该条字线，直到把这条字线上对应的所有存储单元全部写完后，再开启下一条字线执行以上同样的操作。
示例性的，假设每条字线上连接的存储单元为32个时，上述测试数据由第一测试数据“00110011”与第二测试数据“11001100”组成；则每条字线上连接的存储单元可以划分为两个分组。
在待测存储芯片的存储单元中写入测试数据时，先开启其中第一条字线，将上述第一测试数据顺序写入这条字线上对应的存储单元后，关闭这条字线；然后第二次开启这条字线，将上述第二测试数据顺序写入这条字线上对应的存储单元后，关闭这条字线；之后第三次开启这条字线，将上述第一测试数据顺序写入这条字线上对应的存储单元后，关闭这条字线；然后第四次开启这条字线，将上述第二测试数据顺序写入这条字线上对应的存储单元后，关闭这条字线。
对上述第一条字线执行完上述写操作后，开启第二条字线，按照与第一条字线相同的写入方式，在第二条字线连接的各存储单元中写入测试数据。
本公开实施例提供的存储芯片的测试方法，可以采用多种写入方式，在待测存储芯片的存储单元中写入测试数据，同时，通过改变待测存储芯片的工作参数tCCD，使待测存储芯片的读取环境变得更严格，在对待测存储芯片进行写入与读取操作后，通过对比写入的测试数据与读取到的存储数据，即可准确判断出待测存储芯片是否存在异常，可以有效提升存储芯片的检测准确率，进而提升存储芯片的良率。
基于上述实施例中的描述，在本公开一些实施例中，在对待测存储芯片进行一次写入与读取操作后，还可以将测试数据全部反向，生成新的测试数据，然后在待测存储芯片同样采用相较于标准tCCD小的tCCD的情况下，利用新生成的测试数据，在对待测存储芯片再次进行一次写入与读取操作后，通过比较测试数据与存储数据，得到待测存储芯片的测试结果，由此可以进一步提升存储芯片的检测准确率。
在一种可行的实施方式中，在对待测存储芯片进行一次写入与读取操作后，也可以将上述第一测试数据与第二测试数据的写入顺序进行调整后，再对待测存储芯片进行写入与读取操作。
例如，可以将上述第二测试数据按照比特依次写入每个所述分组中的前一半存储单元，将上述第一测试数据按照比特依次写入每个分组中的后一半存储单元之后，重新从存储单元中读取存储数据，然后，重新对比测试数据与存储数据，并根据对比结果确定待测存储芯片的存储单元是否发生读取错误。
本公开实施例提供的存储芯片的测试方法，通过改变待测存储芯片的工作参数tCCD，使待测存储芯片的读取环境变得更严格，利用两组反向的测试数据，在对待测存储芯片进行两次写入与读取操作后，通过对比两次写入的测试数据与读取到的存储数据，即可更加准确的判断出待测存储芯片是否存在异常，可以有效提升存储芯片的检测准确率，进而提升存储芯片的良率。
基于上述实施例中所描述的内容，本公开实施例中还提供一种存储芯片的测试装置。参照图7，图7为本公开实施例中提供的一种存储芯片的测试装置的程序模块示意图，该存储芯片的测试装置70包括：
写入模块701，用于在待测存储芯片的存储单元中写入测试数据，所述待测存储芯片包括多列存储单元。
读取模块702，用于从所述存储单元中读取存储数据；其中，在从所述存储单元中读取存储数据时，所述待测存储芯片使用的tCCD小于所述待测存储芯片的标准tCCD，所述tCCD表示相邻两个列地址选通脉冲之间的时间间隔。
处理模块703，用于根据所述测试数据与所述存储数据，生成所述待测存储芯片的测试结果。
本公开实施例中所提供的存储芯片的测试装置，通过改变待测存储芯片的工作参数tCCD，使待测存储芯片的读取环境变得更严格，在对待测存储芯片进行写入与读取操作后，通过对比写入的测试数据与读取到的存储数据，即可准确判断出待测存储芯片是否存在异常，可以有效提升存储芯片的检测准确率，进而提升存储芯片的良率。
在一种可行的实施方式中，写入模块701用于：
将所述待测存储芯片的每一列存储单元划分为一个或者多个分组，每个分组中包括相同数量的多个存储单元；对于每个分组，将所述测试数据按照比特依次写入所述分组的各存储单元，其中，每个存储单元写入所述测试数据中的一个比特，所述测试数据的比特数与每个所述分组中的存储单元个数相同。
读取模块702用于：以所述分组为单位读取存储数据。
在一种可行的实施方式中，所述待测存储芯片包括多条字线，所述多条字线呈列分布，每条字线上连接多个存储单元；写入模块701用于：
遍历所述多条字线，对遍历到的每一条目标字线分别执行以下操作：
开启所述目标字线，将所述测试数据按照比特依次写入与所述目标字线连接的所有存储单元；其中，与所述目标字线连接的每个存储单元写入所述测试数据中的一个比特，所述测试数据的比特数与所述字线连接的存储单元的个数相同；关闭所述目标字线。
在一种可行的实施方式中，所述测试数据包括第一测试数据与第二测试数据，所述第一测试数据与所述第二测试数据的比特数相同，所述第一测试数据与所述第二测试数据在相同比特位的值不同。
在一种可行的实施方式中，写入模块701用于：
将所述第一测试数据按照比特依次写入每个所述分组中的前一半存储单元，将所述第二测试数据按照比特依次写入每个所述分组中的后一半存储单元。
在一种可行的实施方式中，写入模块701还用于：
将所述第二测试数据按照比特依次写入每个所述分组中的前一半存储单元，将所述第一测试数据按照比特依次写入每个所述分组中的后一半存储单元。
读取模块702还用于：重新从所述存储单元中读取存储数据；其中，在从所述存储单元中读取存储数据时，所述待测存储芯片使用的tCCD小于所述待测存储芯片的标准tCCD。
在一种可行的实施方式中，所述待测存储芯片包括多条字线，所述多条字线呈列分布，每条字线上连接多个存储单元；所述写入模块701用于：
将所述每条字线上连接多个存储单元划分为多个分组，每个分组中包括相同数量的多个存储单元；
遍历所述多条字线，对遍历到的每一条目标字线，遍历所述目标字线上连接的各分组存储单元，对遍历到的每一个目标分组中的存储单元，分别执行以下操作：
开启所述目标字线，将所述第一测试数据按照比特依次写入所述目标分组中的前一半存储单元；
关闭所述目标字线；
开启所述目标字线，将所述第二测试数据按照比特依次写入所述目标分组中的后一半存储单元；
关闭所述目标字线。
在一种可行的实施方式中，处理模块703用于：
对比所述测试数据与所述存储数据，并根据对比结果确定所述待测存储芯片的存储单元是否发生读取错误；
若所述待测存储芯片不存在读取错误的存储单元，则确定所述待测存储芯片正常；
若所述待测存储芯片存在读取错误的目标存储单元，则确定所述待测存储芯片存在异常情况，所述异常情况包括所述目标存储单元对应的输入输出线存在短路或断路。
需要说明的是，本公开实施例中写入模块701、读取模块702、处理模块703具体执行的内容可以参阅图1至图6所示实施例中相关内容，此处不做赘述。
进一步的，基于上述实施例中所描述的内容，本公开实施例中还提供了一种电子设备，该电子设备包括至少一个处理器和存储器；其中，存储器存储计算机执行指令；上述至少一个处理器执行存储器存储的计算机执行指令，以实现如上述实施例中描述的存储芯片的测试方法中的各个步骤，本实施例此处不再赘述。
为了更好的理解本公开实施例，参照图8，图8为本公开实施例提供的一种电子设备的硬件结构示意图。
如图8所示，本实施例的电子设备80包括：处理器801以及存储器802；其中：
存储器802，用于存储计算机执行指令；
处理器801，用于执行存储器存储的计算机执行指令，以实现上述实施例中描述的存储芯片的测试方法中的各个步骤，本实施例此处不再赘述。
可选地，存储器802既可以是独立的，也可以跟处理器801集成在一起。
当存储器802独立设置时，该设备还包括总线803，用于连接所述存储器802和处理器801。
进一步的，基于上述实施例中所描述的内容，本公开实施例中还提供了一种计算机可读存储介质，该计算机可读存储介质中存储有计算机执行指令，当处理器执行所述计算机执行指令时，以实现如上述实施例中描述的存储芯片的测试方法中的各个步骤，本实施例此处不再赘述。
在本公开所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过其它的方式实现。例如，以上所描述的设备实施例仅仅是示意性的，例如，所述模块的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个模块可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或模块的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的模块可以是或者也可以不是物理上分开的，作为模块显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。
另外，在本公开各个实施例中的各功能模块可以集成在一个处理单元中，也可以是各个模块单独物理存在，也可以两个或两个以上模块集成在一个单元中。上述模块集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。
上述以软件功能模块的形式实现的集成的模块，可以存储在一个计算机可读取存储介质中。上述软件功能模块存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)或处理器(英文：processor)执行本公开各个实施例所述方法的部分步骤。
应理解，上述处理器可以是中央处理单元(英文：Central Processing Unit，简称：CPU)，还可以是其他通用处理器、数字信号处理器(英文：Digital Signal Processor，简称：DSP)、专用集成电路(英文：Application Specific Integrated Circuit，简称：ASIC)等。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。结合本公开所公开的方法的步骤可以直接体现为硬件处理器执行完成，或者用处理器中的硬件及软件模块组合执行完成。
存储器可能包含高速RAM存储器，也可能还包括非易失性存储NVM，例如至少一个磁盘存储器，还可以为U盘、移动硬盘、只读存储器、磁盘或光盘等。
总线可以是工业标准体系结构(Industry Standard Architecture，ISA)总线、外部设备互连(Peripheral Component，PCI)总线或扩展工业标准体系结构(ExtendedIndustry Standard Architecture，EISA)总线等。总线可以分为地址总线、数据总线、控制总线等。为便于表示，本公开附图中的总线并不限定仅有一根总线或一种类型的总线。
上述存储介质可以是由任何类型的易失性或非易失性存储设备或者它们的组合实现，如静态随机存取存储器(SRAM)，电可擦除可编程只读存储器(EEPROM)，可擦除可编程只读存储器(EPROM)，可编程只读存储器(PROM)，只读存储器(ROM)，磁存储器，快闪存储器，磁盘或光盘。存储介质可以是通用或专用计算机能够存取的任何可用介质。
一种示例性的存储介质耦合至处理器，从而使处理器能够从该存储介质读取信息，且可向该存储介质写入信息。当然，存储介质也可以是处理器的组成部分。处理器和存储介质可以位于专用集成电路(Application Specific Integrated Circuits，简称：ASIC)中。当然，处理器和存储介质也可以作为分立组件存在于电子设备或主控设备中。
本领域普通技术人员可以理解：实现上述各方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成。前述的程序可以存储于一计算机可读取存储介质中。该程序在执行时，执行包括上述各方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。
最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。
Claims (18)
1.一种存储芯片的测试方法，其特征在于，所述方法包括：
在待测存储芯片的存储单元中写入测试数据，所述待测存储芯片包括多列存储单元；
从所述存储单元中读取存储数据；其中，在从所述存储单元中读取存储数据时，所述待测存储芯片使用的tCCD小于所述待测存储芯片的标准tCCD，所述tCCD表示相邻两个列地址选通脉冲之间的时间间隔；
根据所述测试数据与所述存储数据，生成所述待测存储芯片的测试结果。
2.根据权利要求1所述的方法，其特征在于，所述在待测存储芯片的存储单元中写入测试数据，包括：
将所述待测存储芯片的每一列存储单元划分为一个或者多个分组，每个分组中包括相同数量的多个存储单元；
对于每个分组，将所述测试数据按照比特依次写入所述分组的各存储单元，其中，每个存储单元写入所述测试数据中的一个比特，所述测试数据的比特数与每个所述分组中的存储单元个数相同；
所述从所述存储单元中读取存储数据，包括：
以所述分组为单位读取存储数据。
3.根据权利要求1所述的方法，其特征在于，所述待测存储芯片包括多条字线，所述多条字线呈列分布，每条字线上连接多个存储单元；
所述在待测存储芯片的存储单元中写入测试数据，包括：
遍历所述多条字线，对遍历到的每一条目标字线分别执行以下操作：
开启所述目标字线，将所述测试数据按照比特依次写入与所述目标字线连接的所有存储单元；其中，与所述目标字线连接的每个存储单元写入所述测试数据中的一个比特，所述测试数据的比特数与所述字线连接的存储单元的个数相同；
关闭所述目标字线。
4.根据权利要求2所述的方法，其特征在于，所述测试数据包括第一测试数据与第二测试数据，所述第一测试数据与所述第二测试数据的比特数相同，所述第一测试数据与所述第二测试数据在相同比特位的值不同。
5.根据权利要求4所述的方法，其特征在于，所述将所述测试数据按照比特依次写入所述分组的各存储单元，包括：
将所述第一测试数据按照比特依次写入每个所述分组中的前一半存储单元，将所述第二测试数据按照比特依次写入每个所述分组中的后一半存储单元。
6.根据权利要求5所述的方法，其特征在于，所述从所述存储单元中读取存储数据之后，还包括：
将所述第二测试数据按照比特依次写入每个所述分组中的前一半存储单元，将所述第一测试数据按照比特依次写入每个所述分组中的后一半存储单元；
重新从所述存储单元中读取存储数据；其中，在从所述存储单元中读取存储数据时，所述待测存储芯片使用的tCCD小于所述待测存储芯片的标准tCCD。
7.根据权利要求4所述的方法，其特征在于，所述待测存储芯片包括多条字线，所述多条字线呈列分布，每条字线上连接多个存储单元；
所述在待测存储芯片的存储单元中写入测试数据，包括：
将所述每条字线上连接的多个存储单元划分为多个分组，每个分组中包括相同数量的多个存储单元；
遍历所述多条字线，对遍历到的每一条目标字线，遍历所述目标字线上连接的各分组存储单元，对遍历到的每一个目标分组中的存储单元，分别执行以下操作：
开启所述目标字线，将所述第一测试数据按照比特依次写入所述目标分组中的前一半存储单元；
关闭所述目标字线；
开启所述目标字线，将所述第二测试数据按照比特依次写入所述目标分组中的后一半存储单元；
关闭所述目标字线。
8.根据权利要求1所述的方法，其特征在于，所述根据所述测试数据与所述存储数据，生成所述待测存储芯片的测试结果，包括：
对比所述测试数据与所述存储数据，并根据对比结果确定所述待测存储芯片的存储单元是否发生读取错误；
若所述待测存储芯片不存在读取错误的存储单元，则确定所述待测存储芯片正常；
若所述待测存储芯片存在读取错误的目标存储单元，则确定所述待测存储芯片存在异常情况，所述异常情况包括所述目标存储单元对应的输入输出线存在短路或断路。
9.一种存储芯片的测试装置，其特征在于，所述装置包括：
写入模块，用于在待测存储芯片的存储单元中写入测试数据，所述待测存储芯片包括多列存储单元；
读取模块，用于从所述存储单元中读取存储数据；其中，在从所述存储单元中读取存储数据时，所述待测存储芯片使用的tCCD小于所述待测存储芯片的标准tCCD，所述tCCD表示相邻两个列地址选通脉冲之间的时间间隔；
处理模块，用于根据所述测试数据与所述存储数据，生成所述待测存储芯片的测试结果。
10.根据权利要求9所述的装置，其特征在于，所述写入模块用于：
将所述待测存储芯片的每一列存储单元划分为一个或者多个分组，每个分组中包括相同数量的多个存储单元；
对于每个分组，将所述测试数据按照比特依次写入所述分组的各存储单元，其中，每个存储单元写入所述测试数据中的一个比特，所述测试数据的比特数与每个所述分组中的存储单元个数相同；
所述读取模块用于：
以所述分组为单位读取存储数据。
11.根据权利要求9所述的装置，其特征在于，所述待测存储芯片包括多条字线，所述多条字线呈列分布，每条字线上连接多个存储单元；
所述写入模块用于：
遍历所述多条字线，对遍历到的每一条目标字线分别执行以下操作：
开启所述目标字线，将所述测试数据按照比特依次写入与所述目标字线连接的所有存储单元；其中，与所述目标字线连接的每个存储单元写入所述测试数据中的一个比特，所述测试数据的比特数与所述字线连接的存储单元的个数相同；
关闭所述目标字线。
12.根据权利要求10所述的装置，其特征在于，所述测试数据包括第一测试数据与第二测试数据，所述第一测试数据与所述第二测试数据的比特数相同，所述第一测试数据与所述第二测试数据在相同比特位的值不同。
13.根据权利要求12所述的装置，其特征在于，所述写入模块用于：
将所述第一测试数据按照比特依次写入每个所述分组中的前一半存储单元，将所述第二测试数据按照比特依次写入每个所述分组中的后一半存储单元。
14.根据权利要求13所述的装置，其特征在于，所述写入模块还用于：
将所述第二测试数据按照比特依次写入每个所述分组中的前一半存储单元，将所述第一测试数据按照比特依次写入每个所述分组中的后一半存储单元；
所述读取模块还用于：
重新从所述存储单元中读取存储数据；其中，在从所述存储单元中读取存储数据时，所述待测存储芯片使用的tCCD小于所述待测存储芯片的标准tCCD。
15.根据权利要求12所述的装置，其特征在于，所述待测存储芯片包括多条字线，所述多条字线呈列分布，每条字线上连接多个存储单元；
所述写入模块用于：
将所述每条字线上连接多个存储单元划分为多个分组，每个分组中包括相同数量的多个存储单元；
遍历所述多条字线，对遍历到的每一条目标字线，遍历所述目标字线上连接的各分组存储单元，对遍历到的每一个目标分组中的存储单元，分别执行以下操作：
开启所述目标字线，将所述第一测试数据按照比特依次写入所述目标分组中的前一半存储单元；
关闭所述目标字线；
开启所述目标字线，将所述第二测试数据按照比特依次写入所述目标分组中的后一半存储单元；
关闭所述目标字线。
16.根据权利要求9所述的装置，其特征在于，所述处理模块用于：
对比所述测试数据与所述存储数据，并根据对比结果确定所述待测存储芯片的存储单元是否发生读取错误；
若所述待测存储芯片不存在读取错误的存储单元，则确定所述待测存储芯片正常；
若所述待测存储芯片存在读取错误的目标存储单元，则确定所述待测存储芯片存在异常情况，所述异常情况包括所述目标存储单元对应的输入输出线存在短路或断路。
17.一种电子设备，其特征在于，包括：至少一个处理器和存储器；
所述存储器存储计算机执行指令；
所述至少一个处理器执行所述存储器存储的计算机执行指令，使得所述至少一个处理器执行如权利要求1至8任一项所述的存储芯片的测试方法。
18.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质中存储有计算机执行指令，当处理器执行所述计算机执行指令时，实现如权利要求1至8任一项所述的存储芯片的测试方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210246819.0A CN116798500A (zh) | 2022-03-14 | 2022-03-14 | 存储芯片的测试方法及设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202210246819.0A CN116798500A (zh) | 2022-03-14 | 2022-03-14 | 存储芯片的测试方法及设备 |
Publications (1)
| Publication Number | Publication Date |
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Family
ID=88045432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116798500A (zh) |
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