KR100571434B1

KR100571434B1 - 워드라인의전압을제어할수있는메모리

Info

Publication number: KR100571434B1
Application number: KR1019980055577A
Authority: KR
Inventors: 마르틴 브록스
Original assignee: 지멘스 악티엔게젤샤프트
Priority date: 1997-12-17
Filing date: 1998-12-17
Publication date: 2006-06-21
Also published as: EP0924765B1; TW418526B; EP0924765A3; CN1199190C; US6016281A; EP0924765A2; KR19990063148A; DE69835499D1; DE69835499T2; JPH11250697A; CN1220465A

Abstract

메모리 어레이에 있어서, 게이트가 선택된 워드 라인에 접속된 트랜지스터의 주 도전 경로의 도전 상태를 턴 오프시키기 위해 턴 오프 전압을 메모리 어레이의 선택된 워드 라인에 선택적으로 인가하고, 선택된 워드 라인에 증가된 턴 오프 전압을 선택적으로 인가하기 위한 디코딩 회로가 개시된다. 상이한 값의 턴 오프 전압은 게이트 유도 드레인 누설(GIDL)에 대한 메모리 어레이의 감응성을 테스트하기 위해 그리고, 감소된 누설을 가지는 동작을 위해 워드 라인에 인가되어지는 턴 오프 전압의 최적 범위를 결정하기 위해 사용될 수 있다.

Description

워드 라인의 전압을 제어할 수 있는 메모리{MEMORY WITH WORD LINE VOLTAGE CONTROL}

본 발명은 다이내믹 랜덤 액세스 메모리(DRAM)와 같은 메모리 장치에 관한 것이며, 보다 구체적으로는 상기 DRAM 메모리 셀과 관련한 특정 누설 전류를 감지 및/또는 제어하기 위한 방법 및 장치에 관한 것이다.

직면한 소정의 문제점들 및 이러한 문제점에 대한 본 발명의 해결책을 잘 이해하기 위해, 메모리 셀(11)로 이루어진 메모리 어레이(10)를 도시한 도 1이 우선적으로 참조된다. 설명을 목적으로, 어레이(10)는 행당 하나의 행 도전체 또는 워드 라인(WL)을 구비하여, M 개의 행을 가지는 것으로 도시되었으며, 열당 하나의 열 도전체 또는 비트 라인(BL)을 구비하여 N개의 열을 가지는 것으로 도시되었다. 메모리 셀(11)은 각각의 행 및 열 도전체의 교차점에 위치된다. 상기 행 도전체 또는 워드 라인은 행 디코더 및 구동 회로(20)에 의해 구동되며, 상기 열 도전체 또는 비트 라인은 열 디코더 및 구동 회로(30)에 의해 구동된다. 기록/감지 회로(40)는 선택된 메모리 셀로 전송하기 위해 비트 라인 상에 정보를 기록하기 위한 회로 및 선택된 메모리 셀로부터 판독되고 상기 비트 라인에 결합된 정보를 감지하기 위한 회로를 포함한다.

일반적으로, 메모리 셀 트랜지스터는 N 도전형 MOS 트랜지스터이며, 메모리에 인가된 동작 전위는 VDD 볼트(예를 들어 +5 볼트) 및 접지 전위(예를 들어 제로 볼트)가 되는, 도 1의 메모리 어레이의 동작에 있어서, 워드 라인은 "하이" 전압(예를 들어 VDD 볼트)을 인가함으로써 동작(선택 또는 인에이블)되고, 워드 라인은 "로우" 전압(예를 들어 제로 볼트)을 인가함으로써 동작해제(비선택, 디스에이블 또는 준비 상태가)된다. 도 1에 있어서, 어레이(10)의 M개의 워드 라인은 행 구동 회로(20)에 의해 선택적으로 인에이블된다. 상기 행 구동 회로는 M개의 디코더/구동 회로를 구비하며, 상기 디코더/구동 회로 각각은 도 2에 도시된 타입으로 형성될 수 있다. 도 2의 디코더/구동 회로는 P형 트랜지스터(P1)를 포함한다. 상기 P형 트랜지스터는 신호 단자(211)와 출력 단자(213) 사이에 접속된 소오스-드레인 경로를 가지며, 상기 출력 단자에는 관련 워드 라인(WL)이 접속된다. P1의 기판(212)은 단자(214)에 접속된다. 상기 단자(214)에는 고정된 전위(예를 들어 VDD 볼트)가 인가된다. 트랜지스터(N1,N2)의 소오스-드레인 경로는 출력 단자(213)와 단자(216) 사이에 병렬로 접속되며, 상기 출력 단자(213)는 워드 라인(WL)에 접속되며, 상기 단자(216)에는 접지 전위가 인가된다. N1 및 N2의 기판(217)은 또한 접지 전위로 된다. 제 1의 부분적으로 디코딩된 신호(RDEC)는 트랜지스터(P1,N1)의 게이트에 인가되고, 제 2의 부분적으로 디코딩된 신호(WLD)는 신호 단자(211)에 인가된다. (일반적으로 WLD의 반전인) 신호(WLK)는 N2의 게이트에 인가되어, 소정의 입력 신호 조건에 대해 워드 라인이 선택적으로 접지로 클램핑되는 것을 가능케 한다.

도 2의 회로는 선택된 워드 라인을 동작시키기 위해 사용된다. 신호(RDEC)가 "로우"이고 신호(WLD)가 "하이"(WLK는 "로우")일 때, "하이"가 워드 라인에 인가되어, 워드 라인을 동작시키고, 게이트가 워드 라인에 접속되어 있는 메모리 셀 트랜지스터를 인에이블시킨다. 신호(RDEC)가 "하이"일 때 및/또는 신호(WLK)가 "하이"일 때, "로우"(예를 들어 접지 전위)가 워드 라인에 인가되며, 이것은 게이트가 워드 라인에 접속되어 있는 메모리 셀 트랜지스터가 턴 오프되기 때문에, 이것은 "선택되지 않거나" 또는 "동작해제"된 것으로 간주된다. 따라서 도 2의 회로는 동작(activation)(턴온) 전압(예를 들어 VDD 볼트)을 워드 라인에 인가하거나 동작해제(deactivation)(턴오프) 전압(예를 들어 제로 볼트)을 워드 라인에 인가하기 위해 사용될 수 있다.

단일의 고정된 턴오프 전압을 인가하는 가능성은 소정의 응용에 대해서는 만족스럽지 못하다. 이것은 DRAM 메모리 셀은 DRAM 메모리 셀 내에 저장된 데이터를 파괴시키는 누설 전류를 흘리는 경향이 있다는 것을 주지함으로써 잘 설명된다. 이에 따라, 메모리 셀의 누설 전류가 허용 가능한 한계 이내가 되는지를 보장하기 위해 메모리 어레이의 셀을 테스트하는 것이 필요하다. 예를 들어 메모리 셀 트랜지스터가 N 도전체 형인 경우, 테스트는 일반적으로 "하이" 전압을 워드 라인에 인가하여 우선 메모리 어레이의 워드 라인을 동작시키고 "하이" 전압으로 셀들의 스토리지 커패시터를 충전하여 "하이"를 셀 내에 기록함으로써, 수행된다. 이어 워드 라인은 소정 주기의 시간 동안 워드 라인에 제로 볼트를 인가함으로써, 동작해제된다. 소정 시간 주기가 경과한 이후, 메모리 셀은 선택적으로 판독되어 그들의 데이터 유지 상태를 결정한다. 도 2의 회로를 사용하여, 워드 라인이 동작해제될 때, 즉 선택되지 않을 때 예를 들어 제로의 단일의 고정된 턴오프 전압이 워드 라인에 인가된다.

이것은, 도 4에 도시된 바와 같이 메모리 셀 트랜지스터의 누설이 트랜지스터의 게이트에 인가된 턴오프 전압의 크기 및 극성에 관련하여 변화하기 때문에, 만족스럽지 못하다. 따라서, 도 2의 회로는 워드 라인에 인가된 다양한 값의 턴 오프 전압에 대하여 메모리 셀의 누설을 테스트하는 것을 허용하지 않는다.

이에 따라, 본 발명의 목적은 상이한 값들의 턴 오프 전압을 메모리 어레이의 워드 라인에 인가하는 것을 가능하게 하는 회로를 제공하는 것이다.

본 발명의 또 다른 목적은 상이한 값의 워드 라인 전압에 대해 메모리 셀 트랜지스터의 게이트 유도 드레인 누설(GIDL)과 같은 누설 전류를 감지하는 것이다.

본 발명의 또 다른 목적은 특정 턴오프 전압이 GIDL과 같은 누설 전류를 감소 또는 증가시키는지의 여부를 결정하는 것이다.

본 발명은 상이한 값의 턴오프 전압을 메모리 어레이의 워드 라인에 인가함으로써 메모리 어레이를 테스트 또는 동작시키는 것이 바람직하며 및/또는 필요하다는 것을 부분적으로 인식하는 것에 관련된다. 특히, 트랜지스터의 게이트에 인가된 정상 턴 오프 전압을 크기 및 극성면에 있어서 초과한 턴오프 전압을 트랜지스터의 게이트에 인가하여 메모리 셀 트랜지스터의 누설을 테스트하는 것이 바람직하다는 것이 인지된다.

또한 상이한 턴 오프 전압이 메모리 어레이의 워드 라인에 인가될 수 있도록 하는 회로를 포함하는 메모리 어레이를 형성하는 것이 바람직하며 및/또는 필요하다는 것이 인식된다.

본 발명은 또한 정상 턴 오프 전압(예를 들어 N형 트랜지스터에 대해 제로 볼트) 또는 일반적으로 정상 보다 큰 (예를 들어 N형 트랜지스터에 대해 1 볼트) 턴 오프 전압을 메모리 셀 트랜지스터의 게이트에 인가하기 위한 회로에 있다.

본 발명을 구현한 메모리 시스템은, 게이트가 선택된 워드 라인에 접속된 메모리 셀 트랜지스터의 주 도전 경로내의 전류 도전을 턴 오프시키기 위해 선택된 워드 라인에 제 1 턴 오프 전압을 인가하고 상기 게이트가 워드 라인에 접속된 메모리 셀 트랜지스터를 보다 급격히 턴 오프 시키기 위해 선택된 워드 라인 상에 증가된 턴 오프 전압을 선택적으로 인가하기 위한 선택 회로를 포함한다. 상기 턴 오프 전압 및 상기 증가된 턴 오프 전압을 선택적으로 인가하기 위한 선택 회로는, (a) 각각의 행 도전체 및 노드(41) 사이에 접속된 행 디코딩 회로; 및 (b) 상기 턴 오프 전압과 동일한 값을 가지거나 상기 증가된 턴 오프 전압과 동일한 값을 갖는 상기 노드(41)에 전압을 선택적으로 인가하기 위한 수단을 포함하는 것이 바람직하다.

본 발명의 일 실시예에 있어서, 게이트 유도 드레인 누설(GIDL) 전류에 대한 메모리 셀의 감응성(susceptibility)을 테스트하기 위해, 변화하는 값의 턴 오프 전압이 워드 라인에 인가된다. 워드 라인에 인가되는 제 1 범위의 증가하는 턴 오프 전압에 대해, 게이트가 상기 워드 라인에 접속된 트랜지스터의 누설 전류는 감소한다. 워드 라인에 인가되는 턴 오프 전압의 추가의 증가에 대해 게이트가 상기 워드 라인에 접속된 트랜지스터의 누설 전류는 증가한다. 누설 전류가 최소가 되는 턴 오프 전압의 범위 및 누설 전류가 증가하는 범위를 결정하는 것은 턴 오프 전압 크기에 대한 한계를 설정하는 데에 사용되며 적합한 범위의 턴 오프 전압을 선택하는데 사용된다. 또한 누설 전류를 증가시키는 경향이 있는 턴 오프 전압은 게이트 유도 드레인 누설(GIDL) 전류에 대한 메모리 셀 트랜지스터의 감응성을 테스트하는데 사용될 수 있다. 이러한 테스트는 잠재적으로 결함이 있는 메모리 제품을 검출 및 정정 또는 폐기를 가능하게 하며, 이에 따라 보다 신뢰성 있는 제품의 제조를 유도한다.

본 발명을 구현한 방법은, (a) 메모리 어레이의 메모리 셀 내에 저장될 소정 신호 조건(예를 들어 하이)을 기록하는 단계; (b) 메모리 어레이의 선택된 워드 라인에 제 1 시간 주기 동안 제 1 턴 오프 전압을 인가하는 단계; (c) 존재한다면 제 1 턴 오프 전압을 사용한 누설 전류의 선택된 메모리 셀에 대한 영향을 결정하기 위해 메모리 셀의 내용을 감지하는 단계; (d) 메모리 어레이에 소정 신호 상태를 재기록하는 단계; (e) 일반적으로 상기 제 1 시간 주기와 동일한 제 2 시간 주기 동안 제 2 턴 오프 전압을 인가하는 단계; 및 (f) 제 2 값의 턴 오프 전압에 대한 누설 전류가 상기 선택된 메모리 셀에 미치는 영향을 결정하기 위해 메모리 셀의 내용을 감지하는 단계를 포함하며; 상기 제 1 및 제 2 턴 오프 전압 중 하나는 다른 하나 보다 더 큰 크기를 가진다.

이에 따라, 본 발명을 구현한 메모리 시스템은 턴 오프 전압에 관련한 게이트 유도 드레인 누설(GIDL)에 대한 메모리 셀의 감응성을 테스트하기 위한 회로를 포함한다. 메모리 셀의 테스트는 워드 라인의 턴오프 전압을 설정하기 위해서 사용되며 및/또는 결함이 있는 행 및 열을 여분의 행 및 열로 대체하기 위해서 사용되며 및/또는 결함이 있는 메모리 어레이를 폐기하기 위해서 사용된다.

본 발명의 상기 기술들은 도면을 참조한 아래와 같은 상세한 설명을 고려하여 쉽게 이해될 수 있다.

본 발명을 보다 잘 이해하기 위해, 1차적인 관심의 누설 메카니즘은 우선적으로 실험된다. 도 1에 도시된 메모리 어레이(10)의 메모리 셀(11)은 트랜지스터(T1) 및 커패시터(C1)를 포함한다. 도 3a, 도 3b 및 도 3c에서 상세히 도시된 바와 같이, 트랜지스터(T1)는 관련 워드 라인(WL)에 접속된 게이트 전극(13), 관련 비트 라인(BL)에 접속되어 소오스 또는 드레인으로 동작하는 제 1 전극(14), 및 스토리지 커패시터(C1)의 일측 단부에 접속된 제 2 전극(15)을 포함한다. 도 3b는 도 3a의 메모리 셀에 대한 단면도이며, N 영역(14,15)이 P형 기판(16) 내에 형성되어 있다는 것을 도시한다. 영역(14,15)은 기판(16)내의 주 도전 경로의 단부들을 한정한다. N 영역(14)은 또한 "기생" 다이오드(D1)로 인지되는 기판(16)과의 PN 접합을 형성하며, N 영역(15)은 또한 "기생" 다이오드(D2)로 인지되는 기판(16)과의 PN 접합을 형성한다. 이러한 기생 다이오드(D1,D2)는 아래에서 설명된 것과 같은 누설 소오스가 된다. 다이오드(D1,D2)는 기판 전압이 소오스 드레인 영역(14,15)의 전압 보다 더 음인 값을 유지하여, 역 바이어스 상태에서 일반적으로 동작한다. 도 3b에 있어서, 기판(16)은 접지된 것으로 도시되었다. 그러나, 약간의 음의 바이어스 Vbb 볼트(예를 들어 여기에서 Vbb는 -1볼트와 같다.)가 기판(16)에 제공된다. 도 3c는 기생 다이오드(D1,D2)를 포함한 도 3b의 메모리 셀에 대한 개략적인 블록도를 도시한다. 용이한 설명을 위해, 메모리 셀 트랜지스터(T1)는 N 도전형 금속-산화물-반도체(MOS) 트랜지스터라고 가정된다. N 형 트랜지스터는 단지 예로서 사용되었으며, 다른 도전형의 트랜지스터(예를 들어 P 도전형)가 대신하여 사용될 수 있다.

다음의 설명을 용이하게 하기 위해, MOS 트랜지스터는; (a) 주 도전 경로의 단부들을 한정하는 소오스 및 드레인 전극; 및 (b) 주 도전 경로의 전도율을 제어하는 인가 전압을 가지는 주 도전 경로 상에 놓인 게이트 전극을 포함하는 장치라는 것이 주지되어야 한다. N 형 트랜지스터는 게이트 전위가 자신의 소오스 전위를 트랜지스터의 임계 전압(Vt)보다 많이 초과할 때 턴 온 된다. N형 트랜지스터의 소오스 전극은 낮은 인가 전위를 가지는 제 1 및 제 2 전극 중 하나로 정의된다. N형 트랜지스터(뿐만 아니라 P형 트랜지스터)가 게이팅 트랜지스터로 동작할 때 양방향적으로 도전될 수 있기 때문에, 어떠한 전극이 소오스가 되고 어떠한 전극이 드레인이 되는지는 전극들에 인가된 전위에 상관한다.

종래 기술에서 공지된 바와 같이, 논리 "0" 또는 논리 "1"이 메모리 셀(11)에 기록 및 저장된다. 메모리 어레이에 대한 동작 전위가 VDD 볼트(예를 들어 5V) 및 접지인 경우, 설명을 위해, (a) 논리"0" 또는 저전압 신호는 제로의 값을 가지는 신호 또는 제로에 근접한 신호이며; (b) 논리"1" 또는 고전압 신호는 VDD 값을 가지는 신호 또는 VDD 볼트에 근접한 신호라는 것이 가정된다.

게이팅 트랜지스터가 인에이블될 때(예를 들어 VDD 볼트를 그것의 게이트(13)에 접속된 워드 라인에 인가함으로써 턴 온될 때), 정보는 메모리 셀(11)에 기록된다. 이어 논리 제로가 전극(14)에 접속된 비트 라인에 제로 볼트를 인가함으로써 메모리 셀 내에 기록될 수 있다. 커패시터(C1)는 방전되어 트랜지스터(T1)의 드레인-소오스 경로를 통해 접지된다. 트랜지스터(T1)는 제로 볼트를 자신의 게이트에 접속된 WL에 인가함으로써 턴 오프되며, C1은 제로 볼트로 유지되거나 또는 제로 볼트에 근접하게 유지된다.

상술한 바와 같이 자신의 트랜지스터(T1)가 턴 온될 때 VDD 볼트가 그것의 드레인 전극에 접속된 비트 라인에 인가됨으로써, 논리"1"이 메모리 셀에 기록된다. 커패시터(C1)는 트랜지스터(T1)의 소오스-드레인 도전 경로를 통해 VDD를 향하여 충전된다. 트랜지스터(T1)는 자신의 게이트에 제로 볼트를 인가함으로써 턴오프된다. 커패시터(C1)는 C1을 방전시켜 접지되도록 하는 경향이 있는 누설 전류가 없다면 커패시터가 충전된 하이 전위로 충전된 채 유지된다. 설명을 목적으로 논리 "1"이 메모리 셀(11)에 기록될 때, 스토리지 커패시터(C1)는 예를 들어 +5볼트의 전압으로 충전된다. "1"(또는"0")을 셀(11)에 기록한 후, 메모리 셀 트랜지스터(T1)의 게이트 전압은 "로우"(예를 들어 제로 볼트)로 구동되어, 트랜지스터(T1)를 턴 오프시킨다. 커패시터(C1)가 +5볼트 또는 그에 근접하도록 충전된 채 유지된다는 가정하에, 트랜지스터(T1)는 후속 판독, 리프레시 또는 재기록 동작까지 턴 오프(즉 "준비" 상태)를 유지한다. 그러나, T1의 게이트 전압이 제로가 되는 반면에 드레인이 +5볼트가 될 때, 게이트는 상기 드레인에 대해 음의 5 볼트가 된다. 매우 작은 크기의 트랜지스터에 대해, 이러한 전압은 기판(16) 접합에 대해 드레인(15)에 높은 전기장을 형성한다. 이러한 높은 전기장은 누설 전류가 드레인(15)에서 기판(16)으로 흐르게 하여, 커패시터(C1)를 방전시킨다. 도 3c를 참조하여, 커패시터(C1)는 D2의 역방향 경로를 통해 커패시터(C1)로부터 기판(16)으로 흐르는 누설 전류(IL)를 통해 방전된다. 너무 많은 전하가 누설되어 사라진다면, 메모리 셀은 다음 판독 시 정확한 출력을 형성하지 못할 것이다.

트랜지스터(T1)의 게이트가 접속된 WL이 제로 볼트가 될 때, 트랜지스터(T1)는 턴 오프된다. 단지 서브-임계 전류가 트랜지스터(T1)의 소오스 및 드레인 사이에 위치한 "주 도전" 경로를 내에서 흐른다. 부가적으로 누설 전류는 C1으로부터 다이오드(D2)를 통해 기판으로 흐른다. 이러한 누설 전류는 C1을 방전시키며, 충분한 크기의 전류가 흐른다면 메모리 셀내에 저장된 데이터 비트의 값이 손상되기 때문에 오류를 야기한다. 도 4는 게이트에 인가된 턴오프 전류의 증가가 누설 전류(예를 들어 게이트 유도 드레인 누설(GIDL) 전류)의 흐름에 대한 영향 및 게이트 전압에 상관하여 트랜지스터의 주 도전 경로 내에서의 전류(IDS)의 흐름을 개략적으로 도시한 그래프이다. 게이트-소오스 전압(VGS)이 임계 전압(Vt)보다 낮을 때, 단지 서브 임계 전류가 소오스-드레인 경로 내부를 흐르게 된다. 이러한 전류는 턴오프 전압의 증가와 함께, 도 4에 도시된 바와 같이 -VA 볼트의 게이트 전압까지 감소한다. 게이트-대-소오스 전압이 -VA 볼트로 연장되는 범위 이상으로 다소 음의 값이 될 때, 서브 임계 누설 전류는 계속적으로 감소한다는 것이 인지될 것이다. -VA는 -1V내지 -3V의 범위이며; 실질적인 숫자는 트랜지스터를 제조하기 위해 사용된 기술 및 방법에 상당히 의존한다. 그러나, 도 4에 도시된 바와 같이, N 형 트랜지스터의 게이트-소오스 전압이 -VA 볼트보다 상당히 더 음의 값을 가진다면(예를 들어 턴 오프 전압의 크기가 특정 레벨 이상으로 증가될 때), 기생 다이오드 및 스토리지 커패시터 상의 전하에 의해 드레인이 양으로 바이어스될 때 부분적으로 D2를 통한 누설 전류(GIDL)는 상당히 증가한다.

상술한 바와 같이, 본 발명은 증가 및 감소하는 턴오프 전압 값에 관련하여 어떻게 누설 전류가 변화하는지를 결정하기 위해 메모리 어레이의 메모리 셀 트랜지스터의 누설이 상이한 값의 턴 오프 전압에 대해 테스트된다는 것을 부분적으로 인지하는데 있다. N 형 트랜지스터에 대해, 이것은 트랜지스터의 게이트를 그것의 소오스에 관하여 음의 값이 되도록 하는 전압이다. 상기 테스트는 결함이 있는 셀의 위치 검출을 가능하게 하여, 상기 셀을 (도시되지 않은) 여분의 행 또는 열로 교체할 수 있게 한다. 이와는 달리, 매우 많은 결함이 있는 셀이 존재한다면, 리던던시 행 및 열이 충분하지 못하므로, 메모리 칩은 폐기된다. 상기 테스트는 또한 최적의 턴 오프 게이트 전압 결정 또는 상기 메모리 트랜지스터들의 최적 설계를 가능하게 한다.

본 발명은 상이한 전압(예를 들어 접지 또는 Vbb 볼트)이 선택적으로 선택된 워드 라인에 인가되도록 하는 것을 가능하게 하는 도 5에 도시된 바와 같은 디코더 회로에 관한 것이다. 도 5는 "하이" 전압을 워드 라인(WL)에 선택적으로 인가하기 위해 도 2에 도시된 것과 같은 트랜지스터(P1)를 포함한다. 그러나, 도 2와는 대조적으로 도 5에서는, 트랜지스터(N1,N2)는 절연된 P-웰(51) 내에 형성되어, Vbb볼트의 음의 바이어스 전압이 단자(52)에서 P-웰(51)에 접속되는 것을 가능케 한다. Vbb는 예를 들어 -1 볼트와 같다. 그러나, Vbb는 Vt 및 -VA 볼트 사이의 임의의 전압으로 선택될 수 있다. N1 및 N2의 소오스 전극(53s, 54s)은 노드(41)에 접속된다. 도 5의 회로는 접지 전위 또는 Vbb 볼트 중 하나가 노드(41)에 인가되는 것을 가능하게 한다. 인에이블될 때, 트랜지스터(N1,N2)는 노드(41)상에 존재하는 모든 전압을 워드 라인(WL)에 결합시키도록 동작한다. 또한 테스트는 최적의 턴 오프 전압 또는 메모리 트랜지스터의 최적의 설계를 결정할 수 있게 한다.

트랜지스터(N3)의 소오스-드레인 경로는 Vbb 볼트가 인가되는 노드(41) 및 노드(42) 사이에 접속된다. 게다가, 트랜지스터(N4)의 소오스-드레인 경로는 접지 전위가 인가되는 노드(41) 및 노드(43) 사이에 접속된다. 트랜지스터(N3,N4)의 기판 및 N3의 소오스는 단자(55)에 접속되며, 상기 단자(55)에는 Vbb 볼트가 인가된다. TM으로 도시된 테스트 신호는 N3의 게이트 및 인버터(46)의 입력단(46)에 인가되며, 상기 인버터의 출력은 트랜지스터(N4)의 게이트에 인가되고 인버터의 동작 전위는 VDD 및 Vbb이다.

도 5의 회로에 대한 동작은 다음과 같다. 테스트 신호(TM)가 "표준" 또는 "정상" 상태를 정의하는 "로우" 값의 Vbb 볼트 또는 "테스트" 상태를 정의하는 "하이" 값의 VDD 볼트를 가진다고 가정한다. 상기 테스트 상태를 위해 증가된 턴 오프 전압을 워드 라인에 인가하는 것을 가능하게 된다. 따라서, 표준 동작 상태 동안, TM이 로우일 때, 인버터(46)의 출력은"하이"이고 이러한"하이"값은 트랜지스터(N4)의 게이트에 인가되어 N4를 턴 온시킨다. N4가 턴 온될 때, 트랜지스터는 노드(41)를 접지로 클램핑시킨다. 동시에 Vbb 볼트를 N3에 인가하는 것은 트랜지스터(N3)를 턴 오프시키게 한다. 따라서, 표준 동작 조건 동안, 트랜지스터(N1,N2)의 소오스는 상대적으로 낮은 N4의 소오스-드레인 임피던스를 통해 다시 접지로 되돌아간다. 트랜지스터(N1 및/또는 N2)가 턴 온 될 때, 노드(41)의 접지 전위가 워드 라인(WL)에 인가된다.

테스트 동작 상태 동안, 신호(TM)는 VDD 볼트까지 하이가 된다. 인버터(46)의 입력단에 인가된 TM의 하이 신호는 인버터의 출력을 Vbb 볼트가 되도록 한다. 상기 Vbb 전압은 N4의 게이트에 인가되어 N4를 턴 오프시킨다. 동시에 하이의 TM 신호는 트랜지스터(N3)의 게이트에 인가되어 N3를 턴 온 시킨다. N3가 턴 온 될 때, N3는 노드(41)를 단자(55)에 인가된 Vbb 볼트까지 클램핑시키고, 이에 따라 Vbb 볼트를 트랜지스터(N1,N2)의 소오스에서 사용할 수 있게 한다.

도 5의 디코더 회로에 대한 동작은 다음과 같이 요약된다. RDEC 또는 WLK(또는 양자 모두)가"하이"인 조건에 대하여, 워드 라인(WL)은 N1 또는 N2 중 어느 하나 또는 양쪽 모두를 통해서 노드(41)로 클램핑된다. 노드(41)의 전압은 TM이"로우"인 경우에 접지 전위와 같아지거나, TM이"하이"인 경우에 Vbb 볼트가 된다. 따라서, 도 5의 회로는 접지 전위 또는 Vbb 볼트를 워드 라인에 인가하는 것을 가능하게 한다. RDEC 및 WLK가"로우"이고 WLD가"하이"(예를 들어 VDD)인 조건에 대하여, 하이"가 WL에 인가되어, WL에 게이트가 접속된 N형 메모리 셀 트랜지스터를 턴 온시킨다.

도 5의 회로가 도 1의 행 디코더 및 구동 회로(20)에 통합된 경우, 메모리 어레이(10)는 표준 동작 상태(선택되거나 또는 모든 워드 라인에 인가된 접지 전위) 하에서 또는 음의 전압이 특정(또는 모든) 워드 라인에 인가된 "테스트"조건하에서 누설에 대하여 테스트된다.

표준 동작 모드에 있어서, 신호(TM)가 "로우"의 값(예를 들어 Vbb 볼트)으로 설정된다. 셀의 스토리지 커패시터를 VDD 또는 VDD 볼트에 근접하게 충전시킴으로써, "하이"(예를 들어 VDD 볼트) 값이 어레이의 모든(또는 선택된) 메모리 셀에 기록된다. "하이" 기록 동작 이후에, 미리 결정된 시간 주기 동안 디코더는 제로 볼트의 전압을 메모리 어레이의 특정( 또는 모든) 워드 라인에 결합시킨다. 상기 미리 결정된 시간의 주기 이후에, 누설 레벨을 결정하기 위해 및/또는 메모리 셀 내에 저장된 데이터가 유지되는지의 여부를 결정하기 위해"하이"가 기록된 메모리 셀은 비트 라인 상에 판독되고 감지 증폭기로 판독된다.

"테스트"모드 상태에 있어서, 신호(TM)는"하이"값(예를 들어 VDD 볼트)으로 설정된다. 이것은 디코더 회로가 Vbb 볼트(예를 들어 -1볼트)의 전압을 워드 라인에 연속적으로 인가하는 것을 가능하게 한다. 셀의 스토리지 커패시터를 VDD 볼트 또는 그에 인접한 볼트로 충전시킴으로써, 하이"(예를 들어 VDD 볼트)는 어레이의 모든(또는 단지 선택된) 메모리 셀로 기록된다. "하이"의 기록 동작 이후, 디코더는 미리 결정된 시간 주기 동안 Vbb 볼트를 메모리 어레이의 특정(또는 모든) 워드 라인에 결합한다. 상기 미리 결정된 시간 주기 이후에, 누설 레벨 및/또는 메모리 셀 내에 저장된 데이터가 어느 정도까지 유지되는지를 결정하기 위해 "하이"가 기록된 메모리 셀은 비트 라인 상에 판독되어 해당 감지 증폭기로 판독된다. 메모리 어레이(10)의 테스트는 Vt 볼트에서 -VA 볼트(및 더 음의 값)의 범위에 속하는 상이한, 많은 증가된 턴 오프 전압 값들에 대해 반복된다. 표준 상태 하의 메모리 셀에 대한 테스트 결과는 하나 이상의 "테스트"조건 하에서 얻어진 결과와 비교된다. 상기 비교는 너무 많은 누설 및 누설에 대한 감응성을 나타내는 약한 또는 결함 있는 셀을 검출하여 여분의 행 및 열의"양호한" 셀로 교체하기 위해 사용된다. 대안적으로 테스트는 결함이 있는 칩을 폐기하기 위해 사용될 수 있다. 여전히, 테스트는 Vt 및 -VA 사이의 범위에 속하는 게이트 전압의 최적 범위를 나타낸다. 상기 -VA는 최하의 누설 동작을 위해 메모리 시스템에 인가될 수 있다.

도 5의 회로가 상이한 값의 턴 오프 전압을 어레이의 워드 라인에 인가하는 것을 용이하게 한다는 것이 명백해진다. 메모리 어레이의 테스트 동안, 전압(Vbb)은 예를 들어 Vt 볼트에서 -3볼트 또는 그 이상에 걸쳐 있는 범위를 초과하는 단계에서 변화될 수 있다. 이것은 누설 전류를 최소화하기 위해 인가되는 최적의 턴 오프 전압 및 안정된 동작을 위해 요구된 이득을 결정하는 것을 허용한다. 테스트의 결과로서, 워드 라인 전압이 (턴온을 위한) VDD와 최적의 턴 오프 전압 사이에서 변화하도록, 메모리 칩에 (도시되지 않은) 회로가 제공된다는 것이 명백하다. 상기 최적의 턴 오프 전압은 제로 볼트와는 다르다.

도 5의 회로는 도 6에 도시된 바와 같이 수정될 수 있다. 도 6에 있어서, N2a의 소오스는 접지 전위에 접속된 반면에 N1의 소오스는 N3 및 N4의 드레인이 접속된 노드(41)에 접속된 채 유지된다. 도 6의 회로에 있어서, Vbb 볼트를 나누지 않기 위해 신호(TM)가"하이"일 때, N2는 턴 오프 되어야 한다.

회로 및 회로의 동작은 메모리 셀 트랜지스터(T1)가 N 도전형의 트랜지스터로 가정하여 설명되었다. 그러나, P형의 트랜지스터는 인가된 전압에 있어서 적합한 변화(예를 들어, P형 트랜지스터는 게이트 전압이 소오스 전압과 같거나 양의 값으로 더 클 때 턴 오프되며, P형 트랜지스터의 소오스는 트랜지스터에 인가된 양의 전압보다 더 높은 양의 전위를 가지는 전극임)로 대체될 수도 있다는 것을 이해해야 한다.

본 발명에 따라, 상이한 값들의 턴 오프 전압을 메모리 어레이의 워드 라인에 인가하는 것을 가능하게 하는 회로를 제공하고 상이한 값의 워드 라인 전압에 대해 메모리 셀 트랜지스터의 게이트 유도 드레인 누설(GIDL)과 같은 누설 전류를 감지함으로써, 턴 오프 전압의 최적 범위를 결정하여 누설 전류를 감소시킬 수 있다.

도 1은 종래 기술의 DRAM 메모리 어레이에 대한 블록도이다.

도 2는 종래 기술의 디코더/구동 회로에 대한 개략적인 블록도이다.

도 3a는 단일 메모리 셀에 대한 간략화된 개략적인 블록도이다.

도 3b는 도 2a의 회로의 부분 단면도로서, 기생 접합의 존재를 나타낸다.

도 3c는 도 2b에 도시된 기생 다이오드를 포함하는 도 2a의 메모리에 대한 개략적인 블록도를 도시한다.

도 4는 게이트 전압의 작용으로, 메모리 셀 트랜지스터와 관련된 메인 전류(IDS) 및 누설 전류에 대한 그래프를 도시한다.

도 5는 본 발명을 구현한 디코더/구동 회로의 개략적인 블록도를 도시한다.

도 6은 본 발명을 구현한 다른 디코더/구동 회로의 개략적인 블록도를 도시한다.

* 도면의 주요부분에 대한 부호의 설명 *

10 : 메모리 어레이 20 : 행 디코더 및 구동기

30 : 열 디코더 40 : 기록 및 감지 회로

TM : 테스트 신호 RDEC : 제 1의 부분적 디코딩 신호

WLD : 제 2의 부분적으로 디코딩된 신호

WL : 워드 라인 GIDL : 게이트 유도 드레인 누설 전류

Claims

M 행(row)들과 N 열(column)들로 배열된 셀들의 메모리 어레이 - 각각의 행은 행 도전체를 구비하고 각각의 열은 열 도전체를 구비하며, 상기 셀은 행 도전체 및 열 도전체의 교차점에 형성되고, 각각의 셀은 트랜지스터와 스토리지 커패시터를 구비하며, 상기 각각의 트랜지스터는 주 도전 경로의 단부들을 규정하는 제 1 및 제 2 전극 및 게이트 전극을 구비하며, 상기 각각의 트랜지스터의 게이트 전극은 도전 경로의 해당 행 도전체에 연결되고, 상기 도전 경로의 일측 단부는 해당 열 도전체에 연결되며, 상기 도전 경로의 타측 단부는 스토리지 커패시터에 연결됨 -; 및

선택된 행 도전체에 게이트 전극들이 연결되는 상기 트랜지스터들의 주 도전 경로들의 도전 상태를 턴 오프시키기 위해 상기 선택된 행 도전체에 턴 오프 전압을 선택적으로 인가하고 상기 선택된 행 도전체에 증가된 턴 오프 전압을 선택적으로 인가하는, 선택 회로

를 포함하는 메모리 시스템.
제 1 항에 있어서, 상기 턴 오프 전압 및 상기 증가된 턴 오프 전압을 선택적으로 인가하기 위한 선택 회로는,

(a) 각각의 행 도전체 및 노드(41) 사이에 접속된 행 디코딩 회로; 및

(b) 상기 턴 오프 전압과 동일한 값을 가지거나 상기 증가된 턴 오프 전압과 동일한 값을 갖는 상기 노드(41)에 전압을 선택적으로 인가하기 위한 수단을 포함하는 것을 특징으로 하는 메모리 시스템.
제 2 항에 있어서, 상기 행 디코딩 회로는 관련 행 도전체 및 상기 노드(41) 사이에 접속된 도전 경로를 갖는 선택적으로 인에이블되는 트랜지스터(N1)를 포함하며,

상기 노드(41)에 전압을 선택적으로 인가하기 위한 수단은,

(a) 상기 노드(41)와 제 1 기준 전위점 사이에 결합된 트랜지스터(N4);

(b) 상기 제 1 기준 전위점에 상기 턴 오프 전압을 인가하기 위한 수단;

(c) 상기 노드(41)와 제 2 기준 전위점 사이에 결합된 트랜지스터(N3);

(d) 상기 제 2 기준 전위점에 상기 증가된 턴 오프 전압을 인가하기 위한 수단; 및

(e) 상기 트랜지스터(N4) 및 트랜지스터(N3) 중 하나를 선택적으로 인에이블 시키기 위한 수단을 포함하는 것을 특징으로 하는 메모리 시스템.
제 3 항에 있어서, 상기 각각의 행 디코더 회로는 상기 트랜지스터(N1)와 병렬로 접속된 도전 경로를 가지는 선택적으로 인에이블되는 트랜지스터(N2)를 포함하는 것을 특징으로 하는 메모리 시스템.
제 3 항에 있어서, 상기 각각의 행 디코더 회로는 행 도전체 및 기준 전위점 사이에 접속된 도전 경로를 가지는 선택적으로 인에이블되는 트랜지스터(N2)를 포함하는 것을 특징으로 하는 메모리 시스템.
제 2 항에 있어서, 각각의 상기 메모리 셀 트랜지스터는 N형 트랜지스터이고, 상기 턴 오프 전압은 접지 전위이며, 상기 증가된 턴 오프 전압은 접지 보다 더 음의 값을 가지는 것을 특징으로 하는 메모리 시스템.
제 1 신호 단자 및 출력 단자 사이에 접속된 도전 경로를 갖는 트랜지스터(P1);

메모리 셀들의 행의 게이트 전극들에 상기 출력 단자를 접속시키는 수단;

상기 출력 단자와 제 2 단자 사이에 접속된 도전 경로를 갖는 트랜지스터(N1);

상기 트랜지스터(P1) 및 상기 트랜지스터(N1)의 게이트 전극들에 제 1 디코딩된 신호(RDEC)를 인가하기 위한 수단;

상기 제 1 신호 단자에 제 2 디코딩된 신호(WLD)를 인가하기 위한 수단; 및

상기 제 2 단자에 제 1 전압 또는 제 2 전압을 선택적으로 인가하는 수단 - 상기 제 1 전압은 상기 출력 단자에 접속된 게이트 전극들을 갖는 임의의 메모리 셀 트랜지스터를 턴 오프시키는 크기 및 극성을 가지며, 상기 제 2 전압은 상기 메모리 셀 트랜지스터들을 추가로 턴 오프시키는 크기 및 극성을 가짐 -

을 포함하는 메모리 시스템.
제 7 항에 있어서, 상기 트랜지스터(P1)는 제 1 전도율 형태이며,

상기 트랜지스터(N1)는 제 2 전도율 형태인 것을 특징으로 하는 메모리 시스템.
제 8 항에 있어서, 상기 제 1 전압 또는 제 2 전압을 인가하기 위한 수단은,

(a) 상기 제 2 단자와 상기 제 1 전압이 인가되는 제 1 기준 전위점 사이에 접속된 도전 경로를 가지는 트랜지스터(N4);

(b) 상기 제 2 단자와 상기 제 2 전압이 인가되는 제 2 기준 전위점 사이에 접속된 도전 경로를 가지는 트랜지스터(N3); 및

(c) 상기 트랜지스터(N4) 및 상기 트랜지스터(N3)에 접속되어 한번에 상기 트랜지스터(N4) 및 트랜지스터(N3) 중 하나만을 턴 온시키기 위한 수단을 포함하는 것을 특징으로 하는 메모리 시스템.
제 8 항에 있어서, 상기 트랜지스터(N1)의 도전 경로와 병렬로 접속된 도전 경로를 가지는 트랜지스터(N2)를 더 포함하는 것을 특징으로 하는 메모리 시스템.
제 8 항에 있어서, 일측 단부에서 상기 출력 단자에 접속되고 타측 단부에서 기준 전위점에 접속되는 도전 경로를 가지며 상기 기준 전위점으로 상기 출력 단자를 클램핑(clamping)하기 위해 턴 온 신호에 응답하는, 트랜지스터(N2)를 더 포함하는 것을 특징으로 하는 메모리 시스템.
M 행 및 N열로 배열된 셀들의 메모리 어레이 - 각각의 행은 행 도전체를 구비하고 각각의 열은 열 도전체를 구비하며, 상기 셀은 상기 행 도전체 및 상기 열 도전체의 교차점에 형성되고, 각각의 셀은 트랜지스터 및 스토리지 커패시터를 구비하며, 각각의 트랜지스터는 도전 경로의 단부들을 규정하는 제 1 및 제 2 전극 및 게이트 전극을 구비하며, 각각의 트랜지스터는 해당 행 도전체에 접속된 게이트 전극을 갖고, 상기 도전 경로의 일측 단부는 해당 열 도전체에 접속되며, 상기 도전 경로의 타측 단부는 스토리지 커패시터에 접속됨 -; 및

각각의 출력이 해당 행 도전체에 접속된 M개의 출력들을 가지는 행 디코더 및 구동기 - 상기 행 디코더는 게이트들이 해당 행 도전체에 접속된 메모리 트랜지스터들을 인테이블시키기 위한 제 1 전압, 및 상기 메모리 트랜지스터들을 턴 오프시키기 위한 제 2 전압을 상기 출력들의 각각에 선택적으로 공급하기 위한 수단을 포함하고, 상기 행 디코더 및 구동기는 상기 메모리 트랜지스터들을 추가로 턴 오프시키는 극성 및 크기를 갖는 제 3 전압을 선택적으로 공급하기 위한 수단을 포함함 -

를 포함하는 메모리 시스템.
제 12 항에 있어서, 상기 행 디코더 및 구동기는 상기 M개의 출력들 각각에 구동 회로를 포함하며,

상기 각각의 구동 회로는,

제 1 신호 단자와 출력 단자 사이에 접속된 도전 경로를 가지는 트랜지스터(P1);

메모리 셀들의 행의 게이트 전극들이 접속된 행 도전체에 상기 출력 단자를 접속시키는 수단;

상기 출력 단자와 제 2 단자 사이에 접속된 도전 경로를 가지는 트랜지스터(N1);

상기 트랜지스터(P1) 및 트랜지스터(N1)의 게이트 전극들에 제 1 디코딩된 신호(RDEC)를 인가하기 위한 수단;

상기 제 1 신호 단자에 제 2 디코딩된 신호(WLD)를 인가하기 위한 수단; 및

상기 제 2 단자에 제 1 전압 또는 제 2 전압을 선택적으로 인가하기 위한 수단을 포함하며, 상기 제 1 전압은 상기 출력 단자에 접속된 게이트 전극을 가지는 임의의 메모리 셀 트랜지스터를 턴 오프시키는 크기 및 극성을 가지며, 상기 제 2 전압은 상기 메모리 셀 트랜지스터들을 추가로 턴 오프시키는 크기 및 극성을 가지는 것을 특징으로 하는 메모리 시스템.
메모리 셀이 M개의 행들 및 N개의 열들로 배열되며, 각각의 행은 워드 라인을 가지고 각각의 열은 비트 라인을 가지며, 상기 메모리 셀은 각각의 워드 라인과 비트 라인의 교차점에 형성되며, 각각의 메모리 셀은 트랜지스터 및 스토리지 커패시터를 포함하고, 각각의 트랜지스터는 주 도전 경로의 단부들을 규정하는 제 1 및 제 2 전극과 게이트 전극을 구비하며, 각각의 트랜지스터는 (a) 해당 워드 라인에 접속된 게이트 전극, (b) 해당 비트 라인에 접속된 도전 경로의 일측 단부 및 (c) 스토리지 커패시터에 접속된 도전 경로의 타측 단부를 포함하고, DRAM은 정보를 선택된 메모리 셀에 기록하거나 선택된 메모리 셀로부터 정보를 판독하기 위해 상기 비트 라인들에 결합된 기록/감지 회로를 포함하는, 다이내믹 랜덤 액세스 메모리(DRAM)의 메모리 셀들의 데이터 유지 능력을 테스트하기 위한 방법으로서,

선택된 메모리 셀들에 정보를 기록하는 단계;

제 1 시간 주기 동안 선택된 메모리 셀 트랜지스터들을 턴 오프시키기 위해 선택된 메모리 셀들의 워드 라인들에 상기 제 1 주기 동안 제 1 턴 오프 전압을 인가하는 단계;

상기 제 1 시간 주기 이후에 선택된 메모리 셀들 내에 저장된 정보에 대한 유지 상태(retention)를 감지하는 단계;

상기 감지 동작 이후에 선택된 메모리 셀들에 정보를 기록하는 단계;

제 2 시간 주기 동안 선택된 메모리 셀 트랜지스터들을 턴 오프시키기 위해 선택된 메모리 셀의 워드 라인들에 상기 제 2 시간 주기 동안 제 2 턴 오프 전압을 인가하는 단계 - 상기 제 2 턴 오프 전압은 상기 제 1 턴 오프 전압 보다 더 큰 턴 오프 크기를 가짐 -; 및

상기 제 2 시간 주기 이후에 선택된 메모리 셀들 내에 저장된 정보에 대한 유지 상태를 감지하는 단계

를 포함하는 DRAM 메모리 셀들의 데이터 유지 능력을 테스트하기 위한 방법.