WO2003019574A2 - Verfahren zum hochvolt-screening einer integrierten schaltung - Google Patents

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WO2003019574A2
WO2003019574A2 PCT/DE2002/001807 DE0201807W WO03019574A2 WO 2003019574 A2 WO2003019574 A2 WO 2003019574A2 DE 0201807 W DE0201807 W DE 0201807W WO 03019574 A2 WO03019574 A2 WO 03019574A2
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Definitions

  • the invention relates to a method for high-voltage (HV) screening of an integrated circuit, which comprises at least one memory structure with memory cells and at least one word decoder.
  • HV high-voltage
  • the integrated circuit several memory cells are combined into one word of the memory structure.
  • the outputs of the word decoder are connected to one word of the memory structure via wordlines.
  • the Word decoder first determines the complements of these address bits from the address bits present. From the address bits and their complements, the word decoder then determines a wordline signal for each word of the memory structure as 0 or 1 and can thus use at least one word of the memory structure for an access, i.e. for a reading process and / or a writing process.
  • the supply voltage is increased in the case of various circuit states referred to as screening vectors.
  • the invention relates to an integrated circuit which comprises at least one memory structure with memory cells and at least one word decoder, in each case a plurality of memory cells being combined to form one word of the memory structure, the outputs of the word decoder each having a word of the memory structure via wordlines are connected and the word decoder uses circuitry to determine the complement of these address bits from address bits and determines a wordiine signal as 0 or 1 for each word of the memory structure from the address bits and their complements and in this way at least one word of the memory structure for can unlock access.
  • the so-called burn-in is used in practice as the standard method.
  • Memory structures such as "Static Random Access Memories” (SRAM) and a Word Decoder are regularly components of integrated circuits and take a large proportion of typically several tens of percent of the chip area. The quality of the HV-screening such. Memory structures and Word Decoder is therefore essential for the effectiveness of the HV screening of the integrated circuit as a whole.
  • SRAM Static Random Access Memories
  • Word Decoder is therefore essential for the effectiveness of the HV screening of the integrated circuit as a whole.
  • the SRAM 1 shows the schematic structure of an SRAM 1 with a word decoder 2, a precharge device 3 and a bit decoder 4.
  • the SRAM 1 comprises a large number of memory cells 11, several of which are combined to form a word.
  • the memory cells 11 are arranged here in lines 101, 1 02, ..., each line of the memory structure forming a word.
  • Address bits aa 2 , ..., a nw are present at the inputs of the word decoder 2.
  • the outputs of the word decoder 2 are each connected to a word of the memory structure via wordlines 12.
  • the precharge device 3 and the bit decoder 4 are connected to the individual memory cells 11 of the memory structure via bit lines 13 and the corresponding inverted bit lines 14.
  • FIG. 2 One possibility for the construction of the memory cells of an SRAM is shown in FIG. 2.
  • the storage takes place in the fed back inverters the transistors n1, p1 and n2, p2 are formed. If the wordline 12 is set to logic 1 (VDD), information can be read from the cell or written into the cell via the transistors n3 and n4 and the lines bit-line 13 and inverted bit-line 14.
  • VDD logic 1
  • Fig. 3 shows the schematic structure of a word decoder.
  • the circuit logic of the Word decoder first generates its complements from the address bits a. ,, a 2 , ..., a nw .
  • the wordline signals are generated by means of AND gates 31
  • Word of the memory structure a wordline signal is determined as 0 or 1 and in this way a word of the memory structure for an access, i.e. for a reading process and / or a writing process, can be activated.
  • the AND gates 31 can be implemented in different ways, e.g. by complex single-stage AND gates or by cascaded NAND and NOR gates.
  • the RAM test strategy is often based on the so-called "March test", which is described, for example, in "Fault Modeling and Test Algorithm Development for Static Random access Memories", R. Dekker et al., Proceedings of IEEE International Test Conference, pp. 343-352, 1988 is explained in more detail.
  • March test all cells are successively written with specific patterns, then read out again and checked for correct data content. Since the number of test vectors required is proportional to the number of memory cells, long test sequences are required in the RAMs that are becoming ever larger today. With a test frequency of several MHz, however, longer functional test sequences can also be mastered in an acceptable time.
  • the prerequisites for the HV screening are very different from the prerequisites for a functional test.
  • the application of a single screening stimulus takes up to a few 100ms. It is therefore not possible to use the HV screen with all March test vectors. In order to keep the test costs low, the number of screening vectors must be severely restricted.
  • the HV screening can then be applied to a few screening vectors within the March test.
  • screening vectors are suitable, for example, in which all RAM cells are described with 1 or 0.
  • the necessary conditions for the effectiveness of the HV screen are:
  • a measure of the quality of HV screening vectors is the proportion of transistors in an integrated circuit that are screened or stressed. This portion is referred to as stress coverage in the following:
  • FIG. 4 shows the node potentials of a memory cell described by 1, as shown in FIG. 2. If the memory cell shown in FIGS. 2 and 4 is labeled 1 and then the supply voltage is increased, the transistors n1 and p2 are stressed. If the memory cell is written with 0 and then the supply voltage is increased, the transistors p1 and n2 are stressed. Since a SRAM has a maximum of one wordline active while all others are at 0, the transistors n3 and n4 are not screened in either of the two states. Overall, the stress coverage of the RAM memory cells is only 66%.
  • the Word decoder is the second area-intensive RAM module.
  • An analysis comparable to the previous explanations shows that the stress coverage of the Word decoder is of the same order of magnitude as that of the RAM cells.
  • Measures are proposed with the present invention with which the effectiveness of the HV screening of integrated circuits with a memory structure and a word decoder can be significantly improved.
  • a first screening vector by first describing all memory cells with 1 and after this initialization all wordiine signals are set collectively so that the corresponding words for access is enabled.
  • a second screening vector is implemented by first writing all memory cells to 0 and, after this initialization, again setting all wordline signals collectively so that the corresponding words are enabled for access. In this way, 100% of the memory cell transistors are stressed.
  • transistor n4 is also stressed, which is shown in FIG 4 is illustrated. In this case, in the case of a cell described with 0, in addition to transistors p1 and n2, transistor n3 is also stressed.
  • a test mode is activated in which all address bits are set equal and the complements of the address bits are also set equal to the address bits.
  • an advantageous variant of the method according to the invention realizes a third screening vector by activating the test mode and all address signals and their complements are set so that no word of the memory structure is enabled for access.
  • the methods claimed with independent claims 1 and 3 are practically combined.
  • the circuit logic of the Word decoder is equipped with a done input as a lock for each wordline.
  • each address bit input of the word decoder can be followed by an XOR element with an additional test input for activating a test mode, so that either the complement of the address bit present at the address bit input is present at the output of the XOR element or - if the test mode is activated - also the address bit is present.
  • FIGS. 7a and 7b show further implementation options for an AND gate of a word decoder.
  • FIG. 5 shows a modified input of a word decoder.
  • the new circuitry enables a switch to be made between normal operation and a test mode, the complement of address bit a : being generated in normal operation and the complement of address bit a being equated in test mode.
  • the following logic levels result for the circuitry implementation shown in FIG. 5:
  • address bit signals and their complements can be set to 0 or 1 at the same time, as a result of which the stress coverage can be increased in comparison to the normal mode.
  • test 0
  • the use of the screening vectors 1 and 2 causes a screening of all RAM cell transistors and half of the word decoder transistors.
  • the use of the screening vector 3 causes the remaining word decoder transistors not screened by the screening vectors 1 and 2 to be screened. This will now be explained in more detail using a circuit example.
  • the AND gates of the word decoder are implemented from cascaded NAND and NOR gates.
  • the logic of the Word decoder can be implemented in different ways. For example, in addition to the implementation shown in FIG. 6, complex single-stage AND gates, as shown in FIG. 7a, or cascaded AND gates, predecoders and decoders as shown in FIG. 7b, are also common.
  • the measures according to the invention are not limited to the Word decoder implementation shown in FIG. 6.
  • An analysis of the implementations shown in FIGS. 7a and 7b shows that, apart from a few transistors of the XOR gates shown in FIG. 5, all the word decoder transistors are stressed. Word decoder stress coverage of over 98% is achieved in both cases.
  • RAM memories in particular generally have a complex mapping rule for the bits of a data word on the topology, i.e. the layout, the RAM, to ideally generate square memory layouts.
  • the address of a word is broken down and distributed to Word and Bit decoders. Only in the case of very small memories are no bit decoders used in practice.
  • the bit decoder if present, is also to be stressed, this can be achieved by slightly modifying the method previously described. To do this, the same modification as in the Word decoder has to be made in the bit decoder. If the address bits of the bit decoder and those of the word decoder are then set in the screening vectors discussed above, all the transistors of the bit decoder are also stressed. If the precharge transistors are also to be stressed, this can also be achieved by slightly modifying the method previously described. When using the screening vector 3, the signal present at the gate is set in all precharge transistors so that the precharge transistor is switched on.
  • Method 3 Modified RAM, stress vectors as in Method 1, but all wordlines are activated collectively (set to 1)
  • Method 1 and the resulting stress coverage of the memory cells were described in the introduction.
  • the word decoder stress coverage is estimated as follows: Signals 0 and 1 are present at the AND gate inputs of the unmodified word decoder with the same probability, regardless of the choice of the address bit signals a. If one calculates the stress coverage of CMOS AND gates with any 0 and 1 input combinations, the result is that an HV vector stresses a maximum of 50% of the transistors. A second HV vector stresses a maximum of 50% of the transistors that the first HV vector has not stressed (ie a maximum of 25%), a third HV vector in turn stresses half of the previously unstressed transistors, etc. Overall, this also results in two HV vectors a maximum stress coverage of 75%. Values between 60% and 70% are typical.
  • Method 2 achieves 100% stress coverage with a large number of HV vectors. However, this either leads to an unrealistically long HV screening period or to the individual HV vectors being applied only for a very short time, typically less than 1 ⁇ s. In this case, one speaks of a dynamic HV screen, in which, however, the required high screening quality is not guaranteed.
  • Method 3 causes a high stress coverage of the RAM memory cells.
  • the stress coverage of the Word decoder is essentially unchanged compared to Method 1.
  • the method according to the invention brings about uniformly high stress coverage, both for the memory cells and for the word decoder, with only three HV screening vectors.
  • the principle of the method according to the invention as already discussed above, can also be used to stress the precharge transistors and the bit decoder with high quality without additional HV vectors.

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Abstract

Es werden Massnahmen vorgeschlagen, mit denen sich die Wirksamkeit des Hochvolt (HV)-Screenings von integrierten Schaltungen mit einer Speicherstruktur und einem Word-Decoder deutlich verbessern lässt. Jeweils mehrere Speicherzellen (11) der Speicherstruktur (1) sind zu einem Wort zusammengefasst. Die Ausgänge des Word-Decoders (2) sind über wordlines (12) mit jeweils einem Wort der Speicherstruktur (1) verbunden. Der Word-Decoder (2) bestimmt mit Hilfe einer Schaltungslogik aus anliegenden Adressbits zunächst die Komplemente dieser Adressbits. Dann bestimmt der Word-Decoder (2) mit Hilfe der Schaltungslogik aus den Adressbits und deren Komplemen für jedes Wort der Speicherstruktur (1) ein wordline-Signal als 0 oder 1 und kann auf diese Weise ein Wort der Speicherstruktur (1) für einen Zugriff, d.h. für einen Lesevorgang und/oder einen Schreibvorgang, frei schalten. Beim HV-Screening wird die Versorgungsspannung bei verschiedenen, als Screening-Vektoren bezeichneten Schaltungszuständen erhöht. Erfindungsgemäss umfasst die Schaltungslogik wahlweise aktivierbare Mittel zum Gleichsetzen der Adressbits mit deren Komplementen, so dass zum Realisieren von Screening-Vektoren ein Testmodus aktiviert werden kann, bei dem alle Adressbits gleichgesetzt werden und die Komplemente der Adressbits den Adressbits ebenfalls gleichgesetzt werden.

Description

Verfahren zum Hochvolt-Screeπing einer integrierter. Schaltung
Stand der Technik
Die Erfindung betrifft ein Verfahren zum Hochvolt (HV)-Screening einer integrierten Schaltung, die mindestens eine Speicherstruktur mit Speicherzellen und mindestens einen Word-Decoder umfasst. Bei der integrierten Schaltung sind jeweils mehrere Speicherzellen zu einem Wort der Speicherstruktur zusammengefasst. Die Ausgänge des Word-Decoders sind über wordlines mit jeweils einem Wort der Speicherstruktur verbunden. Mit Hilfe einer Schaltungslogik bestimmt der Word- Decoder aus anliegenden Adressbits zunächst die Komplemente dieser Adressbits. Aus den Adressbits und deren Komplementen bestimmt der Word-Decoder dann für jedes Wort der Speicherstruktur ein wordline-Signal als 0 oder 1 und kann auf diese Weise mindestens ein Wort der Speicherstruktur für einen Zugriff, d.h. für einen Lesevorgang und/oder einen Schreibvorgang, frei schalten. Zum HV-Screening einer solchen integrierten Schaltung wird die Versorgungsspannung bei verschiedenen, als Screening-Vektoren bezeichneten Schaltungszustanden erhöht.
Des Weiteren betrifft die Erfindung eine integrierte Schaltung, die mindestens eine Speicherstruktur mit Speicherzellen und mindestens einen Word-Decoder umfasst, wobei jeweils mehrere Speicherzellen zu einem Wort der Speicherstruktur zusammengefasst sind, wobei die Ausgänge des Word-Decoders über wordlines mit jeweils einem Wort der Speicherstruktur verbunden sind und wobei der Word- Decoder mit Hilfe einer Schaltungslogik aus Adressbits die Komplemente dieser Adressbits bestimmt und aus den Adressbits und deren Komplementen für jedes Wort der Speicherstruktur ein wordiine-Signal als 0 oder 1 bestimmt und auf diese Weise mindestens ein Wort der Speicherstruktur für einen Zugriff frei schalten kann. Um eine hohe Qualität und Zuverlässigkeit von integrierten Schaltungen, wie z.B. automotive ASICS zu garantieren, wird in der Praxis als Standardverfahren das sogenannte Burn In eingesetzt. Ein 100% Burn In verursacht erhebliche Kosten, die nur in Verbindung mit einem HV-Screening optimiert werden können. Wie be- reits erwähnt, wird bei einem HV-Screening bei bestimmten Stimuli, d.h. bei bestimmten Screening-Vektoren, die Versorgungsspannung erhöht, wodurch Isolationsdefekte aktiviert werden. Insbesondere in Verbindung mit einem IddQ-Test wird so die Abselektion von ICs mit Frühausfallpotential ermöglicht, was in „The Effffectiveness of IDDQ and High Voltage Stress for Burn-In Elimination", R. Kawahara, O. Nakayama and T. Kurasawa, International Workshop on IDDQ Testing, pp. 14-17, 1996 beschrieben wird. Von entscheidender Bedeutung für die Wirksamkeit des HV-Screenings sind sowohl die Screening Bedingungen, wie Spannung und Screeningdauer, als auch die Auswahl der Screening-Vektoren.
Speicherstrukturen, wie „statische Random Access Memories" (SRAM) und Word- Decoder, sind regelmäßig Bestandteile von integrierten Schaltungen und nehmen einen großen Teil von typischerweise einigen zig Prozent der Chipfläche ein. Die Qualität des HV-Screenings solcher .Speicherstrukturen und Word-Decoder ist daher wesentlich für die Wirksamkeit des HV-Screenings der integrierten Schaltung insgesamt.
Fig. 1 zeigt den schematischen Aufbau eines SRAMs 1 mit einem Word-Decoder 2, einer Precharge-Einrichtung 3 und einem Bit-Decoder 4. Das SRAM 1 umfasst eine Vielzahl von Speicherzellen 11 , von denen jeweils mehrere zu einem Wort zusammengefasst sind. Die Speicherzellen 11 sind hier in Zeilen 101 , 1 02, ... angeordnet, wobei jede Zeile der Speicherstruktur ein Wort bildet. An den Eingängen des Word-Decoders 2 liegen Adressbits a a2, ..., anw an. Die Ausgänge des Word- Decoders 2 sind über wordlines 12 mit jeweils einem Wort der Speicherstruktur verbunden. Die Precharge-Einrichtung 3 und der Bit-Decoder 4 sind über bit-lines 13 und die entsprechenden invertierten bit-lines 14 mit den einzelnen Speicherzellen 11 der Speicherstruktur verbunden.
Eine Möglichkeit für den Aufbau der Speicherzellen eines SRAMs ist in Fig. 2 dargestellt. Die Speicherung findet in den rückgekoppelten Invertern statt, die durch die Transistoren n1 , p1 und n2, p2 gebildet werden. Ist die wordline 12 auf logisch 1 (VDD) gesetzt, so kann über die Transistoren n3 und n4 und die Leitungen bit- line 13 und invertierte bit-line 14 Information von der Zelle gelesen bzw. in die Zelle geschrieben werden.
Fig. 3 zeigt den schematischen Aufbau eines Word-Decoders. Die Schaltungslogik des Word-Decoders generiert aus den Adressbits a.,, a2, ..., anw zunächst deren Komplemente. Die wordline-Signale werden mittels AND-Gattern 31 von den
Adressbits a a2 anw und deren Komplementen abgeleitet, so dass für jedes
Wort der Speicherstruktur ein wordline-Signal als 0 oder 1 bestimmt wird und auf diese Weise ein Wort der Speicherstruktur für einen Zugriff, d.h. für einen Lesevorgang und/oder einen Schreibvorgang, frei geschaltet werden kann. Die AND- Gatter 31 können auf unterschiedliche Weise realisiert werden, z.B. durch komplexe einstufige AND-Gatter oder durch kaskadierte NAND- und NOR-Gatter.
Häufig beruht die RAM Teststrategie auf dem sogenannten „March-Test", der beispielsweise in „Fault Modelling and Test Algorithm Development for Static Random access Memories", R. Dekker et al., Proceedings of IEEE International Test Conference, pp. 343-352, 1988 näher erläutert wird. Beim March-Test wer- den sukzessive alle Zellen mit bestimmten Pattern beschrieben, danach wieder ausgelesen und auf korrekten Dateninhalt überprüft. Da die Anzahl der benötigten Testvektoren proportional zur Anzahl der Speicherzellen ist, werden bei den heute immer größer werdenden RAMs lange Testsequenzen benötigt. Bei einer Testfrequenz von mehreren MHz sind jedoch auch längere funktionale Testsequenzen in akzeptabler Zeit zu bewältigen.
Die Vorraussetzungen des HV-Screenings sind jedoch ganz anders als die Voraussetzungen für einen funktionalen Test. Die Anwendung eines einzelnen Scree- ning-Stimulus benötigt bis zu einige 100ms. Eine Anwendung des HV-Screens bei allen Vektoren des March-Tests ist deshalb nicht möglich. Um die Testkosten niedrig zu halten, muss die Anzahl der Screening-Vektoren stark eingeschränkt werden. Das HV-Screening kann dann innerhalb des March-Tests bei einigen wenigen Screening-Vektoren angewendet werden. Dazu eignen sich beispielsweise Screening-Vektoren, bei denen alle RAM Zellen mit 1 bzw. 0 beschrieben sind. Die notwendigen Bedingungen für die Wirksamkeit des HV-Screens sind:
- NMOS-Transistor: Gate=1 , Drain=Source=0
- PMOS-Transistor: Gate=0, Drain=Source=1
Diese Bedingungen garantieren, dass bei einer Erhöhung der Versorgungsspannung die gesamte Gateoxidfläche eines Transistors mit einem erhöhten elektrischen Feld gescreent wird. "
Ein Maß für die Güte von HV-Screening-Vektoren ist der Anteil der Transistoren einer integrierten Schaltung, die gescreent bzw. gestresst werden. Dieser Anteil wird im folgenden als Stressabdeckung bezeichnet:
Stressabdeckung = Anzahl der gestressten Transistoren/Anzahl aller Transistoren
Fig. 4 zeigt die Knotenpotentiale einer mit 1 beschriebenen Speicherzelle, wie sie in Fig. 2 dargestellt ist. Wird die in den Figuren 2 und 4 dargestellte Speicherzelle mit 1 beschrieben und anschließend die Versorgungsspannung erhöht, so werden die Transistoren n1 und p2 gestresst. Wird die Speicherzelle mit 0 beschrieben und anschließend die Versorgungsspannung erhöht, werden die Transistoren p1 und n2 gestresst. Da bei einem SRAM maximal eine wordline aktiv ist, während alle anderen auf 0 liegen, werden die Transistoren n3 und n4 bei keinem der beiden Zustände gescreent. Insgesamt beträgt die Stressabdeckung der RAM Speicherzellen also nur 66%.
Der Word-Decoder ist neben den Speicherzellen das zweite flächenintensive RAM-Modul. Eine den vorangegangenen Ausführungen vergleichbare Analyse zeigt, dass die Stressabdeckung des Word-Decoders in derselben Größenordnung liegt wie die der RAM-Zellen. Vorteile der Erfindung
Mit der vorliegenden Erfindung werden Maßnahmen vorgeschlagen, mit denen sich die Wirksamkeit des HV-Screenings von integrierten Schaltungen mit einer Speicherstruktur und einem Word-Decoder deutlich verbessern lässt.
Um die Wirksamkeit des HV-Screenings des Word-Decoders zu verbessern, wird erfindungsgemäß vorgeschlagen, zum Realisieren von Screening-Vektoren einen Testmodus zu aktivieren, bei dem alle Adressbits gleichgesetzt werden und die Komplemente der Adressbits den Adressbits ebenfalls gleichgesetzt werden. Auf diese Weise können alle wordlines kollektiv auf 1 oder 0 gesetzt werden, wodurch eine sehr hohe Stressabdeckung des Word-Decoders erzielbar ist.
Um die Wirksamkeit des HV-Screenings der Speicherstruktur zu verbessern, wird erfindungsgemäß vorgeschlagen, einen ersten Screening-Vektor zu realisieren, indem zunächst alle Speicherzellen mit 1 beschrieben werden und nach dieser Initialisierung alle wordiine-Signale kollektiv so gesetzt werden, dass die entsprechenden Worte für einen Zugriff freigeschaltet sind. Ein zweiter Screening-Vektor wird realisiert, indem zunächst alle Speicherzellen mit 0 beschrieben werden und nach dieser Initialisierung wieder alle wordline-Signale kollektiv so gesetzt werden, dass die entsprechenden Worte für einen Zugriff frei geschaltet sind. Auf diese Weise werden 100% der Speicherzellentransistoren gestresst.
Wenn alle wordline-Signale kollektiv so gesetzt werden, dass die entsprechenden Worte für einen Zugriff freigeschaltet sind, also beispielsweise auf 1 gesetzt werden, wird bei einer mit 1 beschriebenen Zelle zusätzlich zu den Transistoren n1 und p2 auch der Transistor n4 gestresst, was durch Fig. 4 veranschaulicht wird. Bei einer mit 0 beschriebenen Zelle wird in diesem Fall zusätzlich zu den Transistoren p1 und n2 auch der Transistor n3 gestresst.
Grundsätzlich gibt es verschiedene Möglichkeiten, alle wordline-Signale kollektiv so zu setzen, dass die entsprechenden Worte für einen Zugriff freigeschaltet sind. In einer besonders vorteilhaften Variante des erfindungsgemäßen Verfahrens wird dazu ein Testmodus aktiviert, bei dem alle Adressbits gleichgesetzt werden und die Komplemente der Adressbits den Adressbits ebenfalls, gleichgesetzt werden.
Da ein effektives HV-Screening Verfahren mit wenigen Screening-Vektoren eine hohe Stressabdeckung sowohl der flächenintensiven Speicherzellen als auch des flächenintensiven Word-Decoders erreichen sollte, wird in einer vorteilhaften Variante des erfindungsgemäßen Verfahrens ein dritter Screening-Vektor realisiert, indem der Testmodus aktiviert wird und alle Adresssignale sowie deren Komplemente so gesetzt werde, dass kein Wort der Speicherstruktur für einen Zugriff frei geschaltet ist. Bei dieser Variante werden die mit den unabhängigen Ansprüchen 1 und 3 beanspruchten Verfahren praktisch kombiniert.
In der Regel ist die Schaltungslogik des Word-Decoders mit jeweils einem done- Eingang als Verriegelung für jede wordline ausgestattet. In diesem Fall erweist es sich als vorteilhaft, die Verriegelungen der Schaltungslogik zu öffnen, wenn die Adressbits und deren Komplemente im Testmodus so gesetzt worden sind, dass alle Worte der Speicherstruktur für einen Zugriff freigeschaltet sind, und die Verriegelungen der Schaltungslogik zu schließen, wenn die Adressbits und deren Komplemente im Testmodus so gesetzt worden sind, dass kein Worte der Spei- cherstruktur für einen Zugriff freigeschaltet ist.
Es ist ferner erkannt worden, dass zur Realisierung des erfindungsgemäßen Verfahrens lediglich eine einfache Schaltungsmodifikation bzw. -ergänzung erforderlich ist. Erfindungsgemäß wird dazu vorgeschlagen, in der Schaltungslogik einer integrierten Schaltung der eingangs genannten Art wahlweise aktivierbare Mittel zum Gleichsetzen der Adressbits mit deren Komplementen vorzusehen. Dazu kann beispielsweise jedem Adressbiteingang des Word-Decoders ein XOR-Glied mit einem zusätzlichen Testeingang zum Aktivieren eines Testmodus nachgeschaltet sein, so dass am Ausgang des XOR-Giieds entweder das Komplement des am Adressbiteingang anliegenden Adressbits anliegt oder - wenn der Testmodus aktiviert ist - ebenfalls das Adressbit anliegt. Zeichnungen
Wie bereits voranstehend ausführlich erörtert, gibt es verschiedene Möglichkeiten, die Lehre der vorliegenden Erfindung in vorteilhafter Weise auszugestalten und weiterzubilden. Dazu wird einerseits auf die den unabhängigen Patentansprüchen nachgeordneten Patentansprüche und andererseits auf die nachfolgende Beschreibung mehrerer Ausführungsbeispiele der Erfindung anhand der Zeichnungen verwiesen.
Fig. 1 zeigt den schematischen Aufbau eines SRAMs,
Fig. 2 zeigt das Schaltbild einer SRAM-Speicherzelle,
Fig. 3 zeigt den schematischen Aufbau eines Word-Decoders,
Fig. 4 zeigt die Knotenpotentiale einer mit 1 beschriebenen SRAM-Speicherzelle,
Fig. 5 zeigt schematisch einen erfindungsgemäß modifizierten Eingang eines Word-Decoders,
Fig. 6 zeigt eine Realisierungsmöglichkeit für ein AND-Gatter eines Word-Decoders und
die Figuren 7a und 7b zeigen weitere Realisierungsmöglichkeiten für ein AND- Gatter eines Word-Decoders.
Beschreibung der Ausführungsbeispiele
Es werden zwei Maßnahmen zur Verbesserung des Hochvolt-Screenings einer integrierten Schaltung vorgeschlagen, die eine Speicherstruktur und einen Word- Decoder umfasst, nämlich - eine schaltungstechnische Modifikation an den Eingängen des Word-Decoders und
- eine HV-Stress-Vektorsequenz, bei der an 3 Vektoren der HV-Screen durch Erhöhung der Versorgungsspannung angewendet wird.
Bei kombinierter Anwendung dieser beiden Maßnahmen wird eine Stressabdeckung von 100% der Speicherzellen-Transistoren und von nahezu 100% der Word-Decoder-Transistoren erreicht, was im Folgenden näher erläutert wird.
Eine Möglichkeit für die Realisierung der erfindungsgemäßen schaltungstechnischen Modifikation ist in Fig. 5 schematisch dargestellt, die einen modifizierten Eingang eines Word-Decoders zeigt. Durch die schaltungstechnische Neuerung kann zwischen Normalbetrieb und einem Testmodus umgeschaltet werden, wobei im Normalbetrieb das Komplement des Adressbits a: generiert wird und im Test- modus das Komplement dem Adressbit a, gleichgesetzt wird. Für die in Fig. 5 dargestellte schaltungstechnische Realisierung ergeben sich die folgenden logischen Pegel:
Test ai Komplement von as 1 0 1
1 1 0
0 0 0
0 1 1
Der Testmodus ist hier aktiv bei test=0 (Iow active). Mit Hilfe der in Fig. 5 dargestellten schaltungstechnischen Modifikation lassen sich die Adressbit-Signale und deren Komplemente gleichzeitig auf 0 bzw. 1 setzen, wodurch sich die Stressabdeckung im Vergleich zum normale Modus erhöhen lässt.
Der HV-Stress eines so modifizierten RAMs wird mit Hilfe von drei Screening- Vektoren erzeugt. Bei zwei dieser Screening-Vektoren ist eine Initialisierung der RAM Zellen erforderlich. Diese Initialisierung kann jedoch bei hoher Taktrate erfolgen und ergibt sich im Rahmen der üblichen March-Tests automatisch. Screening-Vektor 1 :
Initialisierung: Alle Speicherzellen werden mit 1 beschrieben (bit-line=1 , invertierte bit-line=0). Nach der Initialisierung werden alle wordlines kollektiv auf 1 gesetzt. Dies geschieht durch Aktivierung des Testmodus (test=0), durch Setzen sämtli- eher Adressbits auf 1 und durch das Öffnen der Verriegelung (done=1 , siehe Fig. 3). Wenn dieser Zustand erreicht ist, wird die Versorgungsspannung erhöht.
Screening-Vektor 2:
Initialisierung: Alle Speicherzellen werden mit 0 beschrieben (bit-line=0, invertierte bit-Iine=1 ). Danach wird wie bei Screening-Vektor 1 vorgegangen.
Screening-Vektor 3:
Aktivierung des Testmodus (test=0), Setzen sämtlicher Adressbits auf 0 und
Schließen der Verriegelung (done=0). Erhöhung der Versorgungsspannung.
Die Anwendung der Screening-Vektoren 1 und 2 bewirkt ein Screening sämtlicher RAM-Zellen-Transistoren und der Hälfte der Word-Decoder-Transistoren. Die Anwendung des Screening-Vektors 3 bewirkt ein Screening der restlichen, durch die Screening-Vektoren 1 und 2 nicht gescreenten Word-Decoder-Transistoren. Dies wird nun anhand eines Schaltungsbeispiels näher erläutert.
Als Beispiel wird ein SRAM mit 64 Wörtern (nw = 6) zu je 64 bits (nb = 6) betrachtet, wobei die RAM-Zellen wie in Fig. 2 dargestellt realisiert seien. Die AND- Gatter des Word-Decoders seien wie in Fig. 6 dargestellt aus kaskadierten NAND- und NOR-Gattem realisiert.
Für den Word-Decoder ergibt sich folgende Stressbilanz: Die Screening-Vektoren 1 und 2 stressen die n-Kanal-Transistoren der NAND-Gatter (a,=1) und die p-Kanal-Transistoren der NOR-Gatter (done=0, andere Eingangspegel des NOR-Gat- ters sind ebenfalls auf 0). Der Screening-Vektor 3 stresst die p-Kanal-Transistoren der NAND-Gatter (a,=0) und die n-Kanal-Transistoren der NOR-Gatter (done=1). Damit sind alle Transistoren der NAND- und NOR-Gatter des Word-Decoders gestresst. Eine weitere Analyse zeigt außerdem, dass von den 6 XOR-Gattern, wie in Fig. 5 dargestellt, jeweils 7 Transistoren gestresst und 3 ungestresst sind. Von den beiden in Fig. 5 dargestellten lnvertem werden alle 4 Transistoren gestresst. Insgesamt werden im hier erörterten Word-Decoder also 1218 Transistoren gestresst, während nur 18 Transistoren ungestresst bleiben. Für den hier in Rede stehenden Word-Decoder ergibt dies eine Stressabdeckung von 98,5%.
Alle 6*212=24576 Transistoren der Speicherzellen werde mit Hilfe der Screening- Vektoren 1 und 2 gestresst. Für den Word-Decoder und die Speicherzellen zusammen erhält man eine Stressabdeckung von über 99.9%.
Die Logik des Word-Decoders kann auf unterschiedliche Weise implementiert werden. Beispielsweise sind neben der in Fig. 6 gezeigten Realisierung auch komplexe einstufige AND-Gatter, wie in Fig. 7a dargestellt, oder kaskadierte AND- Gatter, Predecoder und Decoder wie in Fig. 7b dargestellt, üblich.
Die erfindungsgemäßen Maßnahmen sind nicht auf die in Fig. 6 gezeigte Word- Decoder-Realisierung beschränkt. So zeigt eine Analyse der in den Figuren 7a und 7b dargestellten Realisierungen, dass bis auf einige Transistoren der in Fig. 5 dargestellten XOR-Gatter alle Word-Decoder-Transistoren gestresst werden. In beiden Fällen werden Word-Decoder-Stressabdeckungen von über 98% erreicht.
Insbesondere große RAM-Speicher verfügen in der Regel über eine komplexe Abbildungsvorschrift der Bits eines Datenworts auf die Topologie, d.h. das Layout, des RAMs, um idealerweise quadratische Speicherlayouts zu generieren. Die Adresse eines Wortes wird dabei zerlegt und auf Word- und Bit-Decoder verteilt. Lediglich bei sehr kleinen Speichern werden in der Praxis keine Bit-Decoder eingesetzt.
Soll neben den flächenintensiven Speicherzellen und dem Word-Decoder auch, der Bit-Decoder, sofern vorhanden, gestresst werden, so kann dies durch gering- fügige Modifikation des bisher beschriebenen Verfahrens erreicht werden. Dazu muss lediglich im Bit-Decoder dieselbe Modifikation wie im Word-Decoder vorgenommen werden. Werden dann bei den voranstehend erörterten Screening-Vektoren die Adressbits des Bit-Decoders wie die des Word-Decoders gesetzt, so werden auch alle Transistoren des Bit-Decoders gestresst. Sollen außerdem auch die Precharge-Transistoren gestresst werden, so kann dies ebenfalls durch geringfügige Modifikation des bisher beschriebenen Verfahrens erreicht werden. Bei Anwendung des Screening-Vektors 3 wird dazu bei allen Precharge-Transistoren das jeweils am Gate anliegende Signal so gesetzt, dass der Precharge-Transistor durchgeschaltet ist. Im Fall von p-Kanal-Precharge- Transistoren wird das am Gate anliegende Signal also auf Null gesetzt, so dass die Screening Bedingung Gate=0, Drain=Source=1 erfüllt ist. Dementsprechend wird das am Gate anliegende Signal im Fall von n-Kanal-Precharge-Transistoren auf Eins gesetzt.
Mit der voranstehend beschriebenen Variante des erfindungsgemäßen Verfahrens wird mit nur drei Screening-Vektoren und einer dementsprechend kurzen Scree- ning-Dauer eine hohe Stressgüte von RAMs mit einer Stressabdeckung von nahezu 100% erzielt. Es werden alle RAM-Speicherzellen gestresst, und die Stress- abdeckung des Word-Decoders liegt typischerweise deutlich über 95%, bei größeren RAMs sogar über 98%.
Zur Bewertung der voranstehend beschriebenen Verfahrensvariante werden. folgende Methoden verglichen:
- Methode 1 : Unmodifiziert.es RAM, 2 Stressvektoren bei vollständig mit 1 bzw. 0 beschriebenen RAM-Zellen (siehe Fig. 4)
- Methode 2: Unmodifiziertes RAM, dynamischer HV-Screen (= große Teile des March Tests laufen bei erhöhter Versorgungsspannung) - Methode 3: Modifiziertes RAM, Stressvektoren wie bei Methode 1 , jedoch werden alle wordlines kollektiv aktiviert (auf 1 gesetzt)
- Methode 4: Erfindungsgemäße Verfahrensvariante
in der folgenden Tabelle werden die wichtigsten Eigenschaften dieser Methoden verglichen. Methode 1 Methode 2 Methode 3 Methode 4
Screening-Vektoren Anzahl > 2n
Stressabdeckung Speicherzellen 66% 100% 100% 100%
Stressabdeckung Word-Decoder <75% 100% <75% ca. 98%
Methode 1 und die resultierende Stressabdeckung der Speicherzellen wurden in der Einleitung beschrieben. Die Abschätzung der Word-Decoder Stressabdeckung ergibt sich wie folgt: An den AND-Gattereingängen des unmodifizierten Word-Decoders liegen die Signale 0 und 1 mit gleicher Wahrscheinlichkeit an, unabhängig von der Wahl der Adressbit-Signale a,. Berechnet man die Stressabdeckung von CMOS AND-Gattem bei beliebiger 0 und 1 Eingangskombinationen, so ergibt sich, dass ein HV-Vektor maximal 50% der Transistoren stresst. Ein zweiter HV-Vektor stresst maximal 50% der Transistoren, die der erste HV-Vektor nicht gestresst hat (also max. 25%), ein dritter HV-Vektor wiederum die Hälfte der bisher unge- stressten Transistoren, usw. Insgesamt ergibt sich mit zwei HV-Vektoren eine maximale Stressabdeckung von 75%. Typisch sind Werte zwischen 60% und 70%.
Methode 2 erreicht 100% Stressabdeckung mit sehr vielen HV-Vektoren. Dies führt jedoch entweder zu einer unrealistisch langen HV-Screeningdauer oder dazu, dass die einzelnen HV-Vektoren nur sehr kurz, typischerweise weniger als 1 μs, anliegen. In diesem Fall spricht man von einem dynamischen HV-Screen, bei dem aber die geforderte hohe Screening-Qualität nicht gewährleistet ist.
Methode 3 bewirkt eine hohe Stressabdeckung der RAM Speicherzellen. Die Stressabdeckung des Word-Decoders ist im Vergleich zu Methode 1 im wesentlichen unverändert. Das erfindungsgemäße Verfahren bewirkt eine gleichmäßig hohe Stressabdeckung, sowohl für die Speicherzellen als auch für den Word-Decoder, mit nur drei HV-Screening-Vektoren. Außerdem kann das Prinzip des erfindungsgemäßen Verfahrens, wie voranstehend bereits erörtert, auch dazu genutzt werden, die Precharge-Transistoren und den Bit-Decoder ohne zusätzliche HV-Vektoren mit hoher Güte zu stressen.

Claims

Patentansprüche
1. Verfahren zum Hochvolt (HV)-Screening einer integrierten Schaltung, die " mindestens eine Speicherstruktur (1) mit Speicherzellen (11) und mindestens einen Word-Decoder (2) umfasst,
- wobei jeweils mehrere Speicherzellen (11) zu einem Wort der Speicherstruktur (1) zusammengefasst sind,
- wobei die Ausgänge des Word-Decoders (2) über wordlines (12) mit jeweils einem Wort der Speicherstruktur (1 ) verbunden sind und
- wobei der Word-Decoder (2) mit Hilfe einer Schaltungslogik aus Adressbits die Komplemente dieser Adressbits bestimmt und aus den Adressbits und deren Komplementen für jedes Wort der Speicherstruktur (1) ein wordline- Signal als 0 oder 1 bestimmt und auf diese Weise ein Wort der Speicher- Struktur (1) für einen Zugriff, d.h. für einen Lesevorgang und/oder einen
Schreibvorgang, frei schalten kann, bei dem die Versorgungsspannung bei verschiedenen, als Screening-Vektoren bezeichneten Schaltungszustanden erhöht wird, d a d u rc h g e k e n n z e i c h n e t, dass zum Realisieren von Screening- Vektoren ein Testmodus aktiviert wird, bei dem alle Adressbits gleichgesetzt werden und die Komplemente der Adressbits den Adressbits ebenfalls gleichgesetzt werden.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass mindestens ein Screening-Vektor realisiert wird, indem alle Adressbits sowie deren Komplemente auf 1 gesetzt werden und dass mindestens ein weiterer Screening-Vektor realisiert wird, indem alle Adressbits und deren Komplemente auf 0 gesetzt werden.
3. Verfahren zum Hochvolt (HV)-Screening einer integrierten Schaltung, die mindestens eine Speicherstruktur (1 ) mit Speicherzellen (11 ) und mindestens einen Word-Decoder (2) umfasst,
- wobei jeweils mehrere Speicherzellen (11) zu einem Wort der Speicherstruktur (1) zusammengefasst sind,
- wobei die Ausgänge des Word-Decoders (2) über wordlines (12) mit jeweils einem Wort der Speicherstruktur (1) verbunden sind und
- wobei der Word-Decoder (2) mit Hilfe einer Schaltungslogik aus Adressbits die Komplemente dieser Adressbits bestimmt und aus den Adressbits und deren Komplementen für jedes Wort der Speicherstruktur (1 ) ein wordline-
Signal als 0 oder 1 bestimmt und auf diese Weise ein Wort der Speicherstruktur (1 ) für einen Zugriff, d.h. für einen Lesevorgang und/oder einen Schreibvorgang, frei schalten kann, bei dem die Versorgungsspannung bei verschiedenen, als Screening-Vektoren bezeichneten Schaltungszustanden erhöht wird, d a d u r c h g e k e n n z e i c h n e t, dass ein erster Screening-Vektor realisiert wird, indem zunächst alle Speicherzellen mit 1 beschrieben werden und nach dieser Initialisierung alle wordline-Signale kollektiv so gesetzt werden, dass die entsprechenden Worte für einen Zugriff freigeschaltet sind, und dass ein zweiter Screening-Vektor realisiert wird, indem zunächst alle Speicherzellen mit 0 beschrieben werden und nach dieser Initialisierung alle wordline-Signale kollektiv so gesetzt werden, dass die entsprechenden Worte für einen Zugriff frei geschaltet sind.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass zum Setzen der wordline-Signale ein Testmodus aktiviert wird, bei dem alle Adressbits gleichgesetzt werden und die Komplemente der Adressbits den Adressbits ebenfalls gleichgesetzt werden, so dass alle Worte der Speicherstruktur für einen Zugriff freigeschaltet sind.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass ein dritter Screening-Vektor realisiert wird, indem der Testmodus aktiviert wird und alle Adresssignale sowie deren Komplemente so gesetzt werden, dass kein Wort der Speicherstruktur für einen Zugriff frei geschaltet ist.
6. Verfahren nach einem der Ansprüche 1 bis 5, wobei die Schaltungslogik des Word-Decoders (2) mit jeweils einem done-Eingang als Verriegelung für jede wordline (12) ausgestattet ist, dadurch gekennzeichnet, dass die Verriegelungen der Schaltungslogik geöffnet werden, wenn die Adressbits und deren Komple- mente im Testmodus so gesetzt worden sind, dass alle Worte der Speicherstruktur (1) für einen Zugriff freigeschaltet sind.
7. Verfahren nach einem der Ansprüche 1 bis 6, wobei die Schaltungslogik des Word-Decoders (2) mit jeweils einem done-Eingang als Verriegelung für jede wordline (12) ausgestattet ist, dadurch gekennzeichnet, dass die Verriegelungen der Schaltungslogik geschlossen werden, wenn die Adressbits und deren Komplemente im Testmodus so gesetzt worden sind, dass kein Worte der Speicherstruktur (1 ) für einen Zugriff freigeschaltet ist.
8. Verfahren nach einem der Ansprüche 1 bis 7, wobei die integrierte Schaltung mindestens einen Bit-Decoder (4) umfasst, der mit Hilfe einer Schaltungslogik aus Adressbits die Komplemente dieser Adressbits bestimmt und aus den Adressbits und deren Komplementen Adressbestandteile der Worte der Speicherstruktur (1) generiert, dadurch gekennzeichnet, dass die Adressbits des Bit- Decoders und deren Komplemente genauso gesetzt werden wie die Adressbits des Word-Decoders und deren Komplemente.
9. Verfahren nach einem der Ansprüche 1 bis 8, wobei die integrierte Schaltung mindestens eine Precharge-Einrichtung (3) mit Precharge-Transistoren um- fasst, dadurch gekennzeichnet, dass bei Anwendung des dritten Screening-Vektors die jeweils am Gate der Precharge-Transistoren anliegenden Signale so gesetzt werden, dass der jeweilige Precharge-Transistor durchgeschaltet ist.
10. Integrierte Schaltung, die mindestens eine Speicherstruktur (1 ) mit Speicherzellen (11 ) und mindestens einen Word-Decoder (2) umfasst,
- wobei jeweils mehrere Speicherzellen (11) zu einem Wort der Speicherstruktur (1) zusammengefasst sind, - wobei die Ausgänge des Word-Decoders (2) über wordlines (12) mit jeweils einem Wort der Speicherstruktur (1 ) verbunden sind und
- wobei der Word-Decoder (2) mit Hilfe einer Schaltungslogik aus Adressbits die Komplemente dieser Adressbits bestimmt und aus den Adressbits und deren Komplementen für jedes Wort der Speicherstruktur ein wordline-Signal als 0 oder 1 bestimmt und auf diese Weise ein Wort der Speicherstruktur (1 ) für einen Zugriff, d.h. für einen Lesevorgang und/oder einen Schreibvorgang, frei schalten kann, d a d u r c h g e k e n n z e i c h n e t, dass die Schaltungslogik wahlweise akti- vierbare Mittel zum Gleichsetzen der Adressbits mit deren Komplementen umfasst.
11. Schaltung nach Anspruch 10, dadurch gekennzeichnet, dass jedem Adressbiteingang des Word-Decoders ein XOR-Glied mit einem zusätzlichen Testeingang zum Aktivieren eines Testmodus nachgeschaltet ist, so dass am Ausgang des XOR-Glieds entweder das Komplement des am Adressbiteingang anliegenden Adressbits anliegt oder - wenn der Testmodus aktiviert ist — ebenfalls das Adressbit anliegt.
12. Integrierte Schaltung nach einem der Ansprüche 10 oder 11 , dadurch gekennzeichnet, dass mindestens ein Bit-Decoder (4) mit einer Schaltungslogik vorgesehen ist, die aus Adressbits die Komplemente dieser Adressbits bestimmt und aus den Adressbits und deren Komplementen Adressbestandteile der Worte der Speicherstruktur (1 ) generiert, und dass die Schaltungslogik des Bit-Decoders (4) wahlweise aktivierbare Mittel zum Gleichsetzen der Adressbits mit deren Komplementen umfasst.
13. Schaltung nach Anspruch 12, dadurch gekennzeichnet, dass jedem Adressbiteingang des Bit-Decoders (4) ein XOR-Glied mit einem zusätzlichen Testeingang zum Aktivieren eines Testmodus nachgeschaltet ist, so dass am Ausgang des XOR-Glieds entweder das Komplement des am Adressbiteingang anliegenden Adressbits anliegt oder - wenn der Testmodus aktiviert ist - ebenfalls das Adressbit anliegt.
14. Schaltung nach einem der Ansprüche 10 bis 13, dadurch gekennzeichnet, dass eine Precharge-Einrichtung (3) mit Precharge-Transistoren vorgesehen ist und dass Mittel zum Setzen des Gates der Precharge-Transistoren vorgesehen sind.
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