FR2598570A1 - Circuit retardateur numerique - Google Patents
Circuit retardateur numerique Download PDFInfo
- Publication number
- FR2598570A1 FR2598570A1 FR8706576A FR8706576A FR2598570A1 FR 2598570 A1 FR2598570 A1 FR 2598570A1 FR 8706576 A FR8706576 A FR 8706576A FR 8706576 A FR8706576 A FR 8706576A FR 2598570 A1 FR2598570 A1 FR 2598570A1
- Authority
- FR
- France
- Prior art keywords
- pulse
- delay
- high resolution
- synchronization
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Measurement Of Unknown Time Intervals (AREA)
- Electronic Switches (AREA)
Abstract
UN PREMIER TEMPORISATEUR 20 DONNE UN PREMIER SIGNAL DE SORTIE 24 A DES INTERVALLES CORRESPONDANT A LA HAUTE RESOLUTION DESIREE. DES CIRCUITS DE VERROUILLAGE 26, 28 VERROUILLENT LES DONNEES HAUTE RESOLUTION 24 POUR FORMER UN PREMIER JEU DE DONNEES DE RETARD DE MISE EN SYNCHRONISME 60. UN INTERVALLE DE TEMPS EST PRESCRIT A DES COMPTEURS INTERNES 142, 146, 154 ET CORRIGE POUR TENIR COMPTE DU DELAI DE PROPAGATION DANS LE CIRCUIT. DES IMPULSIONS D'HORLOGE 32, 34 FONT DECOMPTER LES COMPTEURS POUR ENGENDRER UNE IMPULSION INTERNE RETARDEE D'UN INTERVALLE RELATIF AU TEMPS PRESCRIT. UN SECOND TEMPORISATEUR 184 CORRIGE CE SIGNAL INTERNE. UNE SECONDE IMPULSION INTERNE EST ALORS APPLIQUEE A UN TROISIEME TEMPORISATEUR 74 POUR ENGENDRER UN SECOND JEU DE DONNEES DE MISE EN SYNCHRONISME 76 COMPLEMENTAIRE DU PREMIER JEU POUR PRESENTATION A DES CIRCUITS LOGIQUES 64 QUI RETARDENT LE SIGNAL DE SORTIE INTERNE 72 POUR OBTENIR LA RELATION DE PHASE CORRECTE.
Description
CIRCUIT RETARDATEUR NUMERIQUE
Cette invention se rapporte à un procédé et à un appareil pour engendrer un signal de sortie à 5 un instant présélectionné après la réception d'un signal d'entrée. De façon plus particulière, l'invention se rapporte à un procédé et à un appareil de traitement de signaux numériques engendrer une impulsion de sortie à un instant prédéterminé après l'arrivée d'une impulsion d'entrée, avec un intervalle de temps de retard d'une résolution supérieure à ce que l'on peut obtenir avec des impulsions d'horloge numériques internes directes. Il y a de nombreuses applications o l'on 15 désire engendrer un signal de sortie après un intervalle de temps connu suivant un signal de déclenchement extérieur. Les signaux de sortie retardés peuvent servir pour déclencher des mesures provoquées par un événement extérieur à des instants présélectionnés à la suite 20 de cet événement extérieur. Dans un autre exemple, on peut obtenir une photographie précise d'un écoulement
du temps.
Les générateurs classiques d'impulsions de retard, qui sont des dispositifs autonomes fiables, 25 robustes et relativement simples ne présentent pas une résolution adéquate et sont typiquement limités à une résolution supérieure à 10 nanosecondes (ns) à partir d'une fréquence de cadencement interne inférieure à 100 MHz. On se rendra compte de ce que des circuits 30 opérant de façon fiable à 100 MHz ne sont pas couramment
disponibles dans des lots de fabrication de composants électroniques et que de tels composants de circuit doivent être testés et sélectionnés individuellement pour per-
mettre d'obtenir un degré acceptable de fiabilité et
de précision.
On peut améliorer le fonctionnement fiable du circuit en fournissant un train d'impulsions de 5 relativement basse fréquence pour cadencer le fonctionnement des composants du circuit numérique. Alors certains moyens sont nécessaires pour interpoler la largeur de l'impulsion interne pour améliorer la résolution. Dans certains cas, on procède à cette interpo10 lation en utilisant des techniques analogiques, qui sont sujettes à des erreurs de sortie classiques
provenant du vieillissement des composants,. des conditions d'ambiance et des tolérances de fabrication.
D'autres dispositifs commerciaux utilisent des ordi15 nateurs et/ou des microprocesseurs auxiliaires pour interpoler à l'intérieur d'une largeur de base d'une impulsion interne. Ces techniques augmentent largement la complexité et le coût d'un circuit retardateur
et diminuent sa fiabilité et sa portabilité.
Un but de l'invention est d'obtenir un circuit retardateur numérique présentant une résolution
temporelle inférieure à 10 ns.
Un autre but de l'invention est d'obtenir un circuit retardateur numérique utilisant 25 des composants disponibles dans le commerce à partir
de lots de fabrication.
Un autre but est d'obtenir un circuit retardateur numérique autonome qui soit robuste et portable mais donne pourtant un signal de sortie qui puisse 30 être réglé avec une haute résolution.
Les problèmes rencontrés dans l'art antérieur et les buts ci-dessus sont visés par l'invention, qui concerne un procédé et un appareil améliorés pour un traitement numérique pour former 35 une impulsion de sortie retardée à partir d'une impulsion d'entrée. Pour atteindre les buts cidessus et d'autres buts, et en accord avec les objets de la présente invention, telle que réalisée et largement décrite ici, l'appareil d e l' invention peut comporter un circuit retardateurà haute résolution pour engendrer une impulsion de sortie à la suite d'une impulsion de déclenchement, à la fin d'un intervalle de temps de retard prédéterminé défini avec une résolution élevée par rapport à une basse résolution que l'on
peut obtenir à partir d'impulsions d'horloge fournies.
Un temporisateur à constante localisée (LCD) fournit un premier signal de sortie à des intervalles d'interpolation prédéterminés correspondant à la haute résolution désirée, pendant une période d'une impulsion d'horloge fournie à la suite de l'entrée de l'impulsion 15 de déclenchement. Un circuit de verrouillage verrouille le premier signal de sortie en réponse à un front de l'impulsion d'horloge fournie pour former une première
donnée haute résolution de retard de mise en synchronisme.
Le circuit retardateur comporte des moyens d'entrée 20 pour prescrire un intervalle de temps de retard avec la haute résolution désirée avec laquelle il faut engendrer une impulsion de sortie à la suite d'une impulsion de déclenchement d'entrée. Un circuit d'horloge compte les impulsions d'horloge fournies et engendre une impul25 sion interne qui est liée temporellement à l'intervalle de temps préréglé. Un compteur interne fournit le chronométrage initial avec une résolution relativement basse et un second temporisateur à constante localisée LCD fournit l'incrément de retard à relati30 vement haute résolution. Un circuit sensible à l'impulsion
interne provoque la génération d'une seconde donnée haute résolution de retard de mise en synchronisme.
Ensuite, un circuit logique reçoit la première et la seconde données de retard de mise en synchronisme pour 35
4 2598570
en déduire l'impulsion de sortie demandée qui est retardée,
par rapport à l'impulsion de déclenchement, de l'intervalle de temps de retard haute résolution préréglé.
La présente invention a également pour objet un procédé pour engendrer une impulsion de sortie avec un retard, sur une impulsion de déclenchement suivant un intervalle de temps, qui est prérégléavec une résolution élevée par rapport à une basse résolution que l'on peut obtenir à partir des 10 impulsions d'horloge fournies. Un premier signal de sortie est fourni, à des intervalles d'interpolation prédéterminés, par un premier temporisateur à constante localisée (LCD) correspondant à la haute résolution désirée, pendant une période d'horloge des impulsions d'horloge fourniesà la suite de l'entrée de l'impulsion de déclenchement. Le premier signal de sortie est verrrouillé lorsque l'arrivée d'un front de l'impulsion d'horloge fournie est détectée à la suite de l'impulsion de déclenchement, pour former une première donnée haute 20 résolution de retard de mise en synchronisme. Un intervalle de temps de retard est préréglé, avec la haute résolution désirée, pour engendrer une impulsion de sortie à la suite -de l'impulsion de déclenchement. Ensuite, une impulsion interne est engendrée,en relation temporelle 25 avec l'intervalle de temps préréglé pour engendrer l'impulsion de sortie retardée. L'intervalle de retard de l'impulsion interne présente un retard temporel de relativement basse résolution défini par rapport à un compteur cadencé par les impulsions d'horloge four30 nies, et un retard temporel de relativement haute résolution défini par rapport à -un second temporisateur à constante Localisée LCD. La seconde donnée haute résolution de retard de mise en synchronisme estengendréeen réponse à l'impulsion interne. 35 les première et seconde données de retard de mise en synchronisme sont introduites dans un moyen à circuit logique et une impulsion de sortie est délivrée à un intervalle de temps retardé, par rapport à l'impulsion de déclenchement, de la valeur de l'intervalle de temps de retard haute résolution prédéterminée. D'autres buts, avantages et caractéristiques nouvelles de l'invention sont énumérés dans
la description qui suit et apparaitront à
l'homme de l'art lors de l'examen de ce qui suit ou 10 pourront être appris par la pratique de l'invention.
Les buts et avantages de l'invention peuvent être atteints et concrétisés au moyen des instruments et des combinaisons sur lesquels on attire particulièrement l'attention dans les revendications jointes.
Les dessins joints, qui sont incorporés
à la description et en font partie, illustrent la
réalisation de la présente invention et, avec la description, servent à expliquer les principes de l'invention.
- la figure 1 est un diagramme par blocs 20 de base montrant une réalisation des relations fonctionnelles de l'invention, - la figure 2 est un schéma fonctionnel d'une réalisation de synchronisation d'impulsions et de génération d'impulsions de sortie selon une réalisa25 tion de l'invention, - la figure 3 est un schéma fonctionnel d'un circuit, en diagramme par blocs, pour engendrer une impulsion interne retardée, à partir d'une impulsion de déclenchement, d'un intervalle de temps présentant 30 la haute résolution désirée, - la figure 4 est un chronogramme illustrant les relations temporelles entre une impulsion de déclenchement qui arrive, des impulsions d'horloge internes fournies, des données haute réso35 lution et une impulsion de sortie présentant
la synchronisation correcte avec l'impulsion de déclenchement.
- la figure 5 est unschéma de circuit de composants d'un circuit pour synchroniser la génération 5 de l'impulsion de sortie avec le début de l'impulsion de déclenchement. et - la figure 6 est un schéma de circuit montrant des circuits pour engendrer une impulsion interne
présentant un intervalle de temps retardé avec une 10 haute résolution.
En se reportant d'abord à la figure 1, il est représenté, sous forme d'un diagramme par blocs, une réalisation de la présente invention. La figure 1 représente des relations fonctionnelles de base du 15 procédé et de l'appareil ainsi que le flux de base des données dans le système. Une impulsion de déclenchement 2, qui peut être engendrée par un événement extérieur ou à partir d'un signal maitre, est envoyée dans un détecteur de phase de l'impulsion de déclenchement 3 20 pour déterminer la relation temporelle entre l'impulsion de déclenchement 2 et les impulsions d'horloge 4, qui peuvent être soit engendrées de façon interne,
soit fournies à partir d'une source extérieure.
Les impulsions d'horloge 4 ont de façon générale une fréquence compatible avec les caractéristiques de réponse des composants de circuit qui sont disponibles dans le commerce dans des lots de fabrication et qui n'ont pas à être spécialement testés et sélectionnés. Les impulsions d'horloge 4 illustrées ici ont une fréquence de 50 MHz, avec une largeur d'impulsion totale correspondante de 20 ns. La fréquence sélectionnée est de façon générale la fréquence d'horloae la Dlus
élevée pour utilisation avec des composants disponibles dans le commerce, mais ne doit pas être interprétée 35 comme une limitation de l'invention.
7 2598570
Dans une réalisation, une pluralité de sélecteurs 5 sont prépositionnés à l'intervalle de temps désiré. Les sélecteurs 5 peuvent être des sélecteurs classiques à molette ou bien peuvent être des registres dans lesquels on charge les données de l'ordinateur. Dans l'un et l'autre cas, les sélecteurs 5 présentent une section de sélection 5A pour les données de relativement basse résolution et une section de sélection 5B pour les données de haute résolution. Les sélecteurs 10 basse résolution 5A sont verrouillés dans les compteurs basse résolution 6 qui sont rythmés par les impulsions d'horloge 4. Les données haute résolution qui sont dans le sélecteur 5B sont envoyées dans le temporisateur programmable 7 qui peut être un temporisateur à constante localisée (LCD) qui présente des prises de sortie avec la haute résolution sélectionnée. Des temporisateurs à constante localisée LCD sont disponibles dans le commerce avec des prises de sortie représentant des intervalles de 1 ns ou présen20 tant une résolution d'interpolation correspondant à
un fonctionnement à 1 GHz (1 x 10 cycles par seconde).
Le temporisateur programmable 7 introduit une composante de retard haute résolution dans le signal de sortie
provenant du compteur basse résolution 6 pour engendrer 25 une impulsion de sortie retardée 8.
L'impulsion de sortie 8 est engendrée synchronisme avec des impulsions d'horloge 4 et l'intervalle de retard doit en outre être corrigé en synchronisme avec l'impulsion de déclenchement 2. Les données 30 de sortie provenant du détecteur de phase de limpulsion de déclenchement 3 sont envoyées dans le temporisateur de mise en synchronisme 9. Le temporisateur programmable 9 reçoit également comme signal d'entrée le signal de sortie retardé non synchronisé 35 8. Le signal de sortie provenant du détecteur de phase de l'impulsion de déclenchement 3 et le signal de sortie retardé non synchronisé 8 sont avantageusement complémentés et comparés dans le temporisateur--programmable 9 pour en déduire une impulsion de sortie 8A qui est retardée, par rapport à l'impulsion de déclenchement 2, de l'incrément de retard préréglé dans les sélecteurs 5 et qui se trouve à la même position relative métrique par rapport aux impulsions de cadencement 4
que l'impulsion de déclenchement 2.
En se reportant maintenant à la figure 2, il est représenté un diagramme schématique plus détaillé des composants formant le détecteur de phase de l'impulsion de déclenchement 3 et du temporisateur de mise en synchronisme 9 de la figure 1. Le signal 10, qui représente un événement unique ou un signal maitre 12 pour entrainer une séquence de signaux de sortie retardés, est envoyé dans l'initiateur d'impulsions de déclenchement 14. Un signal de sortie provenant de l'initiateur d'impulsion de déclenchement 14 contraint le 20 conformateur d'impulsion 18 à passer en condition "en circuit". Le conformateur d'impulsion 18 provoque la propagation d'une impulsion à travers un premier temporisateur à constante localisée (LCD) 20. Comme illustré ici, dix prises de sortie sont fournies par 25 le temporisateur LCD 20 avec des incréments de 1 ns
entre les signaux des différentes prises.
Les données de mise en synchronisme haute résolution 24 sont envoyées dans les verrous parallèles 26 et 28. Un train d'impulsions d'horloge, qui peut être soit engendré en mode interne, soit fourni par une source d'horloge extérieure sélectionnée, sert
à donner une base de temps interne au système.
Une fréquence de 50 MHz est introduite dans le système, chaque largeur d'impulsion positive étant de 10 ns correspondant à la durée totale de balayage des prises de sortie du temporisateur
LCD 20.
Comme représenté sur la figure 2, des impulsions de signal d'horloge 32 peuvent être fournies 5 à la fréquence de 50 MHz et peuvent également prendre le signe opposé pour former le signal d'horloge complémentaire 34. Des portes logiques 38, 40, 42, 44, qui peuvent commodément être des portes NON OU combinent le signal d'horloge 32 et le signal d'horloge 10 complémentaire 34 pour donner des fronts montants d'impulsions à des intervalles de lOns comme impulsions de verrouillage 48 et 50 pour les verrous 26 et 28, respectivement. On se rendra compte de ce que les impulsions de verrouillage 48 et 50 sont 15 envoyées dans les verrous 26 et 28 à des intervalles de 10 ns pour verrouiller alternativement les données
qui sont dans les verrous 26 et 28.
L'arrivée d'une impulsion de verrouillage 48 ou 50 verrouille les données qui sont dans les 20 verrous 26 et 28 définissant l'intervalle de temps entre l'impulsion de déclenchement 10 ou 12 et un front montant d'un signal d'impulsion d'horloge 32 ou 34 avec la haute résolution désirée. Comme expliqué cidessous, toute impulsion de sortie doit être engendrée 25 avec la même relation temporelle avec les impulsions
d'horloge 32 ou 34 que celle de l'impulsion de déclenchement 10 pour maintenir la haute résolution désirée.
Les signaux de sortie des verrous 58 et 60 sont envoyés à une pluralité correspondante de portes 64, chaque 30 porte comportant une porte NON ET 66 et une diode
de mise en circuit 68.
Un autre ensemble de signaux d'entrée envoyés aux portes 64 est constitué par les données de sortie provenant d'un troisième temporisateur LCD 35 74. Le temporisateur LCD 74 reçoit une impulsion de sortie retardée en provenance d'un circuit décrit cidessous en référence aux figures 3 et 6 et fournit une donnée de sortie 76 complémentaire avec les données de sortie 58 et 60. De cette façon, la fonction logique de l'une des portes 64 est satisfaite avec un retard temporel qui présente la même synchronisation relative avec l'impulsion d'horloge 32 ou 34 qu' une impulsion de déclenchement 10 ou 12. La fonction logique étant satisfaite, la diode correspondante 68 devient 10 conductrice et on obtient un troisième signal de sortie retardé 80. Le générateur d'impulsion de sortie 82, qui a une puissance relativement élevée en comparaison d'un circuit numérique classique, est sensible à l'impulsion de sortie 80 et engendre une impulsion de 15 sortie finale 84 qui peut être une impulsion de 30 V pour être utilisée comme impulsion de sortie temporelle classique. Comme expliqué ci-dessus, les impulsions d'horloge 32 et 34 forment des fronts montants à une cadence correspondant à 100 MHz et les données sont verrouillées dans les verrous 26 et 28 à des intervalles de 10 ns. Si on désire commencer les opérations de comptage dans le reste du circuit au prochain front montant qui viendra à la suite de l'événement ayant provoqué 25 le verrouillage, c'est-à-dire dans les 10 ns de l'évènement ayant provoqué le verrouillage, les portes ET (AND) donnent un signal de sortie logique lors de la présence simultanée d'un événement provoquant un verrouillage et de l'arrivée de la prochaine impulsion 30 d'horloge pour envoyer un train d'impulsions de
comptage de compteur 94 et un train d'impulsions complémentaire de comptage de compteur 96 commençant avec le prochain front d'impulsion devenant positif.
Les trains d'impulsions 94 et 96 servent à faire 35 décompter les compteurs de mémorisation des données, comme expliqué ci-dessous, pour engendrer des signaux de sortie retardés résultant d'une première étape de traitement. La figure 2 montre en outre l'application 5 de l'impulsion d'invalidation d'horloge 178 aux portes 48 et 42. L'impulsion d'invalidation d'horloge 178 empêche la poursuite de la transmission des impulsions d'horloge 32 et 34 lorsque les compteurs
de relativement basse résolution sont vides, comme 10 expliqué ci-dessous.
La figure 3 représente, sous forme schématique d'un diagramme par blocs, un appareil pour engendrer une impulsion interne retardée, à partir de l'impulsion de déclenchement, d'un intervalle présentant la haute 15 résolution désirée. Des registres de données d'entrée sont prévus pour prérégler l'intervalle de retard désiré avec la haute résolution prévue ici. Les registres de données d'entrée 100 peuvent être des sélecteurs manuels à molette ou peuvent être des registres de 20 données positionnés par un ordinateur extérieur. Lorsque les registres de données 100 ont été positionnés, les données des sélecteurs/des registres (SD) 104 peuvent faire l'objet d'un décomptage à partir des registres de données 100 sous l'action des impulsions d'horloge 102. Le signal de sortie SD 104, rythmé par l'horloge est
envoyé aux registres 108, 110 et 112 pour utilisation ultérieure dans le système de retard. Le registre 108 reçoit des données chronométriques de haute résolution (par exemple jusqu'à 1 ns), le registre 110 reçoit 30 des données chronométriques de résolution intermédiaire (par exemple 10 ns) et le registre 112 reçoit des données chronométriques basse résolution. Le registre 112 peut être constitué d'une pluralité de registres fonctionnellement relatifs à un intervalle de temps 35 maximal à obtenir (par exemple 100 ns jusqu'à 100 s).
Il faut se rendre compte que les composants classiques introduisent des retards dans le traitement du signal à l'intérieur de l'appareil. Avec les systèmes basse résolution, ces retards opératoires sont 5 relativement sans importance. Avec le système haute résolution décrit ici, les retards de traitement sont significatifs et il faut en tenir compte pour engendrer
l'impulsion de sortie avec le retard de temps de haute résolution désirée. Par conséquent, il est prévu un 10 circuit 122 pour tenir compte du retard de propagation.
A l'arrivée d'une impulsion d'horloge auxiliaire ou lente 120, le circuit de retard de correction de propagation 122 supprime le signal 124 et valide le chargement des compteurs 142, 146 et 154 ainsi que des compteurs 15 qui sont dans le circuit de retard de correction de
propagation 122. Le circuit de retard de correction de propagation 122 envoie alors des impulsions de décomptage 126 aux compteurs 142 et 146 pour diminuer le compte de données 104 entré dans les sélecteurs de 20 la valeur du retard de propagation dans le système.
De cette façon les compteurs 142, 146 vont décompter jusqu'à zéro avec moins d'impulsions, c'est-à-dire plus rapidement, que le retard prescrit dans les registres
de données d'entrée 100.
Lorsque les compteurs de correction qui
sont dans le circuit de retard de correction de propagation 122 sont vides, la porte NON OU 132 envoie un signal de sortie 134 qui fournit le signal de non-réinitialisation RESET 320 (figure 5) pour empêcher la 30 réinitialisation du système de mise en synchronisme.
Le signal de sortie 134 donne également le signal de prépositionnement PRESET 138 par l'intermédiaire de la porte NON OU 136. La porte 136 retarde légèrement le signal de prépositionnement PRESET 138 par rapport 35 au signal 134 pour prépositionner le compteur de
décomptage 164 avec le contenu du compteur 146.
Par conséquent, les compteurs 142, 146 et 154 contiennent des données qui ont été chargées par les entrées binaires parallèles 116, 118 et 120. 5 On se rendra compte de ce que les signaux binaires parallèles d'entrée 120 sont fournis par les registres 112 aux compteurs correspondants 154 de façon classique. Les données qui sont dans les compteurs 142 et 146 sont corrigés pour tenir compte du retard de propa10 gation interne dans le système pour obtenir un jeu de données dans les compteurs 142, 146 et 154 efficace pour obtenir l'intervalle de retard de haute résolution désirée entre une impulsion de déclenchement et une
impulsion de sortie.
Les données haute résolution qui sont dans le compteur 142 sont envoyées, sous forme de données binaires directes 148, au convertisseur 162 qui peut commodément étre un convertisseur binaire codé décimal
vers décimal, pour donner un signal de sortie 188 sous 20 forme décimale.
Le signal de sortie du compteur 146 est encore envoyé, sous forme de signaux de sortie parallèles 150, au compteur de décomptage prépositionnable 164.
Le compteur de décomptage 164, comme décrit de façon 25 plus particulière sur la figure 6, comporte des bascules intérieures pour décompter à partir d'une valeur prépositionnée et pour envoyer des impulsions de décomptage 166 aux compteurs 154. Il est commode que les impulsions de décomptage 166 soient réduites en fréquence, ici 30 d'un facteur de cinq, pour permettre aux compteurs 154
de ne fonctioner qu'à la cadence de 10 MHz.
Les impulsions de décomptage 166 provoquent le décomptage du réseau de compteurs 154. Les compteurs 154 sont groupés pour donner une pluralité de lignes 35 de sortie de compteur 156 à une pluralité de portes logiques de sortie de compteur 160 qui peuvent être de préférence des portes OU. Il est donc prévu une série de portes logiques qui doivent être satisfaites en série pour qu'il en dérive un signal de sortie logique 170 5 qui indique que les compteurs 154 sont vides. Ensuite, le signal de sortie 172 provenant du compteur de
décomptage 164 se combine avec le signal 170 par l'intermédiaire de la porte OU 174 pour donner un signal de sortie à envoyer au verrou 176, indicatif d'un intervalle de 10 temps écoulé jusqu'à une résolution de 10 ns.
Le verrou 176 engendre ensuite un premier signal retardé 180 envoyé au conformateur d'impulsion 182 pour former une impulsion d'entrée envoyée à un second temporisateur LCD 184. Le verrou 176 fournit 15 également le signal de sortie 178 qui sert de signal d'état indiquant qu'un compte terminal a été atteint et sert également à invalider les passages des impulsions d'horloge 32, 34 en provenance des portes logiques
38 et 42, respectivement (figure 2).
Des prises de sortie décimales 188 en provenance du convertisseur 162 et des prises de sortie 1 ns en provenance du temporisateur LCD 184 vont au circuit logique de comparaison 192 qui peut de préférence être une pluralité de portes NON ET. Lorsqu'une porte 25 logique a été satisfaite, c'est-à-dire en cas de correspondance des signaux de sortie provenant de 188 et de 190, le signal de sortie retardé 196 devient bas pour valider le conformateur d'impulsion 198 pour engendrer une seconde impulsion de sortie intérieure retardée 30 72 pour l'envoyer dans les circuits représentés sur la figure 2. La seconde impulsion de sortie retardée 72 est obtenue à un retard de temps correspondant au retard de temps entré dans les registres de données 100, corrigée des retards de fonctionnement du système 35 et de propagation dans le système. Comme expliqué en liaison avec la figure 2, l'impulsion de sortie retardée 72 est ensuite décalée en phase pour venir en synchronisme avec l'impulsion de déclenchement d'entrée 10, 12, pour servir engendrer l'impulsion de sortie retardée désirée 84. La figure 4 présente un diagramme temporel relatif pour engendrer une impulsion de sortie 84 présentant un intervalle de retard haute résolution à partir d'une impulsion de déclenchement 10 ou 12. 10 Comme représenté; des trains d'impulsions d'horloge
32 et 34 sont fournis pour le chronométrage interne.
L'impulsion de déclenchement 10 ou 12 provoque les signaux de sortie 58, 60 en provenance d'un temporisateur LCD. Les signaux de sortie 58, 60 sont verrouillés par 15 le premier front montant suivant parmi les impulsions 32 ou 34 pour donner un front d'impulsion de verrouillage 48 ou 60. L'évènement verrouillé 48 ou 60 valide également logiquement l'envoi des impulsions de décomptage de compteur 94, 96 dans les compteurs du système. Ensuite, les impulsions d'horloge 94, 96 cadencent le système en commençant par le prochain front montant d'impulsion d'horloge après le front. d'impulsion d'horloge de verrouillage 48, 60. I1 faut noter que si le train d'impulsions 25 32 donne le front d'impulsions de verrouillage, le train d'impulsions 34 donne les impulsions d'horloge et vice versa. Les impulsions d'horloge 94 ou 96 sont envoyées à des circuits qui en font dériver une impulsion de sortie retardée intérieure 72 qu'il faut synchroniser 30 par rapport à l'impulsion de déclenchement 10, 12. Des impulsions de mise en synchronisme 76 provenant d'un troisième temporisateur LCD sont émises et complémentées avec les données 58, 60 pour obtenir l'impulsion de sortie 84 qui est retardée en synchronisme avec l'impul35 sion d'entrée 10, 12, d'un retard prépositionné à une
valeur de haute résolution, par exemple I ns.
A titre d'exemple, en se référant aux figures 2, 3 et 4, supposons que l'on désire un retard de temps de 105 ns, avec un retard de propagation dans 5 le circuit de 66 ns. Avec une cadence interne de 50 MHz, on obtient une largeur d'impulsion interne de 10 ns. Par conséquent le circuit logique 64 complémente le signal de sortie retardé 72 avec les données de mise en synchronisme verrouillées 58, 60 sur la base de dix. 10 Par conséquent, les retards du système incluent le retard de propagation de 66 ns et le retard de phase de ns qui corrigent les données de retardd'entrée mémorisées dans les compteurs 108, 110, 112 pour laisser ns dans les compteurs 110 et 112 et 9 ns dans le compteur 108 du temporisateur programmable. Le retard engendré par le système est le suivant: Compteur principal 20 ns Temporisateur programmable 9 ns Circuit de retard de correction de propagation 66 ns 20 Correction de phase de déclenchement 8 ns Phase du signal de sortie ajoutée 2 ns ns Bien que l'on considère que l'invention pourrait être mise en pratique en se référant aux 25 diagrammes par blocs présentés sur les figures 2 et
3, les figures 5 et 6 présentent des schémas plus détaillés illustrant une réalisation particulière de l'invention. On se réfère ici à des composants classiques référencés sur les figures 2 et 3 pour le 30 comptage basse fréquence sans schéma de circuit détaillé.
Les impulsions de déclenchement 10-12 sont envoyées aux bascules 224, 226, respectivement, l'entrée étant sélectionnée par un sélecteur 222. La bascule d'entrée 224 ou 226 rend conducteur un circuit pilote 228 pour envoyer une impulsion d'entrée dans un premier temporisateur à constante localisée (LCD) 232. De préférence le temporisateur LCD 232 présente des prises de sortie qui envoient des signaux à des intervalles de
1-ns aux verrous 236, 238, 240, 242.
Les données qui apparaissent à la sortie du temporisateur LCD 232 sont verrouillées lors de l'arrivée du front suivant des impulsions d'horloge du fait que l'on envoie des impulsions d'horloge 32 et des impulsions d'horlorge inversée 34 pour verrouiller alternativement les données qui
se trouvent dans les verrous 236 et 238 ou 240 et 242.
La première paire de portes verrouillées envoie un signal de sortie aux portes logiques associées 250, 254 pour interdire l'apparition d'autres signaux de verrouillage. 15 Le signal indiquant que la sortie est verrouillée est également envoyé aux portes ET 256 et 258 pour permettre au décomptage du système de commencer au plus proche front montant d'impulsion sans attendre une longueur complète supplémentaire d'impulsion. 20 Les portes 256 et 258 coopèrent avec des impulsions d'horloge 32 et 34, respectivement, pourengendrer des trains d'impulsions de décomptage 262 et 264 qui commencent avec le prochain train d'impulsions 32, 34 arrivant après le signal de verrouillage. Le 25 signal de sortie provenant des verrous 236, 238, 240 et 242 est envoyé aux portes NON ET 268A, A, B, C, D, E,
F, G, H, J, et K. Lorsque la fonction logique d'une porte est satisfaite, le signal de sortie devient bas pour continuer à polariser les diodes associées aux 30 portes logiques satisfaites.
On peut voir sur la figure 5 que le temporisateur LCD 274 envoie un second jeu de données d'entrée du circuit logique de porte. Le temporisateur LCD 274 est connecté logiquement aux sorties complémentaires 35 des sorties du temporisateur LCD 232. Par conséquent,
18 2598570
la fonction du circuit logique de sortie sera satisfaite lorsque la somme du retard mesuré par le temporisateur LCD 232 et le signal de sortie du temporisateur LCD 274 est égale à une largeur d'impulsion, soit 10 ns, comme décrit ici. Le signal de sortie retardé 278 est produit par les portes du circuit logique 268 avec la même position temporelle par rapport aux impulsions d'horloge 32, 34 que celle de l'impulsion de déclenchement 10, 12 qui arrive. Le signal de sortie retardé 10 278 met en circuit le générateur d'impulsion de sortie 280 pour engendrer l'impulsion de sortie finale 282. Comme représenté sur la figure 5, l'impulsion de sortie 282 est produite avec une hauteur d'impulsion utile pour
activer le circuit relié (non représenté).
Le circuit représenté sur la figure 5 assure également plusieurs fonctions de service. Un signal de sortie provenant de la dernière prise du temporisateur LCD 274 se combine, par la porte NON ET 268A, avec un signal de réinitialisation inversé 320, comme décrit pour la figure 6, pour valider la porte NON ET 270 pour l'envoi d'un signal de réinitialisation automatique 272 à la fin du signal de sortie retardé. En outre, un signal d'invalidation d'horloge 178 est envoyé aux portes logiques 248 et 252 pour arrêter la suite du 25 cadencement du système. En outre, les bascules d'entrée
224, 226 de l'impulsion de déclenchement envoient une impulsion d'état 230 pour indiquer que le fonctionnement du système a été déclenché.
La figure 6 décrit maintenant un schéma 30 détaillé d'un circuit dont la fonction principale est de produire une seconde impulsion de sortie retardée 72 qui est une impulsion interne en synchronisation avec les impulsions d'horloge interne validées 262 ou 264, mais retardée par l'impulsion initiale de décomptage 262 ou 264, d'une durée fonctionnellement en relation avec les données d'entrée qui sont dans les registres 100. Comme représenté sur les figures 1 et 3, on peut introduire initialement dans les registres de données 100 des données provenant des sélecteurs de données 5. Il faut noter à nouveau que les données qui sont dans les registres de données 100 peuvent y être entrées manuellement au moyen de sélecteurs à molette ou peuvent y être entrées par un
système d'interface d'ordinateur, non représenté ici.
Dans l'un et l'autre cas, la donnée du retard d'entrée sélectionné est chargée dans le système
comme décrit ci-dessous.
Les données des registres (SD) 104 sont introduites dans les registres 108 et 110 en cadence avec 15 les impulsions de cadencement 102. Comme représenté sur la figure 3, on utilise des registres supplémentaires 112 pour accumuler une information de retard basse résolution en plus des données à base 10 ns qui sont dans le registre 110. Les circuits associés à ces données 20 basse résolution sont classiques et on ne les décrit
pas davantage en détail au-delà de la description qui
en a été faite pour la figure 3.
Lorsque les données de série ont été introduites dans les registres 108, 110, et 112
(figure 3), il faut charger ces données dans les compteurs 142, 146 et 154 (figure 3) pour permettre d'engendrer un signal retardé. On rappelle toutefois que les retards opératoires des composants et les retards de propagation dans le système interviennent maintenant 30 sur l'intervalle temporel de retard haute résolution. En conséquence, il est prévu des contacteurs d'étalonnage 286 pour entrer les résultats d'un étalonnage du retard interne dans le système.
On envoie alors les données concernant 35 le retard interne dans les compteurs 288 pour corriger le retard prépositionné, décalé dans les compteurs 142 et 146. Un train auxiliaire d'impulsions d'horloge 292 est envoyé aux portes OU 294 et 296. La porte 294 envoie un signal au compteur 300 qui agit comme compteur 5 pour tout d'abord envoyer un signal de validation 304 pour charger les compteurs de données dont on a discuté ci-dessus et pour envoyer rapidement après le signal de réinitialisation 302 au compteur 306 pour recevoir les impulsions de sortie provenant 10 de la porte OU 296. Le compteur 306 envoie un train
d'impulsions 308 aux compteurs d'étalonnage de décomptage 288 et également aux compteurs de données 142 et 146/.
Lorsque les compteurs d'étalonnage 288 sont vides, un signal de sortie 310 met fin au comptage d'étalonnage 15 par le signal 310 et agit pour produire le signal de réinitialisation de signe opposé RESET 320 et, Dar la porte NON OU 316, un signal de prépositionnement PRESET 322 au compteur de décomptage prépositionné 164
(figure 3).
Comme discuté ci-dessus pour la figure , les premières impulsions d'horloge 262 ou 264 qui arrivent après un verrouillage des données du temporisateur LCD 232, sont envoyées dans les bascules J-K 330 et 332, respectivement, la commutation étant faite par la porte OU exclusif 334 pour décompter le circuit associé. La porte NON OU 314 a agi pour réinitialiser les composants du système, la porte NON OU 316 fournissant le signal de prépositionnement PRESET 322 un certain temps après pour prépositionner les bascules 30 du système par l'intermédiaire des portes NON ET associées 326A, B, C, D. Les bascules 338A, B, C, et les portes NON OU associées 340 et 342 agissent comme compteur de décomptage prépositionnable et fournissent en outre des impulsions de sortie 166 à une fréquence 35 inférieure à celle des impulsions d'horloge du système 262, 264. A titre d'illustration, les impulsions de sortie 166 sont réduites d'un facteur de cinq à une fréquence de 10 MHz pour décompter les compteurs du système en commençant par le compteur qui contient les 5 données à base 100 ns (voir compteurs 154 sur la figure
3). Ce cadencement à fréquence relativement basse améliore la fiabilité et la précision du système. Dans tous les cas, les impulsions de sortie 346 provenant de la porte OU exclusif 334 servent à décompter le 10 compteur 164 (figure 3).
Comme indiqué sur la figure 3, des impulsions de décomptage 166 sont engendrées pour extraire en cadence les données basse résolution jusqu' à ce que les compteurs basse résolution soient vides et que les 15 portes logiques associées soient satisfaites. Le signal de sortie logique 170 est indicatif de l'achèvement du comptage basse résolution. Le signal de sortie 170 et les signaux de sortie 150 provenant du compteur de décomptage 164 sont envoyés à la porte logique 174. 20 Lorsque le signal entré satisfait la porte logique 174, un signal de sortie envoyé par cette porte 174 positionne le verrou 176, indiquant que le décomptage du retard basse résolution est terminé. Le verrou 176 fournit un signal de sortie de statut 178 qui indique un compte 25 final et invalide les portes logiques de cadence d'entrée
248 et 252 (voir figure 5).
Les données haute résolution du compteur 142 sont présentées sous forme décimale codée binaire sur les lignes de signaux 148 pour envoi dans le conver30 tisseur 162 qui donne des signaux de sortie décimaux 188. Les signaux de sortie décimaux 188 provenant du convertisseur 162 et des portes NON ET 348A, B, C, D, E, F, G, H. J et K collaborent avec un second temporisateur LCD 352 pour donner la composante haute 35 résolution du retard prépositionné. Une première impulsion interne retardée 180 est envoyée, par l'intermédiaire du conformateur d'impulsion 182, au second temporisateur LCD 352 dont les prises de sortie sont reliées logiquement aux portes NON ET associées 348A, B, C, D, E, F, G, H, J, K, en correspondance avec le signal de
sortie prépositionné engendré par le convertisseur 162.
Lorsque la fonction logique d'une porte est satisfaite, le signal de sortie associé devient bas pour polariser la diode connectée pour permettre d'envoyer le signal 10 retardé 196 qui rend conducteur le conformateur d'impulsion 198. Le conformateur d'impulsion 198 génère une seconde impulsion de sortie interne retardée 72 qui est alors synchronisée avec l'impulsion de déclenchement à l'arrivée pour donner une impulsion de sortie, comme 15 décrit ci-dessus pour la figure 5. A la fin de la génération de l'impulsion de sortie, le système peut être réinitialisé, soit manuellement, soit automatiquement. Comme discuté pour la figure 5, une impulsion de réinitialisation automa20 tique 272 est générée par le circuit logique de mise en synchronisme 268A. Si l'on en désire pas de réinitialisation automatique, on peut placer l'interrupteur 273 pour mettre à la terre le signal de réinitialisation automatique 272, permettant ainsi au signal de réini25 tialisation manuelle 271 d'entrer dans le compteur d'entrée 300 pour réinitialiser les composants du système. Dans les circuits décrits ici, les données de sortie qui ont la résolution de 1 ns désirée sont 30 fournies par les composants des temporisateurs LCD 232, 274, 352. De préférence, chaque temporisateur LCD provient de la société Automatic Coil Company comme
composant CD-301 C-199.
On a présenté la description ci-dessus 35 de la réalisation préférée de l'invention aux fins
b
d'illustration et de description. Elle n'est pas prévue pour être exhaustive ou pour limiter l'invention
à la forme précise décrite et, visiblement, de nombreuses modifications et variantes sont possibles à la lumière de l'enseignement ci-dessus. La réalisation a été choisie 5 et décrite pour mieux expliquer les principes de l'invention et son application pratique, permettant ainsi à d'autres hommes de l'art de mieux utiliser l'invention dans différentes réalisations et avec différentes modifications adaptées à l'usage particulier 10 envisagé. Il est prévu que l'objet de l'invention soit
défini par les revendications jointes.
Claims (14)
1. Circuit retardateur haute résolution pour engendrer une impulsion de sortie après une impulsion de déclenchement (2, 10, 12) avec un intervalle de temps de retard prescrit ayant une résolution qui est élevée par rapport à la basse résolution dont on dispose à partir d'impulsions d'horloge fournies, caractérisé en ce qu'il comprend: - un temporiseur & constante localisée (20) pour donner un premir signal de sortie (24) a des intervalles d'interpolation prédéterminés correspondant à ladite haute résolution à l'intérieur d'une période desdites impulsions d'horloge fournies suivant l'arrivée de ladite impulsion de déclenchement; - un verrou (26, 28) pour verrouiller ledit premier signal de sortie lorsqu'un front d'une dite impulsion d'horloge fournie est détecté, pour former une première donnée haute résolution de retard de mise en synchronisme (60); un moyen d'entrée (5A, 5B) pour prescrire un inter20 valle de temps de retard, avec ladite haute résolution, pour engendrer une impulsion de sortie après ladite -impulsion de déclenchement; - un moyen de retard pour engendrer une impulsion interne liée temporellement audit intervalle de temps 25 prescrit pour engendrer ladite impulsion de sortie retardée, ledit moyen de retard comportant un compteur (6, 110, 112) pour le chronométrage de relativement basse résolution et un second temporisateur à constante localisée (184, 352) pour le chronométrage de relati30 vement haute résolution; - un circuit répondant à ladite impulsion interne pour initier la génération d'une seconde donnée haute résolution de retard de mise en synchronisme; et - un circuit logique recevant ladite première et ladite seconde données de retard de mise en synchronisme et en faisant dériver de ladite impulsion de déclenchement ladite impulsion de sortie retardée de la valeur prescrite de l'intervalle de temps de
retard haute résolution.
2. Circuit retardateur selon la revendication 1,caractérisé en ce que ledit moyen de retard comporte en outre: - un moyen (164) pour faire décompter ledit compteur
(6, 110, 112);
- un circuit logique (174, 176) pour engendrer une impulsion d'entrée pour ledit second temporisateur à constante localisée (184, 352) lorsque ledit compteur (6, 110, 112) est arrivé, en décomptant, à une valeur prescrite; et - un moyen de comparaison pour engendrer ladite impulsion interne lorsque ledit second temporisateur à constante localisée (184, 352) engendre un signal 20 de sortie haute résolution à un instant qui est lié fonctionnellement à une portion haute résolution dudit
intervalle de temps prescrit.
3. Circuit retardateur selon la revendication 1, caractérisé en ce que ledit moyen de retard 25 comporte en outre: - un moyen de correction (122) pour ajuster ledit intervalle de temps de retard prescrit pour tenir compte des retards de propagation du signal à l'intérieur dudit
circuit retardateur.
4. Circuit retardateur selon la revendication 1, caractérisé en ce que ledit circuit logique inclue une pluralité de portes reliant, en complément l'un de l'autre, ledit premier signal de données de retard de mise en synchronisme et ledit
second signal de données de retard de mise en synchro-
nisme pour en faire dériver ladite impulsion de sortie à la même différence temporelle avec ladite impulsion
d'horloge que celle de ladite impulsion de déclenchement.
5. Circuit retardateur selon la revendication 1, caractérisé en ce que ledit circuit répondant comporte en outre: -un troisième temporisateur à constante localisée (74) qui reçoit ladite impulsion interne et envoie ledit 10 second signal de donnée de retard de mise en synchronisme à des intervalles d'interpolation correspondants à ladite
haute résolution.
6. Circuit retardateur selon la revendication 5, caractérisé en ce que ledit circuit 15 logique comporte: _ une pluralité de portes donnant un signal de sortie correspondant à la présence simultanée dudit premier signal de donnée de retard de mise en synchronisme et dudit second signal de donnée de retard de mise en 20 synchronisme, ledit second signal de retard étant le
complément dudit premier signal de retard.
7. Circuit retardateur selon la revendication 6, caractérisé en ce qu'il comporte en outre: -un générateur d'impulsions (82) recevant ledit signal 25 de sortie desdites portes; et -lesdites portes comportant des circuits NON ET pour polariser ledit générateur d'impulsions lors de ladite présence simultanée dudit premier signal et dudit second
signal de donnée de retard de mise en synchronisme.
8. Procédé pourengendrer une impulsion de sortie à la suite d'une impulsion de déclenchement à un retard dans le temps déterminé par un intervalle prescrit avec une résolution qui est élevée par rapport à la basse résolution dont on dispose à partir des 35 impulsions d'horloge fournies, caractérisé en ce qu'il consiste à:
27 2598570
-fournir un premier signal de sortie (24) à des intervalles d'interpolation prédéterminés, provenant d'un premier temporisateur à constante localisée (20), correspondant à ladite haute résolution à l'inté5 rieur d'une période desdites impulsions d'horloge fournies à la suite de l'entrée de ladite impulsion de déclenchement: -verrouiller ledit premier signal de sortie lorsqu'un front d'une dite impulsion d'horloge fournie est détecté 10 pour former la première donnée haute résolution de retard de mise en synchronisme; -prescrire un intervalle de temps de retard avec ladite haute résolution pour engendrerune impulsion de sortie à la suite de ladite impulsion de déclenchement;
15.engendrer une impulsion interne qui est temporellement liée audit intervalle de temps prescrit pour engendrer ladite impulsion de sortie retardée et comportant un retard temporel de relativement basse résolution provenant d'un compteur et un retard temporel de relativement haute résolution provenant d'un second temporisateur à constante localisée; _engendrerune seconde donnée haute résolution de retard de mise en synchronisme en réponse à ladite impulsion 25 interne; -entrer ladite première donnée et ladite seconde donnée de retard de mise en synchronisme dans le circuit logique; et faire dériver de ladite impulsion de déclenchement, 30 dans ledit circuit logique, ladite impulsion de sortie retardée dudit intervalle de temps de
retard haute résolution prescrit.
9. Procédé selon la revendication 8, dans lequel ladite étape consistant à engendrer ladite im35 pulsion interne caractérisé en ce qu'il consiste en outre à:
28 2598570
-faire décompter Ledit compteur; engerEndre logiquement une impulsion d'entrée pour ledit second temporisateur à constante localisée lorsque ledit compteur a décompté pour atteindre une valeur prescrite; et *engendrer ladite impulsion interne lorsque ledit second temporisateur à constante localisée engendre un signal de sortie haute résolution correspondant à une portion
haute résolution dudit intervalle de temps prescrit.
10. Procédé selon la revendication 8, caractérisé en ce que ladite étape consistant à engendrer ladite impulsion interne comporte en outre les étapes de: corriger ledit intervalle de temps prescrit pour tenir
compte des retards de propagation du signal à l'intérieur 15 dudit circuit retardateur.
11. Procédé selon la revendication 8, caractérisé en ce que ladite étape consistant à entrer ladite première donnée et ladite seconde donnée de retar4 de mise en synchronisme comporte en outre les étapes de: 20.rendre complémentaires ladite première donnée de retard de mise en synchronisme et ladite seconde donnée de retard de mise en synchronisme par l'intermédiaire d'une pluralité de portes logiques pour en faire dériver ladite impulsion de sortie à la même différence temporelle avec ladite impulsion d'horloge que celle de ladite
impulsion de déclenchement.
12. Procédé selon la revendication 8, caractérisé en ce que ladite étape consistant à engendrer ladite seconde donnée de retard de mise en synchronisme comporte en 30 outre les étapes suivantes: -entrer ladite impulsion interne dans un troisième temporisateur à constante localisée; et _faire sortir ledit second signal de donnée de retard de mise en synchronisme à des intervalles d'interpolation 35 correspondant à ladite haute résolution et en mode complémentaire à ladite première donnée de retard de
mise en synchronisme.
13.- Procédé selon la revendication caractérisé en ceque ladite étape consistant à faire dériver l'impulsion de sortie comporte l'étape de:
_engendrerun signal de sortie correspondant à la présence simultanée de ladite première donnée de retard de mise en synchronisme et de ladite seconde donnée, complémentaire, de retard de mise en synchronisme.
14. Procédé selon la revendication 13, caractérisé en ce qu'il comprend en outre l'étape de: -engendrerdans un générateur d'impulsions une impulsion sensible audit signal de sortie desdites portes, lesdites portes comportant des circuits NON ET pour polariser 15 ledit générateur d'impulsions lors de ladite arrivée simultanée de ladite première donnée et de ladite seconde donnée, en mode complémentaire, de retard de
mise en synchronisme.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/861,380 US4719375A (en) | 1986-05-09 | 1986-05-09 | High resolution digital delay timer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| FR2598570A1 true FR2598570A1 (fr) | 1987-11-13 |
Family
ID=25335636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR8706576A Withdrawn FR2598570A1 (fr) | 1986-05-09 | 1987-05-11 | Circuit retardateur numerique |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4719375A (fr) |
| JP (1) | JPS62269412A (fr) |
| CA (1) | CA1268524A (fr) |
| DE (1) | DE3715227A1 (fr) |
| FR (1) | FR2598570A1 (fr) |
| GB (1) | GB2190774B (fr) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6279379A (ja) * | 1985-10-02 | 1987-04-11 | Ando Electric Co Ltd | タイミング信号発生装置 |
| JPS62118272A (ja) * | 1985-11-19 | 1987-05-29 | Ando Electric Co Ltd | パタ−ン発生装置 |
| JPS62184373A (ja) * | 1986-02-07 | 1987-08-12 | Ando Electric Co Ltd | 試験信号発生回路 |
| JPS62261084A (ja) * | 1986-05-06 | 1987-11-13 | Ando Electric Co Ltd | タイミング信号発生装置 |
| US4825109A (en) * | 1986-06-13 | 1989-04-25 | American Home Products Corporation | Digital delay circuit |
| US5140688A (en) * | 1986-11-10 | 1992-08-18 | Texas Instruments Incorporated | GaAs integrated circuit programmable delay line element |
| US4771279A (en) * | 1987-07-10 | 1988-09-13 | Silicon Graphics, Inc. | Dual clock shift register |
| DE4235317C2 (de) * | 1991-11-01 | 1994-07-07 | Hewlett Packard Co | Steuerbare Verzögerungsschaltung |
| DE4244696C2 (de) * | 1991-11-01 | 1995-05-18 | Hewlett Packard Co | Verfahren zum Kalibrieren einer steuerbaren Verzögerungsschaltung |
| US5473638A (en) * | 1993-01-06 | 1995-12-05 | Glenayre Electronics, Inc. | Digital signal processor delay equalization for use in a paging system |
| US5621705A (en) * | 1994-05-02 | 1997-04-15 | Colorado Seminary | Programmable timing unit for generating multiple coherent timing signals |
| JPH08139577A (ja) * | 1994-11-07 | 1996-05-31 | Mitsubishi Electric Corp | 可変遅延回路 |
| GB2346458B (en) * | 1999-01-29 | 2002-12-18 | Ibm | Calibrating high resolution measurements |
| US7881415B2 (en) | 2006-12-29 | 2011-02-01 | Atmel Corporation | Communication protocol method and apparatus for a single wire device |
| CN102768755B (zh) * | 2011-05-06 | 2016-04-06 | 腾讯科技（深圳）有限公司 | 获取图片的缩略图的方法和装置 |
| US9787293B2 (en) | 2014-01-29 | 2017-10-10 | Regents Of The University Of California | Current-mode clock distribution |
| DE102020209640A1 (de) * | 2020-07-30 | 2022-02-03 | Dialog Semiconductor (Uk) Limited | Verzögerungsleitung eines digitalen zeitgebers mit unterabtastgenauigkeit |
| CN116707496B (zh) * | 2023-08-01 | 2023-10-13 | 青岛本原微电子有限公司 | 一种高分辨率脉冲信号处理电路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58218230A (ja) * | 1982-06-11 | 1983-12-19 | Fujitsu Ltd | 遅延時間選定回路 |
| EP0127172A2 (fr) * | 1983-05-31 | 1984-12-05 | Siemens Aktiengesellschaft | Circuit pour le décalage de la phase d'un signal d'horloge |
| EP0183875A2 (fr) * | 1983-12-29 | 1986-06-11 | Advantest Corporation | Circuit logique synchrone |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4564953A (en) * | 1983-03-28 | 1986-01-14 | Texas Instruments Incorporated | Programmable timing system |
| US4516861A (en) * | 1983-10-07 | 1985-05-14 | Sperry Corporation | High resolution and high accuracy time interval generator |
| US4631484A (en) * | 1984-12-21 | 1986-12-23 | Allied Corporation | Multimode pulse generator |
-
1986
- 1986-05-09 US US06/861,380 patent/US4719375A/en not_active Expired - Fee Related
-
1987
- 1987-04-30 CA CA000536078A patent/CA1268524A/fr not_active Expired - Fee Related
- 1987-05-01 GB GB8710369A patent/GB2190774B/en not_active Expired - Fee Related
- 1987-05-07 DE DE19873715227 patent/DE3715227A1/de not_active Withdrawn
- 1987-05-09 JP JP62113404A patent/JPS62269412A/ja active Pending
- 1987-05-11 FR FR8706576A patent/FR2598570A1/fr not_active Withdrawn
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58218230A (ja) * | 1982-06-11 | 1983-12-19 | Fujitsu Ltd | 遅延時間選定回路 |
| EP0127172A2 (fr) * | 1983-05-31 | 1984-12-05 | Siemens Aktiengesellschaft | Circuit pour le décalage de la phase d'un signal d'horloge |
| EP0183875A2 (fr) * | 1983-12-29 | 1986-06-11 | Advantest Corporation | Circuit logique synchrone |
Non-Patent Citations (3)
| Title |
|---|
| ELECTRONICS INT. vol. 51, no. 5, 2 mars 1978, pages 114-117, New York, US; L. GARDE: "Easy impedance matching opens the digital door to analog delay lines" * |
| IBM TECHNICAL DISCLOSURE BULLETIN, vol. 24, no. 12, mai 1982, pages 6607-6609, New York, US; J.B. LANDROCK et al.: "Programmable accurate on-chip delay" * |
| PATENT ABSTRACTS OF JAPAN, vol. 8, no. 70 (E-235)[1507], 3 avril 1984; & JP-A-58 218 230 (FUJITSU K.K.) 19-12-1983 * |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2190774B (en) | 1990-05-09 |
| GB8710369D0 (en) | 1987-06-03 |
| US4719375A (en) | 1988-01-12 |
| GB2190774A (en) | 1987-11-25 |
| JPS62269412A (ja) | 1987-11-21 |
| CA1268524A (fr) | 1990-05-01 |
| DE3715227A1 (de) | 1987-11-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| FR2598570A1 (fr) | Circuit retardateur numerique | |
| FR2589585A1 (fr) | Circuit destine a la synchronisation d'un controleur de circuit a canaux multiples | |
| FR2544932A1 (fr) | Amplificateur vertical d'oscilloscope comportant un circuit declencheur logique booleen a declenchement hierarchise | |
| CH636211A5 (fr) | Detecteur de feu discriminant par comptage d'impulsions. | |
| FR2790152A1 (fr) | Dispositif de suppression de decalage d'horloge | |
| FR2577087A1 (fr) | Dispositif de distribution d'horloge tripliquee, chaque signal d'horloge comportant un signal de synchronisation | |
| FR2693860A1 (fr) | Convertisseur parallèle-série. | |
| FR2677515A1 (fr) | Circuit diviseur de frequence. | |
| EP0680170B1 (fr) | Circuit de transmission d'un signal code en ligne sur une ligne téléphonique comprenant un synchroniseur de fréquence | |
| EP1521143A1 (fr) | Convertisseur temps-numérique | |
| FR2472220A1 (fr) | Procede d'ajustement numerique de la frequence d'un oscillateur dans un dispositif electronique de mesure du temps | |
| EP0536042B1 (fr) | Dispositif de détection d'accrochage d'une boucle à verrouillage de phase numérique | |
| FR2707814A1 (fr) | Dispositif de mesure de la durée d'un intervalle de temps. | |
| EP0020205B1 (fr) | Dispositif de synchronisation d'un signal d'horloge et système de transmission de données synchrones comportant un tel dispositif | |
| EP0302562A1 (fr) | Synthétiseur de fréquences présentant un dispositif indicateur d'accord | |
| EP0025731A1 (fr) | Sélecteur de demandes asynchrones dans un système de traitement de l'information | |
| EP0574287B1 (fr) | Circuit de temps mort de type reconductible | |
| EP1303043A1 (fr) | Filtre digital pour reduire des pics de tension | |
| EP0706100B1 (fr) | Dispositif de mesure de la durée d'un intervalle de temps | |
| FR3025901A1 (fr) | Dispositif de generation d'un signal d'horloge par multiplication de frequence | |
| EP0193453A1 (fr) | Dispositif pour contrôler la période séparant des impulsions | |
| FR3109040A1 (fr) | Procédé de comptage d’événements d’un réseau extérieur | |
| FR2476942A1 (fr) | Base de temps numerique avec commutation coherente du taux d'horloge d'echantillonnage | |
| EP0821488A1 (fr) | Dispositif de sélection de fréquence muni d'un détecteur de verrouillage | |
| FR2493553A1 (fr) | Appareillage pour la datation precise d'un evenement par rapport a une reference de temps |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| ST | Notification of lapse |