JPS5936389A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS5936389A JPS5936389A JP14638082A JP14638082A JPS5936389A JP S5936389 A JPS5936389 A JP S5936389A JP 14638082 A JP14638082 A JP 14638082A JP 14638082 A JP14638082 A JP 14638082A JP S5936389 A JPS5936389 A JP S5936389A
- Authority
- JP
- Japan
- Prior art keywords
- timing
- circuit
- memory cards
- different
- access times
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、情報処理装置に於ける記憶装置に関する。
従来、この種の記憶装置においては、メモリカードのア
クセスタイムは総て同じでなければならなかった。また
、メモリカードをアクセスタイムの異なるメモリカード
と又換する場合も、総てのメモリカードを交換しなけれ
ばならないし、多少の回路の変更を必要とするという欠
点があった。
クセスタイムは総て同じでなければならなかった。また
、メモリカードをアクセスタイムの異なるメモリカード
と又換する場合も、総てのメモリカードを交換しなけれ
ばならないし、多少の回路の変更を必要とするという欠
点があった。
本発明の目的は、アクセスタイムの異なるメモリカード
のそれぞれに対して設定したタイミングを、記憶装置に
アクセスされるアドレスに応じて切り換えることによっ
て、アクセスタイムの異なるメモリカードの使用を可能
としたものである８〔発明の構成〕 本発明はメモリカードのそれぞれのアクセスタイムに対
応１−てそれぞれのタイミングを発生するタイミング発
生回路と、アクセスされるアドレスに応じて、前記タイ
ミングの切り換えを行なうタイミング選択回路と、アク
セスタイムの異なるメモリカードの実装状態に応じてモ
ードを設定するレジスタとを含んで構成される。
のそれぞれに対して設定したタイミングを、記憶装置に
アクセスされるアドレスに応じて切り換えることによっ
て、アクセスタイムの異なるメモリカードの使用を可能
としたものである８〔発明の構成〕 本発明はメモリカードのそれぞれのアクセスタイムに対
応１−てそれぞれのタイミングを発生するタイミング発
生回路と、アクセスされるアドレスに応じて、前記タイ
ミングの切り換えを行なうタイミング選択回路と、アク
セスタイムの異なるメモリカードの実装状態に応じてモ
ードを設定するレジスタとを含んで構成される。
次に本発明について１図面全参照して詳細に説明する。
第１図、第２図は本発明の詳細な説明するもので、それ
ぞれメモリカード実装図および本発明の一実施例の回路
図である。
ぞれメモリカード実装図および本発明の一実施例の回路
図である。
第１図に示すように、メモリカードは４枚単位にアクセ
スされ、ＢｙｔｅＯ〜７のデータが読出される。メモリ
カード４枚単位のそれぞれｆ、ＣＡＲＤＯ，ＣＡＲＤＩ
とし、ＣＡＲＤＯのアドレスをＡＯｌＣＡＲＤｌのアド
レスをＡ１とする。またＣＡＲＩ）０とＣＡＲＩ）１の
アクセスタイムの相違による記憶装置内のタイミングｆ
ｍＴ、 ｎ ’ｌ’ とする。
スされ、ＢｙｔｅＯ〜７のデータが読出される。メモリ
カード４枚単位のそれぞれｆ、ＣＡＲＤＯ，ＣＡＲＤＩ
とし、ＣＡＲＤＯのアドレスをＡＯｌＣＡＲＤｌのアド
レスをＡ１とする。またＣＡＲＩ）０とＣＡＲＩ）１の
アクセスタイムの相違による記憶装置内のタイミングｆ
ｍＴ、 ｎ ’ｌ’ とする。
ＣＡＲＩ）０とＣＡ、ＲＩ）１の組合せによるアクセス
タイムの相違によるタイミングの組合せは（ＣＡＲＤＯ
、ＣＡＲＤＩ ）＝（ｍＴ、ｍＴ）、（ｍＴ、ｎＴ）。
タイムの相違によるタイミングの組合せは（ＣＡＲＤＯ
、ＣＡＲＤＩ ）＝（ｍＴ、ｍＴ）、（ｍＴ、ｎＴ）。
（ｎＴ、ｍＴ）、及び（ｎＴ、ｎＴ）の４通りの場合が
ある。この４通りの場合ｅ（ｘ、ｙ）の２ビツトで表現
する。（ｘ 、 ｙ ） Ｏ（ＣＡＲＤ Ｏ、ＣＡＲＤ
ｌ ）＝（ｍＴ、ｍＴ ）； （女、）’ ）Ｉ−＞
（ＣＡＲＤＯ。
ある。この４通りの場合ｅ（ｘ、ｙ）の２ビツトで表現
する。（ｘ 、 ｙ ） Ｏ（ＣＡＲＤ Ｏ、ＣＡＲＤ
ｌ ）＝（ｍＴ、ｍＴ ）； （女、）’ ）Ｉ−＞
（ＣＡＲＤＯ。
ＣＡＲＤｌ）＝（ｍＴ、ｎＴ）：（ｘ、ｙ） ０（Ｃ
ＡＲＤＯ、ＣＡＲＤＩ ）＝（ｎＴ、ｍＴ）： （ｘ、
ｙ）ｒ）（ＣＡＲＤＯ，ＣＡＲＤＩ）＝（ｎＴ。
ＡＲＤＯ、ＣＡＲＤＩ ）＝（ｎＴ、ｍＴ）： （ｘ、
ｙ）ｒ）（ＣＡＲＤＯ，ＣＡＲＤＩ）＝（ｎＴ。
ｎＴ）とすると、第２図に示すような回路構成が得られ
る。第２図について以下に具体的に説明する。
る。第２図について以下に具体的に説明する。
１ば、Ｘ、ｙの２ビツトをセントするモ〜 ドレジスタ
で、診断動作あるいは、シフト動作によ一フてセントさ
れる。例えば、（ＣＡＲＤＯ、ＣＡＩえＤｌ）＝（ｍＴ
、ｎＴ）の場合は、フリップフロ。
で、診断動作あるいは、シフト動作によ一フてセントさ
れる。例えば、（ＣＡＲＤＯ、ＣＡＩえＤｌ）＝（ｍＴ
、ｎＴ）の場合は、フリップフロ。
プ１−１と１−２にそれぞれ”０”、”１”をセ、トス
ル。また２はデコーダ、３はタイミング発生回路、４は
タイミング選択回路、５はアドレスＡＯの入力線、６は
アドレスＡ１の入力線、７はタイミングｍＴの出力線、
８はタイミングｎＴの出力線、９〜１２はデコード信号
、１３はメモリタイミング信号金示す。前記のようにモ
ードレジスタ１のフリッププロップ１−１および１−２
にそれぞれ０″と″１″ヲセノトすると、１０のライン
のみ１″で９，１１及び１２のラインが”０”となる。
ル。また２はデコーダ、３はタイミング発生回路、４は
タイミング選択回路、５はアドレスＡＯの入力線、６は
アドレスＡ１の入力線、７はタイミングｍＴの出力線、
８はタイミングｎＴの出力線、９〜１２はデコード信号
、１３はメモリタイミング信号金示す。前記のようにモ
ードレジスタ１のフリッププロップ１−１および１−２
にそれぞれ０″と″１″ヲセノトすると、１０のライン
のみ１″で９，１１及び１２のラインが”０”となる。
従って、ＣＡＲＤＯがアクセスされるときは、入力線５
のアドレスＡＯｅ“１”、入力線６のアドレスＡＩ’ｋ
”０”とすると、タイミング発生回路３で発生された出
力線７のタイミングｍＴと出力線８のタイミングｎＴの
うち、タイミングｍＴがタイミング選択回路４で選択さ
れ、ライン１３から出力されて、記憶装置内で使用され
る。
のアドレスＡＯｅ“１”、入力線６のアドレスＡＩ’ｋ
”０”とすると、タイミング発生回路３で発生された出
力線７のタイミングｍＴと出力線８のタイミングｎＴの
うち、タイミングｍＴがタイミング選択回路４で選択さ
れ、ライン１３から出力されて、記憶装置内で使用され
る。
また、ＣＡＲＤｌがアクセス烙れると、入力線５のアド
レスＡＯ’ｋ”０”、入力線６のアドレスＡ１’ｉ”ｌ
”とし％ ｎＴのタイミングが選択される。その他のモ
ード（ｘ、ｙ）＝（０，ｏ）、（ｉ、ｏ）。
レスＡＯ’ｋ”０”、入力線６のアドレスＡ１’ｉ”ｌ
”とし％ ｎＴのタイミングが選択される。その他のモ
ード（ｘ、ｙ）＝（０，ｏ）、（ｉ、ｏ）。
（１，１）の場合も同様の方法でアクセスされたアドレ
スに応じてタイミングが選択される。
スに応じてタイミングが選択される。
以上の説明のように、アクセスされたアドレスに応じて
メモリカードのアクセスタイムにあったタイミングが選
択されるため、アクセスタイムの異なるメモリカードの
実装と、そのメモリカードへのアクセスが可能になる。
メモリカードのアクセスタイムにあったタイミングが選
択されるため、アクセスタイムの異なるメモリカードの
実装と、そのメモリカードへのアクセスが可能になる。
本発明には以上説明したように、アクセスタイムの異な
るメモリカードの混在した実装に於いてアクセスされた
アドレスに応じて、メモリカードのアクセスタイムにあ
ったタイミング金選択することにより、演算処理装置等
の命令が要求する速度に応じた記憶装置の使い分けがで
きるという効果がある。
るメモリカードの混在した実装に於いてアクセスされた
アドレスに応じて、メモリカードのアクセスタイムにあ
ったタイミング金選択することにより、演算処理装置等
の命令が要求する速度に応じた記憶装置の使い分けがで
きるという効果がある。
第１図は、本発明におけるメモリカードの一例の実装図
であるっ第２図は、本発明の一実施例を示す回路構成図
である。 １・・・・・・モードレジスタ、２・・・・・・デコー
ダ、３・・・・・・タイミング発生回路、４・・・・・
・タイミング選択回路、５・・・・・・アドレスＡＯの
入力線、６・・・・アドレスＡ１の入力線、７・・・・
・・タイミングｍＴの出力線、８・・・・・・タイミン
グｎ′ｒの出力線、９〜１２・・・・・デコード信号、
１３・・・・・・メモリタイミング信号。
であるっ第２図は、本発明の一実施例を示す回路構成図
である。 １・・・・・・モードレジスタ、２・・・・・・デコー
ダ、３・・・・・・タイミング発生回路、４・・・・・
・タイミング選択回路、５・・・・・・アドレスＡＯの
入力線、６・・・・アドレスＡ１の入力線、７・・・・
・・タイミングｍＴの出力線、８・・・・・・タイミン
グｎ′ｒの出力線、９〜１２・・・・・デコード信号、
１３・・・・・・メモリタイミング信号。
Claims (1)
- メモリカードのそれぞれのアクセスタイムに対応してそ
れぞれのタイミングを発生するタイミング発生回路と、
アクセスされるアドレスに応じて、前記タイミングの切
り換えを行なうタイミング選択回路と、アクセスタイム
の異なるメモリカードの実装状態に応じてモード全設定
するレジスタとを含む記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14638082A JPS5936389A (ja) | 1982-08-24 | 1982-08-24 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14638082A JPS5936389A (ja) | 1982-08-24 | 1982-08-24 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5936389A true JPS5936389A (ja) | 1984-02-28 |
Family
ID=15406395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14638082A Pending JPS5936389A (ja) | 1982-08-24 | 1982-08-24 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5936389A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6386046A (ja) * | 1986-09-30 | 1988-04-16 | Pfu Ltd | メモリ・セレクト方式 |
-
1982
- 1982-08-24 JP JP14638082A patent/JPS5936389A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6386046A (ja) * | 1986-09-30 | 1988-04-16 | Pfu Ltd | メモリ・セレクト方式 |
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