JPS63174419A

JPS63174419A - デジタル信号補償装置

Info

Publication number: JPS63174419A
Application number: JP62336745A
Authority: JP
Inventors: ペイウワ・ロー; トラン・ソング
Original assignee: Tektronix Inc
Current assignee: Tektronix Inc
Priority date: 1986-12-29
Filing date: 1987-12-28
Publication date: 1988-07-18
Also published as: US4789952A; EP0273581A3; EP0273581A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、信号補償装置、特に、理想的でない線形装置
の動作により生しる振幅及び（又は）位相歪みを補正す
るデジタル信号補償装置に関するものである。

〔従来の技術及び問題点〕

一般に、線形アナログ装置は、全体的な装置の応答を制
限するような動作特性を有する。これらには、例えば、
ステップ入力に応答した発振や限定された周波数応答な
どがある。装置を製品化する際に用いる部品の不正確さ
く部品の値で１〜５パーセントの許容誤差）、例えば温
度変動による素子の動作点の変動や各部品のその他の理
想的でない特性など種々の理由により、上述の制限が生
じる。

従来、アナログ信号処理装置による望ましくない影響を
除くために、多くの方法が試みられてきた。かかる試み
は、アナログ及びデジタルの両方について行われた。ア
ナログの場合には、一般にフィルタ回路を用いて望まし
くない影響を補償するように伝達関数を選択した。アナ
ログ信号装置からの信号をアナログ・フィルタに供給す
ると、このフィルタからの出力信号は原信号に近似し、
アナログ信号装置による望ましくない影響が小さくなる
。かかる対策の成功の程度は色々であるが、アナログ・
フィルタ回路もアナログ信号処理装置と同様な制限を受
けるので、かかる対策は、問題に対する限定的な解決法
にしかならない。

デジタルの場合には、デジタル・フィルタを用いている
。しかし、求めるデジタル・フィルタを設計するのに必
要な情報を決定する過程は、厄介であった。先ず、既知
の信号をアナログ信号装置に加えた後、この結果を周波
数領域に変換する。

周波数領域においては、アナログ信号装置の所望の応答
を既知の信号に対する応答により分割して、所望フィル
タ動作の仕様を得る。そして、分割処理の結果を逆フー
リエ変換により時間領域に戻す、上述の処理の結果が、
アナログ信号装置の望ましくない影響を取り除く伝達関
数を有するデジタル・フィルタの仕様となる。この方法
は、所望のデジタル・フィルタに関する設計情報を与え
るが、それによるデジタル・フィルタは、一般に非常に
多くの信号タップを有するので、非常に多くの計算が必
要になる。このようにして得られるフィルタは、実際の
立場からは望ましくない。

したがって、本発明の目的は、多くの計算を必要とせず
、適用するアルゴリズムが簡単なデジタル信号補償装置
を提供するにある。

本発明の他の目的は、融通性に冨み、種々の応用に適す
るデジタル信号補償装置を提供するにあ〔問題点を解決
するための手段及び作用〕本発明は、アナログ装置の不
正確さを補正して、装置の動作特性を所望応答に近似さ
せる装置である。本発明のデジタル信号補償装置は、ト
レーニング（調整用）関数発生器、特性が調整可能な適
応デジタル・フィルタ及びこのデジタル・フィルタの特
性を制御する制御器を具えている。

本発明に用いる信号処理装置（又は信号取込み装置）は
、アナログ及びデジタルの両方の信号処理部分から構成
されてアナログ・デジタル変換機能を有する。アナログ
部分は、例えばプローブ、増幅器、フィルタ及び波形（
信号）処理器を具え、デジタル部分は、例えばサンプリ
ング（保持）回路、アナログ・デジタル変換器及び関連
したメモリを具える。本装置のトレーニング（調整）段
階において、調整用関数発生器からの入力基準信号を信
号取込み装置のアナログ及びデジタルの両方の信号処理
部分に通す。この信号取込み装置からの出力信号を歪ん
だ信号（歪み信号）と呼ぶことにする。デジタル信号補
償装置は、補正方法に従って歪み信号を入力基準信号に
合わせる（所定関係とする）ように動作する。補正方法
には、最小２乗平均法、最小２乗法、傾斜探索法、その
他頻イ以の補正法がある。この装置の調整段階の後、正
常動作においてデジタル信号補償装置を固定デジタル・
フィルタとして用い、信号取込み装置による大部分の線
形歪みを補償する。

本発明のデジタル信号補償装置はまた、２つ以上の信号
チャンネルの特性を等しくする（等化する）ことができ
る。すなわち、一方の信号チャンネルを基準チャンネル
として、共通入力を受けた総てのチャンネルの出力が基
準チャンネルの出力と類似するように、残りの信号チャ
ンネルを等化するのに応用できる。

したがって、本発明は、第１及び第２の発明に分けられ
る。

〔実施例〕

第１図は、第１発明の実施例を示す機能的プロツク図で
ある。第１図に示す信号取込み装置（１０）は、アナロ
グ信号処理装置（１２）及びデジタル信号処理装置（１
４）を具えたアナログ・デジタル変換機能を有する信号
処理装置である。アナログ信号処理装置（１２）は、入
力端子（１６）及び出力端子（１８）を有し、種々のア
ナログ信号処理回路、例えば増幅器、フィルタ及び同様
な波形（信号）処理器などを含む。同様に、デジタル信
号処理装置（１４）も、入力端子（２０）及び出力端子
（２２）を有し、種々のデジタル信号処理回路、例えば
サンプリング（保持）回路、アナログ・デジタル変換器
及びデジタル・メモリなどを含む。調整用関数発生器（
３０）は、信号出力端子（３２）　、　（３４）及びト
リガ出力端子（３６）を具える。第１図に示す装置にお
いて、調整用関数発生器（３０）が発生する出力信号は
、端子（３２）にアナログ形式で現われ、端子（３４）
にデジタル形式で現われる。出力信号が２進信号の場合
、すなわち２つの別個の状態しかない場合は端子（３２
）及び（３４）に生じる信号は等しくなるが、端子（３
２）に生じる信号はアナログ的に取扱う。端子（３６）
に発生する信号は、出力信号の開始と一致し、同期の目
的に使用する。この点に関し、第１図の装置では調整用
関数発生器（３０）がトリガ信号を発生しているが、当
業者には明らかなように、調整用関数発生器（３０）が
トリガ信号を受けて同様に後述の出力信号を発生するこ
ともできる。更に、適応デジタル・フィルタ（４０）は
、入力端子（４２）、制御端子（４４）及び出力端子（
４６）を具えており、詳細に後述する如く、端子（４２
）の信号に対して制御端子（４４）に供給される制御情
報に応じて選択されたフィルタ動作を行う。最後に、制
御器（５０）は、入力端子（５２Ｌ　（５４）、（５６
）及び出力端子（５８）を有しており、詳細に後述する
如く、端子（５２）　、　（５４）及び（５６）に供給
される信号情報に応じて端子（５８）に制御情報を発生
し、これによりデジタル・フィルタ（４０）を制御する
。

第１図の装置は、次のように動作する。調整用関数発生
器（３０）は、選択された基準信号をアナログ信号処理
装置（１２）及び制御器（５０）に供給する。

アナログ信号処理装置（１２）及びデジタル信号処理装
置（１４）は、予め選択された設計基準に従って調整用
関数発生器（３０）からの信号を処理する。しかし、一
般にアナログ装置には周波数制限があるので、アナログ
信号処理装置（１２）は意図した設計基準に厳格に従っ
た信号を発生しない。よって、デジタル信号処理装置（
１４）の端子（２２）からの出力信号は、調整用関数発
生器（３０）が発生した信号を処理した結果として期待
する信号から外れている。

制御器（５０）から端子（４４）に供給された制御情報
に応答するデジタル・フィルタ（４０）は、更に信号を
処理しアナログ信号処理装置（１２）及びデジタル信号
処理装置＜１４）により生じた望ましくない影響を取り
除く。制御器（５０）は、調整用関数発生器（３０）の
端子（３４）からの信号とデジタル・フィルタ（４０）
の端子（４６）からの信号とを比較し、両信号の端子（
５８）に差に応した制御情報を発生する。制御器（５０
）がデジタル・フィルタ（４０）の端子（４４）にこの
制御情報を供給してデジタル・フィルタ（４０）の特性
を調整するので、端子（４６）に生じる出力信号は、調
整用関数発生器（３０）の端子（３４）からの信号に非
常に近似したものとなる。

上述の如く制御器（５０）によりデジタル・フィルタ（
４０）の動作を調整しておけば、第２図に示すアナログ
信号処理装置（１２）、デジタル信号処理装置（１４）
及びデジタル・フィルタ（４０）の組合せは、望ましく
ない影響を最小にして、意図した設計基準に従った所望
の信号処理機能を果たす。第２図は、調整用関数発生器
（３０）及び制御器（５０）がないだけで第１図と同じ
である。第２図において、入力信号（７０）をアナログ
信号処理装置（１２）の端子（１６）に供給し、出力信
号（８０）をデジタル・フィルタ（４０）の端子（４６
）から得る。上述の如く、調整用関数発生器（３０）　
（第１図）からの信号に応してデジタル・フィルタ（４
０）の特性を決める係数を予め調整しておくので、もは
や端子（４４）を制御器（５０）の端子（５８）に接続
する必要はない。すなわち、デジタル・フィルタ（４０
）の係数を調整した後は、第２図の装置の平常動作に制
御器（５０）及び調整用関数発生器（３０）の機能は不
要である。デジタル・フィルタ（４０）は、デジタル信
号処理装置（１４）の端子（２２）からの信号を処理し
て、アナログ信号処理装置（１２）及びデジタル信号処
理装置（１４）の組合せ信号処理により生じた望ましく
ない影響を除く。

好適な実施例においては、デジタル・フィルタ（４０）
は有限インパルス応答デジタル・フィルタであり、詳細
に後述する如く、端子（４４）に供給される制御情報に
応じてその係数を調整できる。制御器（５０）は、詳細
に後述する如く、調整用関数発生器（３０）の端子（３
４）からの信号及びデジタル・フィルタ（４０）の端子
（４６）からの信号間の誤差を最小にするように、選択
した補正方法に従って上述の係数を調整する。

本装置は、調整用関数発生器（３０）より端子（３２）
及び（３４）に調整用の基準信号を供給し、信号取込み
装置（１０）の応答特性を容易に決定できるようにして
いるが、この調整用信号は、信号取込み装置（１０）が
扱う周波数帯域に対して充分なエネルギをもたなければ
ならない。更に、エイリアシングは非線形的効果を与え
るので、デジタル信号処理装置（１４）のサンプリング
周波数は、調整用関数発生器（３０）が発生した信号に
対してエイリアシングを避けるのに充分なほど高くなけ
ればならない。そして、デジタル・フィルタ（４０）の
端子（４６）の出力信号及び調整用信号から制御器（５
０）が検出した誤差信号は、信号取込み装置（１０）に
存在する歪みのみを反映するのが望ましいので、調整用
信号は、信号取込み装置（１０）及び制御器（５０）の
処理に対し同期していなければならない。よって、調整
用関数発生器（３０）は更に、調整用信号の発生と一致
したトリガ信号を端子（３６）に発生する。

上述に加えて、デジタル信号処理装置（１４）内のサン
プリング・クロックの周波数は、調整用関数発生器（３
０）内のクロック周波数に調和した関係になければなら
ない。

本装置によれば、調整用関数発生器（３０）が発生する
調整用信号は、パルス列信号、ランダム・シーケンス信
号、又は制御器（５０）が予め知っている任意の特性の
信号でよい。パルス列信号を用いる場合、用いるパルス
の持続時間が不充分であると、発生した信号の立上がり
及び立下がり縁の情報を検出できない。しかし、用いる
パルスの持続時間が長過ぎると、高周波数部分のパワー
密度スペクトラムが信号取込み装置（１０）に関する十
分な仕様的情報を与えるのに適さなくなる。アメリカ合
衆国オレゴン州ビーハードンのテクトロニソクス・イン
コーポレーテンド社製ＰＧ５０２型パルス発生器を用い
たプロトタイプ（標準型）を使用した実験の結果、持続
期間が少なくとも２０ナノ秒で周波数が２．６ＭＨｚの
パルスが時間及び周波数領域における要件を良好に妥協
させることが判った。

第３図は、調整用関数発生器（３０）　（第１図）の−
例としてランダム・シーケンス発生器を示すブロック図
である。このランダム・シーケンス発生器は、クロック
周波数が１２５　ＭＨｚの７個のステート・エミッタ結
合ロジック・シフト・レジスタを基本にしている。この
発生器（３０）は、７個のカスケード接ＭＤ型フリップ
・フロップ（１００）　、　（１１０）　。

（１２０）　、　（１３０）　、　（１４０）　、　（
１５０）及び（１６０）を含んでおり、前段のフリップ
・フロップのＱ端子が後段のフリップ・フロップのＤ端
子に結合され、クロ。

り端子ＣＫは総て共通りロック（２１２）に結合されて
いる。フリップ・フロップ（１００）のＤ端子は、調整
用関数発生器（３０）内の排他的ノア・ゲート（１７０
）の出力信号を受ける。この排他的ノア・ゲー　ト（１
７０）の２つの入力端子は、フリップ・フロップ（１０
０）及び（１６０）のＱ出力端子にそれぞれ接続する。

調整用関数発生器（３０）は、７対の入力端子（１８２
）−（２０８）及び出力端子（２１０）を有する比較器
（１８０）も含んでいる。端子（１８２）はロジ、りル
ベルに接続し端子（１８６）　、　（１９０）　、　（
１９４）　、　（１９８）　。

（２０２）及び（２０６）はロジック０レヘルに接続し
、他の端子、はフリップ・フロップ（１００）−（１６
０）のそれぞれのＱ出力端子に接続する。比較器（１８
０）は、詳細に後述する如く、入力端子の６対のロジッ
ク状態が同時に一致すると、出力端子（２１０）に対応
する信号を発生する。好適な実施例においては、比較器
（１８０）にアメリカ合衆国カリフォルニア用マウンテ
ン・ビューのフェアヂャイルド・インスツルメンツ社製
Ｆ１００１６６型集積回路を使用した。調整用関数発生
器（３０）の最後の素子は、レヘル・シフタ　（レベル
・シフト器）（２１１）である。このレベル・シック（
２１１）は、フリップ・フロップ（１６０）のＱ端子か
らの２進信号の電圧レベルを、調整用関数発生器（３０
）の出力信号として選択した電圧レベルにシフトする。

第３図の発生器を用いる装置に応して、レベル・シフタ
（２１１）による電圧レベルを選択する。前記のプロト
タイプを使用する場合、クロック（２１２）の周波数を
１２５肝Ｚに選択する。第３図の発生器が発生ずる出力
信号は２進信号であるので、レベル・シフタ（２１１）
が発生する信号は、前述のように第１図の端子（３２）
及び（３４）の両方に対応するものとなる。

第３図の発生器は、次のように動作する。Ｄ型フリップ
・フロップ（１００）−（１６０）は全体として７段シ
フト・レジスタとして動作し、このシフト・レジスタは
、クロック信号（２１２）に応答して排他的ノア・ゲー
）　（１７０）の出力信号をシフトする。

Ｄ型フリップ・フロップ（１００）及び（１６０）のそ
れぞれのＱ出力端子からの出力信号をロジック的に排他
的ノア動作させて、排他的ノア・ゲー）　（１７０）の
出力信号を発生する。Ｄ型フリップ・フロップ（１６０
）のＱ出力端子からの出力信号が第３図のランダム・シ
ーケンス発生器の出力信号となり、レベル・シフタ（２
１１）に供給される。比較器（１８０）は、７段シフト
・レジスタを構成するＤ型フリップ・フロップの状態を
常にモニタし、Ｄ型フリップ・フロップ（１００）のロ
ジック状態がロジック１で、残りのＤ型フリップ・フロ
ップ（１１０）　−（１６０）のロジック状態がロジッ
ク０のとき、トリガ信号を発生する。

第３図の発生器のパワー密度スペクトラムは、直流から
少なくとも７　Ｑ　ＭＨｚまでの範囲で５ｄＢ未満の振
幅減衰を示した。より広い周波数の歪んだ装置に対して
は、クロック周波数を増加することにより、増加した周
波数成分の補償を行うことができる。

第４図は、第１及び第２図のデジタル・フィルタ（４０
）の−例を示す機能的ブロック図である。この図におい
て、デジタル遅延回路（２２０）は、デジタル・フィル
タ（４０）の端子（４２）からのデジタル・ワードを１
クロック期間だけ遅延させる。デジタル遅延回路（２３
０）及び（２４０）は、それぞれデジタル加算器（２２
８）及び（２３８）からのデジタル・ワードに応答して
同様の動作をする。係数乗算器（２２２）及び（２２４
）は、それぞれデジタル・フィルタ（４０）の端子（４
２）及びデジタル遅延回路（２２０）からのデジタル・
ワードと定数ａ１　との積に等しい出力デジタル・ワー
ドを発生する。詳細に後述する如く、制御器（５０）の
端子（５８）　（第５図）から係数ａ１を係数乗算器（
２２２）及び（２２４）に供給する。同様に、係数乗算
器（２３２）及び（２３４）も、それぞれデジタル加算
器（２２６）及びデジタル遅延回路（２３０）からのデ
ジタル・ワードと定数ａ２との積に等しい出力デジタル
・ワードを発生する。定数ａ２も、詳細に後述する如く
、制御器（５０）の端子（５８）　（第５図）から係数
乗算器（２３２）及び（２３４）に供給される。また同
様に、係数乗算器（２４２）及び（２４４）　も、それ
ぞれデジタル加算器（２３６）及びデジタル遅延回路（
２４０）からのデジタル・ワードと定数ａ３との積に等
しい出力デジタル・ワードを発生ずる。

定数ａ３も、詳細に後述する如く、制御器（５０）の端
子（５８）　（第５図）から係数乗算器（２４２）及び
（２４４）に供給される。デジタル加算器（２２６）は
、デジタル・フィルタ（４０）の端子（４２）及び係数
乗算器（２２４）からのデジタル・ワードの差に等しい
デジタル・ワードを発生ずる。デジタル加算器（２２８
）は、デジタル遅延回路（２２０）及び係数乗算器（２
２２）からのデジタル・ワードの差に等しいデジタル・
ワードを発生ずる。デジタル加算器（２３６）　、　（
２３８）　。

（２４６）及び（２４８）も同様に動作する。係数乗算
器（２５０）は、デジタル遅延回路（２２０）からのデ
ジタル・ワード及び定数ｂ１の積に等しい出力デジタル
・ワードを発生する。定数す、は、詳細に後述する如く
、制御器（５０）の端子（５８）　（第５図）から係数
乗算器（２５０）に供給される。同様に、係数乗算器（
２５２）は、デジタル遅延回路（２３０）からのデジタ
ル・ワード及び定数ｂ２の積に等しいデジタル・ワード
を発生する。定数ｂ２は、詳細に後述する如く、制御器
（５０）の端子（５８）　（第５図）から係数乗算器（
２５２）に供給される。同様に、係数乗算器（２５４）
は、デジタル遅延回路（２４０）からのデジタル・ワー
ド及び定数ｂ３の積に等しいデジタル・ワードを発生す
る。定数ｂ３は、詳細に後述する如く、制御器（５０）
の端子（５８）　（第５図）から係数乗算器（２５４）
に供給される。デジタル・フィルタ（４０）は、複数の
部分、すなわち、全体としてデジタル・フィルタ（４０
）の第１部分を構成するデジタル遅延回路（２２０）　
、係数乗算器（２２２）及び（２２４）　、デジタル加
算器（２２６）及び（２２Ｂ）並びに係数乗算器（２５
０）と、全体として第２部分を構成するデジタル遅延回
路（２３０）、係数乗算器（２３２）及び（２３４）　
、デジタル加算器（２３６）及び（２３８）並びに係数
乗算器（２５２）と、全体として第３部分を構成するデ
ジタル遅延回路（２４０）　、係数乗算器（２４２）及
び（２４４）　、デジタル加算器（２４６）及び（２４
８）並びに係数乗算器（２５４）とを具えることが理解
できるであろう。詳細に後述する如く、これら各部分か
らの出力信号は、その部分に関連したデジタル遅延を受
ける。当業者には明らかな如く、デジタル・フィルタ（
４０）に含まれる部分の数は、このデジタル・フィルタ
の使用条件を考慮して決定することになる。デジタル加
算器（２５６）は、デジタル・フィルタ（４０）の端子
（４６）に、このデジタル・フィルタ（４０）の各部分
からのデジタル信号の和に等しいデジタル信号を発生す
る。例えば、合計３つの部分を有する第４図に示したデ
ジタル・フィルタ（４０）を機能的に実現する場合、端
子（４６）に発生する信号は、係数乗算器（２５０）　
、　（２５２）及び（２５４）からの信号の和に等しい
。

第５図は、第１図の制御器（５０）の−例を示す機能的
ブロック図である。同図において、デジタル加算器（２
６０）は、制御器（５０）の端子（５２）に供給される
デジタル・ワード、すなわち調整用関数発生器（３０）
の端子（３４）　（第１図）からのデジタル・ワードと
、制御器（５０）の端子（５６）に供給されるデジタル
・ワード、すなわちデジタル加算器（２５６）の端子（
４６）　（第４図）からのデジタル・ワードとの差に等
しいデジタル・ワードを発生する。デジタル加算器（２
６０）の動作結果をマイクロプロセッサ（２６２）に供
給する。デジタル加算器（２６０）からの情報に応答す
るマイクロプロセッサ（２６２）は、詳細に後述する如
く、デジタル・フィルタ（４０）に関連した係数、すな
わち係数乗算器（２２２）　、　（２２４）　。

（２３２）　、　（２３４）　、　（２４２）　、　（
２４４）　、　（２５０）　、　（２５２）及び（２５
４）（第４図）に供給する係数を決定する。この点に関
し、上述した装置をデジタル信号補償装置（第１及び第
２図）として用いたとき、調整用関数発生器（３０）の
端子（３６）　（第１図）からのトリガ信号がデータ取
込み開始時点をマイクロプロセッサ（２６２）に指示す
ることが理解できるであろう。マイクロプロセッサ（２
６２）は、このマイクロプロセッサ（２６２）が上述し
た係数を決定するためのプログラムを蓄積したプログラ
ムＲＡＭ　（ランダム・アクセス・メモリ）又はＲＯＭ
　（リード・オンリ・メモリ）　（２６４）と、プログ
ラム実行中に得られた計算結果を一時的に蓄積するデー
タＲＡ　Ｍ　（２６６）とを制御器する。

第６図は、マイクロプロセッサ（２６２）が上述の係数
を決定するプログラムの流れ図である。この図において
、ブロック（２７０）のｙ　（ｎ）は、調整用関数発生
器（３０）　（第１図）の端子（３４）からの信号に関
連したデータ点の集合に対応する。特に、調整用関数発
生器（３０）の端子（３６）からトリガ信号を受けた後
、マイクロプロセッサ（２６２）は、変数ｅ　（ｎ）に
、ＩＭｉのデータ点、例えば第１データ点ｙ（１）、第
２データ点ｙ（２）及び一般にｎ番目のデータ点に対応
するｙ　（ｎ）を集めて蓄積する。当業者には明らかな
ように、何に使用するかによって収集するデータ点の数
を〆決定する。同様に、ブロック（２７２）においても
、デジタル・フィルタ（第４図）の端子（４６）からの
信号に関連したデータ点の集合を集め、変数ｚ　（ｎ）
に割当てる。特に、（ｎ−１）番目のデータ点に関連し
たデータをｚ　（ｎ）の値に割当てる。ブロック（２７
４）においては、インデックス・カウンタの値「１」を
開始値Ｏに初期化する。このインデックス・カウンタを
用いて、ブロック（２７８）−（２８６）にて実行され
るステップの回数を制御する。ブロック（２７６）にお
いて、インデックス・カウンタの値を最大値ｒＭＪと比
較し、プロ、り（２７８）−（２８６）の一連のステッ
プを必要な回数だけ実行したかどうかを判断する。この
最大値ｒＭＪは前述のデジタル・フィルタ（４０）内の
部分の数に対応し、例えば、第４図のデジタル・フィル
タ（４０）の場合「Ｍ」の値は３である。

ｉ＜Ｍならば、インデックス・カウンタは、ブロック　
（２７８）で１だけ進まされる。そして、次に、ブロッ
ク（２８０）で係数ａ、の値を計算する。係数ａｔ　は
、係数乗算器（２２２）及び（２２４）　（第４図）を
参照して説明した定数ａ、に対応するものである。

同様に、係数ｂ１の値をブロック（２８２）で決定する
。係数ｂ＋　は、係数乗算器（２５０）　（第４図）を
参照して説明した定数ｂ１に対応するものである。

その後、次の係数の値を決定するのに用いる新たな１組
の値ｅ　（ｎ）、　ｚ　（ｎ）及びｘ　（ｎ）をブロッ
ク（２８４）及び（２８６）で求める。そして、ブロッ
ク（２７６）で、インデックス・カウンタの値を上述の
最大値と再び比較し、インデックス・カウンタの次の値
に対して、ブロック（２７８）−（２８６）における一
連のステップを再び実効する。デジタル・フィルタ（４
０）　（第４図）の各部分に関連した各係数の値を計算
するまで、これらの処理を繰返す。その後、これらの係
数値をマイクロプロセッサ（２６２）の端子（５８）か
らデジタル・フィルタ（４０）　（第４図）の対応する
係数乗算器に供給する。

実施例の説明のために、最小２乗平均アルゴリズムを補
正基準として用いたが、当業者に明らかなように、代わ
りに種々の補正方法を用いてもよい。したがって、本発
明の装置は、最小２乗平均アルゴリズムに限定されるも
のではない。

上述のように、係数を決定してデジタル・フィルタ（４
０）の係数乗算器に供給した後、調整用関数発生器（３
０）及び制御器（５０）を外し、信号取込み（信号処理
）装置１ｆｆｉ（１０）及びデジタル・フィルタ（４０
）を用いて入力信号（７０）を処理する（第２図）。

上述の代わりに、調整用関数発生器（３０）を、制御器
（５０）から端子（３６）に受けるトリガ信号に応答し
て端子（３２）及び（３４）に出力信号を発生するよう
にしてもよい。この場合は、マイクロプロセッサ（２６
２）は、制御器（５０）　（第５図）の端子（５４）に
トリガ信号を発生した後、上述の一連のステップをブロ
ック（２７０）（第６図）から実行する。

本発明の第２発明では、上述のデジタル信号補償用素子
を用いて、２つ以上の信号処理チャンネルを等化するこ
とができる。すなわち、１つの信号処理チャンネルを基
準チャンネルとして用い、総てのチャンネルへの共通入
力により基準チャンネルと同様な出力信号が発生するよ
うに、残りのチャンネルを基準チャンネルに合わせる。

第７及び第８図は、２つ以上のチャンネルを等化するた
めの第２発明の実施例を示す機能的ブロック図である。

これらの図において、信号取込み装置（３００）及び（
３２０）は、それぞれ独立した信号処理チャンネルを表
わし、第１及び第２図を参照して説明した信号取込み装
置（１０）と同じものである。すなわち、信号取込み装
置（３００）は、アナログ信号処理装置（３０２）及び
デジタル信号処理装置（３０４）を有し、信号取込み装
置（３２０）は、アナログ信号処理装置（３２２）及び
デジタル信号処理装置（３２４）を有する。第７図には
、調整用関数発生器としての波形発生器（３４０）が示
されている。デジタル・フィルタ（４０）及び制御器（
５０）は、第１表を参照して説明したデジタル・フィル
タ（４０）及び制御部器（５０）と同じである。

第７図の装置は、第１図の装置に対して、信号取込み装
置（１０）を信号取込み装置（３００）に置換え、信号
取込み装置（３２０）を信号源である波形発生器（３４
０）と制御器（５０）の間の信号経路に挿入したような
構成である。

調整用関数発生器（３０）　（第１図）に対して上述し
たと同様に、波形発生器（３４０）は、その端子（３４
２）に基準信号を供給して、信号取込み装置（３００）
及び（３２０）の応答特性の決定を容易にしている。こ
の基準信号は、信号取込み装置（３００）及び（３２０
）が扱う周波数帯に対して十分なエネルギをもつもので
ある。更に、エイリアシングは非線形的影響を与えるの
で、デジタル信号処理装置（３０４）及び（３２４）の
サンプリング周波数は、波形発生器（３４０）が発生す
る信号に対してエイリアシングを避けるため、十分高く
なければならない。

前述のプロトタイプを使用する場合は、１と０の繰返し
により近似できる広い周波数範囲に及ぶクリップされた
ＦＭ信号を発生するように波形発生器（３４０）を選択
する。

第７図の装置は、次のように動作する。波形発生器（３
４０）は、選択した基準信号をアナログ信号処理装置（
３０２）及び（３２２）に供給する。この場合は、等し
い信号が信号取込み装置（３００）及び（３２０）の両
方に供給されるので、第１図で上述したトリガ信号、す
なわち、調整用関数発生器（３０）の端子（３６）及び
制御器（５０）の端子（５４）間で送受される信号は、
不要である。アナログ信号処理装置（３０２）及びデジ
タル信号処理装置（３０４）は、予め選択した設計基準
に従って波形発生器（３４０）からの信号を処理する。

アナログ信号処理装置（３２２）及びデジタル信号処理
装置（３２４）　も同様に、予め選択した設計基準に従
って波形発生器（３４０）からの信号を処理する。しか
し、一般にアナログ装置は周波数応答及び部品の許容誤
差に限界があるので、これらの装置は、意図した設計基
準に厳密に従った信号を発生しない。すなわち、信号取
込み装置（３００）及び（３２０）の両方を同じ設計基
準に従って設計しても、デジタル信号処理装置（３０４
）及び（３２４）からの出力信号は、一般にそれぞれ異
なる。

制御器（５０）から端子（４４）に供給される制御情報
に応答するデジタル・フィルタ（４０）は、更に信号処
理を行い、信号取込み装置（３００）からの信号及び信
号取込み装置（３２０）からの対応する信号間の差をで
きる限り小さくする。特に、制御器（５０）は、デジタ
ル信号処理装置（３２４）からの信号をデジタル・フィ
ルタ（４０）からの信号と比較し、端子（５Ｂ）にこれ
らの信号の差に応じた制御情報を発生する。

この端子（５８）をデジタル・フィルタ（４０）の端子
（４４）に結合すると、制御器（５０）は、このデジタ
ル・フィルタの端子（４６）に発生ずる出力信号がデジ
タル信号処理装置（３２４）からの信号にほぼ一致する
ように、デジタル・フィルタ（４０）の動作を調整する
。

第７図に示すデジタル・フィルタ（４０）及び制御器（
５０）は、第４．第５及び第６図を参照して上述したの
と同じ動作をする。当業者には明らかなように、第７図
で説明したデジタル等化方法においては、制御器（５０
）によって、種々の補正基準を使用することができる。

したがって、第２発明の装置は、デジタル等化に際して
最小２乗平均補正法を用いることに限定されるものでは
ない。

上述の如く、制御器（５０）によりデジタル・フィルタ
（４０）の係数を調整した後は、第８図に示す如く、信
号取込み装置（３００）及びデジタル・フィルタ（４０
）の組合せは、信号取込み装置（３２０）からの出力信
号（４００）とほぼ等しい出力信号（３８０）を発生し
、これらの信号の差は極めて小さい。第８図は、制御器
（５０）及び波形発生器（３４０）を取除き、信号取込
み装置（３００）及び（３２０）へ供給される入力信号
を独立させ、出力信号の経路を別々にした点を除けば、
第７図と同じである。デジタル・フィルタ（４０）は、
デジタル信号処理装置（３０４）からの信号を処理し、
信号取込み装置（３２０）の動作特性に応じてその信号
を調整する。

上述の等化技術は、同様に任意の数の信号取込み装置に
適用できる。この場合、各装置は、対応するデジタル・
フィルタ（４０）の係数を信号取込み装置（３００）を
参照して上述したように調整する。

〔発明の効果〕

」−述の如く、本発明によれば、適応デジタル・フィル
タの係数の計算が簡単で、融通性が高く、種々の応用に
適するデジタル信号補償装置を得ることができる。

【図面の簡単な説明】

第１図は第１発明の実施例の調整段階の配置を示す機能
的ブロック図、第２図は第１図の装置の調整段階後の配
置を示す機能的ブロック図、第３図は第１図の調整用関
数発生器の一例を示すブロック図、第４図は第１図のデ
ジタル・フィルタの一例を示す機能的ブロック図、第５
図は第１図の制御器の一例を示す機能的ブロック図、第
６図は制御器がデジタル・フィルタの係数を決定するた
めの一連のステップを示す流れ図、第７図は第２発明の
実施例の調整段階の配置を示す機能的ブロック図、第８
図は第７図の装置の調整段階後の配置を示す機能的ブロ
ック図である。図において、（１０）　、　（３００）及び（３２０）
は信号処理装置、（３０）及び（３４０）は調整用関数
発生器、（４ｏ）は適応デジタル・フィルタ、（５０）
は制御器である。

Claims

【特許請求の範囲】１、アナログ・デジタル変換機能を有する信号処理装置
に調整用アナログ信号を供給する調整用関数発生器と、上記信号処理装置からの出力デジタル信号を受ける適応
デジタル・フィルタと、上記調整用関数発生器からの調整用デジタル信号及び上
記デジタル・フィルタからの出力デジタル信号を受け、
これらのデジタル信号が所定関係になるように上記デジ
タル・フィルタの特性を制御する制御器とを具え、上記信号処理装置からの出力デジタル信号を補償するこ
とを特徴とするデジタル信号補償装置。２、アナログ・デジタル変換機能を有する第１及び第２
信号処理装置に共通の調整用アナログ信号を供給する調
整用関数発生器と、上記第１信号処理装置からの出力デジタル信号を受ける
適応デジタル・フィルタと、上記第２信号処理装置からの出力デジタル信号及び上記
デジタル・フィルタからの出力デジタル信号を受け、こ
れらの出力デジタル信号が所定関係になるように上記デ
ジタル・フィルタの特性を制御する制御器とを具え、上記第１信号処理装置からの出力デジタル信号を補償す
ることを特徴とするデジタル信号補償装置。