JP5862295B2 - イコライザ回路、及び、情報処理装置 - Google Patents

イコライザ回路、及び、情報処理装置 Download PDF

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Description

本発明は、イコライザ回路、及び、情報処理装置に関する。
データ伝送間隔の受信データを所定の等化特性により等化する自動等化器で、データ伝送間隔内の異なるタイミングを行う複数の自動等化部を設け、比較器はトレーニング中に最適な自動等化部を見付け、以降のデータ受信ではこの自動等化部を使用するイコライザ回路がある。
特開平０５−０８３１６５号公報
ところで、従来のイコライザ回路は、トレーニング中に平均化誤差の小さい自動等化部を見つけ、当該自動等化部を選択するものである。このため、従来のイコライザ回路は、サンプリングクロックを用いてインターリーブ形式でデータを取り込み、インターリーブ形式のデータを出力することを行っていない。
インターリーブ形式でデータを取り込む際に、サンプリングクロックのＤＣＤ（Duty Cycle Distortion：デューティサイクル歪み）にずれがあると、イコライザ回路の利得に誤差が含まれ、正しいデータを出力できなくなる虞がある。
そこで、サンプリングクロックのＤＣＤのずれによる利得への影響を抑制できるイコライザ回路、及び、情報処理装置を提供することを目的とする。
本発明の実施の形態のイコライザは、インターリーブ型のイコライザ回路において、サンプリングクロックに基づいて入力信号を積分し、第１積分値を出力する第１積分器と、前記サンプリングクロックに基づいて前記第１積分器と交互に前記入力信号を積分し、第２積分値を出力する第２積分器と、前記第１積分値と前記第２積分値の第１減算結果が第１レベル又は第２レベルのいずれであるかを判定し、判定結果を表す第１出力を出力する第１出力部と、前記第１積分値と前記第２積分値の第２減算結果が第１レベル又は第２レベルのいずれであるかを判定し、判定結果を表す第２出力を前記第１出力と交互に出力する第２出力部と、前記第１出力及び前記第２出力に連続同一データが含まれるときに、前記第１積分値と前記第２積分値の比較結果に基づき、前記イコライザ回路の利得を補正する補正部とを含む。
サンプリングクロックのＤＣＤのずれによる利得への影響を抑制できるイコライザ回路、及び、情報処理装置を提供することができる。
比較例のイコライザ回路を含むデータ送受信システムを示すブロック図である。 図１に示す受信器３のバッファ３Ａに入力する信号のアイパターンの一例を示す図である。 比較例のイコライザ回路３Ｂに含まれる積分器の回路構成を示す図である。 積分器の動作を説明する図である。 （Ａ）は、比較例のイコライザ回路３Ｂを示す図であり、図５（Ｂ）は比較例のイコライザ回路３Ｂの動作を示すタイミングチャートである。 イコライザ回路３Ｂのコード（横軸）に対するＡＣゲイン（縦軸）を示す図である。 比較例のイコライザ回路３Ｂ１を示す図である。 実施の形態１のイコライザ回路を含むサーバ５００のブロック構成を示す図である。 実施の形態１のイコライザ回路１００を示す図である。 実施の形態１のイコライザ回路１００のホールド回路３０Ａの回路構成を示す図である。 実施の形態１のイコライザ回路１００の増幅器４０Ａ、５０Ａ、及び加算器６０Ａの回路構成を示す図である。 実施の形態１のイコライザ回路１００のデータ決定部７０Ａ、７０Ｂの回路構成を示す図である。 実施の形態１のイコライザ回路１００の動作を示すタイミングチャートである。 実施の形態２のイコライザ回路２００を示す図である。 実施の形態３のイコライザ回路３００を示す図である。 実施の形態４のイコライザ回路４００を示す図である。
以下、本発明のイコライザ回路、及び、情報処理装置を適用した実施の形態について説明する。
実施の形態のイコライザ回路、及び、情報処理装置について説明する前に、まず、図１乃至図７を用いて、比較例のイコライザ回路の問題点について説明する。
図１は、比較例のイコライザ回路を含むデータ送受信システムを示すブロック図である。
図１に示すデータ送受信システム１は、送信器２と受信器３を含む。送信器２と受信器３は、ＰＣＢ（Printed Circuit Board：プリント基板）４の配線を介して接続されている。受信器３は、バッファ３Ａ、イコライザ回路３Ｂ、及びデータ決定部３Ｃを有する。
送信器２から出力される信号は、信号レベルが０又は１のデジタル信号であり、ＰＣＢ４の配線を通じて受信器３に伝送される。ＰＣＢ４のような通信経路は、一般にローパスフィルタ特性を有するため、送信器２から出力される信号は、ＰＣＢ４の配線を伝送される際に、特に高周波成分が劣化する。
このため、受信器３は、バッファ３Ａを介して受信した信号をイコライザ回路３Ｂで等化し、データ決定部３Ｃに入力する。イコライザ回路３Ｂでは、特にＰＣＢ４の配線を伝送される際に劣化した高周波成分が等化される。
図２は、図１に示す受信器３のバッファ３Ａに入力する信号のアイパターンの一例を示す図である。図２は、一例として、伝送レートが１０Ｇｂｐｓである場合のナイキスト周波数である５ＧＨｚで信号を伝送した場合に、伝送ロスが１４ｄＢである場合のアイパターンを示す。
図２に示すように、縦軸（信号レベル）方向及び横軸（時間軸）方向にアイ（eye）が狭く、ＰＣＢ４の配線を伝送される際に、信号が劣化することが分かる。このような信号の劣化は、例えば、クロック信号の伝送過程において、１ビット前（あるいはそれ以上前）のパルスが残存することによって生じる。
このように、信号はＰＣＢ４のような通信媒体を伝送される際に劣化するため、受信器３は、受信信号をイコライザ回路３Ｂで等化し、等化した信号の信号レベルをデータ決定部３Ｃで決定している。データ決定部３Ｃは、０又は１の信号レベルの信号を出力する。
次に、図３及び図４を用いて、比較例のイコライザ回路３Ｂに含まれる積分器の回路構成及び動作について説明する。
図３は、比較例のイコライザ回路３Ｂに含まれる積分器の回路構成を示す図である。図４は、積分器の動作を説明する図である。
図３に示すように、積分器５は、入力端子５Ａ、Ｇｍ素子５Ｂ、スイッチ５Ｃ、スイッチ５Ｄ、キャパシタ５Ｅ、及び出力端子５Ｆを有する。
入力端子５ＡにはＧｍ素子５Ｂの一方の端子（図３中の左側の端子）が接続され、Ｇｍ素子５Ｂの他方の端子（図３中の右側の端子）にはスイッチ５Ｃの一方の端子（図３中の左側の端子）が接続されている。ここで、Ｇｍ素子５Ｂは、入力電圧を電流に変換して出力する素子である。
スイッチ５Ｃの他方の端子（図３中の右側の端子）には、スイッチ５Ｄの一方の端子（図３中の下側の端子）と、出力端子５Ｆが接続されている。スイッチ５Ｄの他方の端子（図３中の上側の端子）は、電源に接続されている。キャパシタ５Ｅは、スイッチ５Ｃの他方の端子と出力端子５Ｆとの間に一方の端子（図３中の上側の端子）が接続され、他方の端子（図３中の下側の端子）は接地されている。
このような積分器５は、図４に示すように、リセット動作、サンプル動作、及びホールド動作を行う。図４では、Ｇｍ素子を電流源として示す。
リセット動作では、スイッチ５Ｃが開放されるとともに、スイッチ５Ｄが閉成され、スイッチ５Ｄを介してキャパシタ５Ｅが電源電圧に充電される。これにより、積分器５はリセットされる。
サンプル動作では、スイッチ５Ｃが閉成されるとともに、スイッチ５Ｄが開放され、キャパシタ５ＥがＧｍ素子５Ｂを介して充電される。これにより、サンプル動作が行われる。なお、図４とは電流源の向きが逆で充電される場合もある。
ホールド動作では、スイッチ５Ｃ及び５Ｄがともに開放され、キャパシタ５Ｅの電荷は保存される。
図１に示すイコライザ回路３Ｂの内部では、図３に示す積分器５がリセット動作、サンプル動作、及びホールド動作を行うことにより、信号の等化を行っている。
次に、図５を用いて、比較例のイコライザについて説明する。ここでは、インターリーブ型のイコライザについて説明する。
図５（Ａ）は、比較例のイコライザ回路３Ｂを示す図であり、図５（Ｂ）は比較例のイコライザ回路３Ｂの動作を示すタイミングチャートである。
イコライザ回路３Ｂは、インターリーブ型のイコライザであり、フィードフォワード型のイコライザ（ＦＦＥ：Feed Forward Equalizer）である。
イコライザ回路３Ｂは、入力端子１１、出力端子１２Ａ、１２Ｂ、積分器２０Ａ、２０Ｂ、ホールド回路３０Ａ、３０Ｂ、増幅器４０Ａ、４０Ｂ、５０Ａ、５０Ｂ、加算器６０Ａ、６０Ｂ、及びデータ決定部７０Ａ、７０Ｂを含む。
入力端子１１は、イコライザ回路３Ｂの入力端子であり、ＰＣＢ４（図１参照）を介して送信器２から信号が入力される。
出力端子１２Ａ、１２Ｂは、イコライザ回路３Ｂの一対の出力端子であり、２インターリーブ形式の信号を出力する。
積分器２０Ａ、２０Ｂは、それぞれ、入力端子（図５中の左側の端子）が入力端子１１に接続され、出力端子（図５中の右側の端子）がホールド回路３０Ａ、３０Ｂに接続されている。積分器２０Ａは、Ｇｍ素子（ＧｍＡ）、スイッチ（ＳＷ）、及びキャパシタ（Ｃａ）を有する。積分器２０Ｂは、Ｇｍ素子（ＧｍＡ）、スイッチ（ＳＷ）、及びキャパシタ（Ｃｂ）を有する。
積分器２０Ａのクロック入力端子には、クロック生成回路８０が接続されており、積分器２０Ｂのクロック入力端子には、反転素子１３を介してクロック生成回路８０が接続されている。
ホールド回路３０Ａは、入力端子（図５中の左側の端子）が積分器２０Ａの出力端子に接続され、出力端子（図５中の右側の端子）が増幅器４０Ａ及び５０Ｂの入力端子（図５中の左側の端子）に接続されている。
ホールド回路３０Ｂは、入力端子（図５中の左側の端子）が積分器２０Ｂの出力端子に接続され、出力端子（図５中の右側の端子）が増幅器４０Ｂ及び５０Ａの入力端子（図５中の左側の端子）に接続されている。
増幅器４０Ａは、入力端子（図５中の左側の端子）がホールド回路３０Ａの出力端子に接続され、出力端子（図５中の右側の端子）が加算器６０Ａの入力端子に接続されている。増幅器４０Ｂは、入力端子（図５中の左側の端子）がホールド回路３０Ｂの出力端子に接続され、出力端子（図５中の右側の端子）が加算器６０Ｂの入力端子に接続されている。
増幅器５０Ａは、入力端子（図５中の左側の端子）がホールド回路３０Ｂの出力端子に接続され、出力端子（図５中の右側の端子）が加算器６０Ａの入力端子に接続されている。増幅器５０Ｂは、入力端子（図５中の左側の端子）がホールド回路３０Ａの出力端子に接続され、出力端子（図５中の右側の端子）が加算器６０Ｂの入力端子に接続されている。
増幅器４０Ａ、４０Ｂは、それぞれ、加算器６０Ａ、６０Ｂに正の値で入力されるホールド値を増幅する増幅器であり、ゲインはともにＧａである。増幅器５０Ａ、５０Ｂは、それぞれ、加算器６０Ａ、６０Ｂに負の値で入力されるホールド値を増幅する増幅器であり、ゲインはともにＧｂである。
加算器６０Ａは、一対の入力端子が増幅器４０Ａ及び５０Ａの出力端子に接続され、出力端子がデータ決定部７０Ａの入力端子（図５中の左側の端子）に接続される。加算器６０Ａは、増幅器４０Ａの出力から増幅器５０Ａの出力を減算し、減算結果をデータ決定部７０Ａに出力する。
加算器６０Ｂは、一対の入力端子が増幅器４０Ｂ及び５０Ｂの出力端子に接続され、出力端子がデータ決定部７０Ｂの入力端子（図５中の左側の端子）に接続される。加算器６０Ｂは、増幅器４０Ｂの出力から増幅器５０Ｂの出力を減算し、減算結果をデータ決定部７０Ｂに出力する。
データ決定部７０Ａは、入力端子が加算器６０Ａの出力端子に接続され、出力端子（図５中の右側の端子）が出力端子１２Ａに接続される。データ決定部７０Ａは、加算器６０Ａの出力が“１”又は“０”のいずれであるかを判定し、判定結果を表す“１”又は“０”のデータを出力端子１２Ａに出力する。
データ決定部７０Ａは、クロック生成回路８０から出力されるクロックに基づいて動作しており、クロックの立ち上がりのタイミングで、加算器６０Ａの出力が“１”又は“０”のいずれであるかを判定する。これは、１ビット前の入力信号に基づく増幅器５０Ａの出力を増幅器４０Ａの出力から減算した加算器６０Ａの出力について、“１”又は“０”のいずれであるかを判定するためである。
データ決定部７０Ｂは、入力端子が加算器６０Ｂの出力端子に接続され、出力端子（図５中の右側の端子）が出力端子１２Ｂに接続される。データ決定部７０Ａは、加算器６０Ｂの出力が“１”又は“０”のいずれであるかを判定し、判定結果を表す“１”又は“０”のデータを出力端子１２Ｂに出力する。
データ決定部７０Ｂは、クロック生成回路８０から出力されるクロックに基づいて動作しており、クロックの立ち下がりのタイミングで、加算器６０Ｂの出力が“１”又は“０”のいずれであるかを判定する。これは、１ビット前の入力信号に基づく増幅器５０Ｂの出力を増幅器４０Ｂの出力から減算した加算器６０Ｂの出力について、“１”又は“０”のいずれであるかを判定するためである。
クロック生成回路８０は、積分器２０Ａ、２０Ｂにサンプル動作用（サンプリング用）のクロックを入力する。クロック生成回路８０は、例えば、伝送レートが１０Ｇｂｐｓである場合には、ナイキスト周波数である５ＧＨｚのクロックを出力する。
クロック生成回路８０が出力するクロックは、図５（Ｂ）に示すように、１周期のうち出力レベルがＨレベルである期間Ｔａと、出力レベルがＬレベルである期間Ｔｂとがある。期間Ｔａ、Ｔｂは、それぞれ、５ＧＨｚのクロックの半周期に相当する。
以上のようなイコライザ３Ａの入力端子１１に、図５（Ｂ）に示すように、１０Ｇｂｐｓの入力信号（・・・、Ｖｎ−１、Ｖｎ、Ｖｎ＋１、・・・）が入力すると、積分器２０Ａは、クロックがＨレベルである期間Ｔａで入力信号をサンプリングする。また、積分器２０Ｂは、クロックがＬレベルである期間Ｔｂで入力信号をサンプリングする。
すなわち、積分器２０Ａと２０Ｂは、クロックの半周期ずれた位相で、入力信号（・・・、Ｖｎ−１、Ｖｎ、Ｖｎ＋１、・・・）を１つおきに交互にサンプリングすることになる。
このため、積分器２０Ａがサンプリングする入力信号は、入力信号（・・・、Ｖｎ−１、Ｖｎ、Ｖｎ＋１、・・・）のうち、添え数字が奇数又は偶数のいずれか一方の入力信号であり、積分器２０Ｂがサンプリングする入力信号は、添え数字が奇数又は偶数のいずれか他方の入力信号である。
そして、積分器２０Ａ、２０Ｂから出力される積分値は、それぞれ、ホールド回路３０Ａ、３０Ｂに入力される。
ここで、積分器２０Ａの出力（積分値）は、Ｇｍ素子（ＧｍＡ）の出力をＩ（Ｖ）とし、キャパシタ（Ｃａ）の静電容量をＣａとすると、Ｉ（Ｖ）・Ｔａ／Ｃａと表すことができる。なお、Ｖは、Ｇｍ素子（ＧｍＡ）の入力電圧である。
また、積分器２０Ｂの出力（積分値）は、Ｇｍ素子（ＧｍＡ）の出力をＩ（Ｖ）とし、キャパシタ（Ｃｂ）の静電容量をＣｂとすると、Ｉ（Ｖ）・Ｔｂ／Ｃｂと表すことができる。なお、Ｖは、Ｇｍ素子（ＧｍＡ）の入力電圧である。
ホールド回路３０Ａ、３０Ｂは、それぞれ、クロックの立ち上がり、立ち下がりのタイミングで積分器２０Ａ、２０Ｂの積分値（Ｉ（Ｖ）・Ｔａ／Ｃａ、Ｉ（Ｖ）・Ｔｂ／Ｃｂ）を保持（ホールド）する。ホールド回路３０Ａ、３０Ｂは、クロックの１周期にわたって積分器２０Ａ、２０Ｂの積分値を保持（ホールド）する。図５（Ｂ）には、ホールド回路３０Ａのホールド値をＡと示し、ホールド回路３０Ｂのホールド値をＢと示す。
ホールド回路３０Ａ、３０Ｂで保持されるホールド値（Ｉ（Ｖ）・Ｔａ／Ｃａ、Ｉ（Ｖ）・Ｔｂ／Ｃｂ）は、図５（Ａ）に示すように、増幅器４０Ａ、４０Ｂ、５０Ａ、５０Ｂに入力され、Ｇａ倍又はＧｂ倍される。
増幅器４０Ａの出力はＧａ・Ｉ（Ｖ）・Ｔａ／Ｃａであり、増幅器４０Ｂの出力はＧａ・Ｉ（Ｖ）・Ｔｂ／Ｃｂであり、増幅器５０Ａの出力はＧｂ・Ｉ（Ｖ）・Ｔｂ／Ｃｂであり、増幅器５０Ｂの出力はＧｂ・Ｉ（Ｖ）・Ｔａ／Ｃａである。
増幅器４０Ａ、４０Ｂ、５０Ａ、５０Ｂの出力は、図５（Ａ）に示すように加算器６０Ａ、６０Ｂに入力され、加算器６０Ａ、６０Ｂの出力は、データ決定部７０Ａ、７０Ｂで信号レベル（０又は１）が決定され、それぞれ、デジタルデータの出力Ａ、出力Ｂとして出力される。
ところで、クロック生成回路８０が出力するクロックには、ＤＣＤ（Duty Cycle Distortion：デューティサイクル歪み）のずれがある。このため、クロックの１周期のうち出力レベルがＨレベルである期間Ｔａと、Ｌレベルである期間Ｔｂとは、クロックの半周期からずれる。
ＤＣＤは、Ｔａ／（Ｔａ＋Ｔｂ）×１００（％）で表されるため、ＤＣＤの理想値は５０％である。
図６は、イコライザ回路３Ｂのコード（横軸）に対するＡＣゲイン（縦軸）を示す図であり、（Ａ）はＡＣゲインを絶対値で示し、（Ｂ）はＤＣＤのずれが０（％）のＡＣゲインに対するＡＣゲインの差分を示す。
ここで、イコライザ回路３Ｂのコードとは、増幅器４０Ａ、４０Ｂのゲイン（Ｇａ）と、増幅器５０Ａ、５０Ｂのゲイン（Ｇｂ）との比であり、Ｇａ／Ｇｂで表される。
図６（Ａ）、（Ｂ）に示すように、ＤＣＤのずれが０％の場合に比べて、ＤＣＤのずれが＋５％、−５％の場合はＡＣゲインが増大し、この傾向は、コードの増大に伴って顕著になる。また、ＤＣＤのずれが＋１０％、−１０％の場合は、ＤＣＤのずれが＋５％、−５％の場合よりもさらにＡＣゲインが増大し、この傾向は、コードの増大に伴って顕著になる。なお、ＤＣＤのずれとは、ＤＣＤの理想値である５０％に対するずれを百分率で表すものである。
このように、サンプリングクロックのＤＣＤは、イコライザ回路３ＢのＡＣゲインに大きく影響するため、ＤＣＤの影響を補正する必要がある。
図７は、比較例のイコライザ回路３Ｂ１を示す図である。
イコライザ回路３Ｂ１は、図５（Ａ）に示すイコライザ回路３Ｂに、ＤＣＤ補正回路９０Ａ及びＤＣＤ検知回路９０Ｂを追加したものである。
ＤＣＤ補正回路９０Ａは、積分器２０Ａ、２０Ｂのクロック入力端子と、クロック生成回路８０との間に挿入されている。ＤＣＤ検知回路９０Ｂは、ＤＣＤ補正回路９０Ａの出力側から分岐し、ＤＣＤ補正回路９０Ａに帰還接続されている。
ＤＣＤ補正回路９０Ａから出力されるクロックから、ＤＣＤ検知回路９０ＢによってＤＣＤのずれが検知されると、ＤＣＤ検知回路９０Ｂは、クロック生成回路８０から出力されるクロックのＤＣＤが５０％になるように、ＤＣＤ補正回路９０Ａにおける補正量を調節する。
図７に示すようなＤＣＤ補正回路９０Ａ及びＤＣＤ検知回路９０Ｂは、クロック生成回路８０から出力されるクロックのＤＣＤを補正できるため、イコライザ３Ｂ１のＡＣゲインを補正するには有効的である。
しかしながら、クロック生成回路８０は、例えば、５ＧＨｚという高速のクロックを出力しているため、ＤＣＤ検知回路９０ＢのフィードバックによるＤＣＤ補正回路９０ＡでのＤＣＤの補正を高速で処理しなければならない。
また、高速のクロックに対応するためにＤＣＤ補正回路９０Ａ及びＤＣＤ検知回路９０Ｂの製造プロセスを微細化する必要があり、微細化に伴ってＤＣＤ補正回路９０Ａ及びＤＣＤ検知回路９０Ｂにばらつきが生じると、ＤＣＤを補正することが困難になる虞がある。
従って、ＤＣＤ補正回路９０Ａ及びＤＣＤ検知回路９０ＢによるＤＣＤの補正は、容易に実現できる補正手法ではない。
以上のように、比較例のイコライザ３Ｂ１は、ＤＣＤの補正を容易に行うことができず、出力にＤＣＤのずれによる影響が含まれるという問題があった。
このため、以下で説明する実施の形態１乃至４では、サンプリングクロックのＤＣＤのずれによる利得の誤差を容易に補正することのできるイコライザ回路を提供することを目的とする。以下、実施の形態１乃至４のイコライザ回路について説明する。
＜実施の形態１＞
図８は、実施の形態１のイコライザ回路を含むサーバ５００のブロック構成を示す図である。
サーバ５００は、実施の形態１のイコライザ回路を含む情報処理装置の一例である。サーバ５００は、シャーシ５１０Ａ、５１０Ｂ、及びスイッチモジュール５２０を含む。
シャーシ５１０Ａは、複数のブレード６００１〜６００ｎ、及び基板ユニット７００を含む。ここで、ｎは２以上の任意の整数であり、シャーシ５１０Ａ内のブレード６００１〜６００ｎの数を表す。
ブレード６００１は、ＣＰＵ（Central Processing Unit：中央演算処理装置）６１０、メモリ６２１、６２２、６２３、６２４、及び通信ＬＳＩ（Large Scale Integrated circuit：大規模集積回路）６３０を含む。ＣＰＵ６１０、メモリ６２１、６２２、６２３、６２４、及び通信ＬＳＩ６３０は、バス６５０によって接続されている。ここで、メモリ６２１、６２２、６２３、６２４は、例えば、主記憶装置としてのＳＲＡＭ（Static Random Access Memory）である。
なお、ブレード６００２〜６００ｎの内部の構成は、ブレード６００１と同様であるため、図示及び説明を省略する。
ブレード６００１〜６００ｎには、それぞれ、プレスフィットコネクタ６４０Ａ（ＣＮ（Connectorの略）と表す）が接続されている。プレスフィットコネクタ６４０Ａと通信ＬＳＩ６３０は、バス６６０によって接続されている。
ここで、ブレード６００１〜６００ｎを特に区別しない場合には、単にブレード６００と称す。
基板ユニット７００は、所謂ＢＰ（Back Plane：バックプレーン）として用いられており、プレスフィットコネクタ７５０、７６０を含む。
基板ユニット７００の一方の面にはｎ個のプレスフィットコネクタ７５０が実装され、他方の面にはｎ個のプレスフィットコネクタ７６０が実装される。
このように、ＢＰとしての基板ユニット７００には、両面にプレスフィットコネクタ７５０、７６０が実装されている。このため、各基板ユニット７００にＢＰ（Back Plane）と記す。基板ユニット７００は、例えば、ＦＲ−４（Flame Retardant type 4）規格のＰＣＢである。
各プレスフィットコネクタ７５０、７６０は、複数の接続ピンを有し、各接続ピンが基板ユニット７００のスルーホールに圧入されることにより、各接続ピンとスルーホールの導電性の壁面とが電気的に接続されている。
ブレード６００１〜６００ｎは、プレスフィットコネクタ６４０Ａとプレスフィットコネクタ７５０とを接続することによって基板ユニット７００の配線等に電気的に接続されるとともに、基板ユニット７００の一方の面（図８中左側の面）に固定されている。
なお、シャーシ５１０Ｂは、シャーシ５１０Ａと同様の構成を有するため、説明を省略する。
スイッチモジュール５２０には、２ｎ個のプレスフィットコネクタ６４０Ｂが実装されている。シャーシ５１０Ａ、５１０Ｂの基板ユニット７００のプレスフィットコネクタ７６０は、それぞれ、ケーブル７７０を介して、スイッチモジュール５２０のプレスフィットコネクタ６４０Ｂに接続されている。
シャーシ５１０Ａ内のブレード６００のＣＰＵ６１０が、同じシャーシ５１０Ａ内の他のブレード６００のＣＰＵ６１０と通信を行う場合には、ＣＰＵ６１０同士は、それぞれの通信ＬＳＩ６３０、プレスフィットコネクタ６４０Ａ、７５０、及び基板ユニット７００の内部の配線を介してデータを伝送する。
また、シャーシ５１０Ａ内のブレード６００のＣＰＵ６１０が、シャーシ５１０Ｂ内のブレード６００のＣＰＵ６１０と通信を行う場合には、ＣＰＵ６１０同士は、それぞれの通信ＬＳＩ６３０、プレスフィットコネクタ６４０Ａ、７５０、７６０、６４０Ｂ、基板ユニット７００の内部の配線、及びスイッチモジュール５２０を介してデータを伝送する。このとき、スイッチモジュール５２０は、シャーシ５１０Ａ内の通信ＬＳＩ６３０と、シャーシ５１０Ｂ内の通信ＬＳＩ６３０とを接続する。
実施の形態１のイコライザ回路は、例えば、通信ＬＳＩ６３０に内蔵される。そして、実施の形態１のイコライザ回路の出力は、通信ＬＳＩ６３０から演算処理部の一例であるＣＰＵ６１０に入力される。
図９は、実施の形態１のイコライザ回路１００を示す図である。以下の説明において、比較例のイコライザ回路３Ｂ１と同様の構成要素には同一符号を付し、その説明を省略する。
イコライザ回路１００は、入力端子１１、出力端子１２Ａ、１２Ｂ、積分器１２０Ａ、１２０Ｂ、ホールド回路３０Ａ、３０Ｂ、増幅器４０Ａ、４０Ｂ、５０Ａ、５０Ｂ、加算器６０Ａ、６０Ｂ、データ決定部７０Ａ、７０Ｂ、及び補正回路１３０を含む。イコライザ回路１００は、例えば、ＬＳＩ（Large Scale Integrated circuit：大規模集積回路）によって実現される。
増幅器４０Ａは第１増幅部の一例であり、増幅器５０Ａは第２増幅部の一例であり、増幅部４０Ｂは第３増幅部の一例であり、増幅部５０Ｂは第４増幅部である。
また、加算器６０Ａとデータ決定部７０Ａは、第１出力部の一例であり、加算器６０Ｂとデータ決定部７０Ｂは、第２出力部の一例である。
なお、入力端子１１から出力端子１２Ａ、１２Ｂまでイコライザ回路１００の内部で伝送されるデータは、すべて差動データである。
積分器１２０Ａ、１２０Ｂは、それぞれ、キャパシタバンク（Cap Bank）１２１Ａ、１２１Ｂを含む点が比較例のイコライザ回路３Ｂ１の積分器２０Ａ、２０Ｂ（図７参照）と異なる。積分器１２０Ａ、１２０Ｂは、それぞれ、第１積分器、第２積分器の一例である。
キャパシタバンク１２１Ａ、１２１Ｂは、それぞれ、積分器１２０Ａ、１２０ＢのキャパシタＣａ、Ｃｂに並列に接続されている。キャパシタバンク１２１Ａ、１２１Ｂは、それぞれ、第１容量調節部、第２容量調節部の一例である。
キャパシタバンク１２１Ａ、１２１Ｂは、それぞれ、並列接続された複数のキャパシタを内部に含んでおり、補正回路１３０から入力される設定信号に応じて、積分器１２０Ａ、１２０ＢのキャパシタＣａ、Ｃｂに並列に接続されるキャパシタの数が設定される。
キャパシタＣａ、Ｃｂに接続されるキャパシタバンク１２１Ａ、１２１Ｂ内のキャパシタの数が設定されることにより、積分回路１２０Ａ、１２０Ｂのサンプリング動作の特性が変化し、積分値が変わる。
具体的には、積分回路１２０ＡのキャパシタＣａと、補正回路１３０から入力される設定信号によって設定されるキャパシタバンク１２１Ａの内部のキャパシタとの合成の静電容量をＣ１０とすると、積分器１２０Ａの積分値は、Ｉ（Ｖ）・Ｔａ／Ｃ１０になる。
従って、積分器１２０ＡのキャパシタＣａにキャパシタバンク１２１Ａ内のキャパシタが接続されない場合は、積分器１２０Ａの積分値はＩ（Ｖ）・Ｔａ／Ｃａであり、キャパシタバンク１２１Ａ内のキャパシタが接続されると、積分器１２０Ａの積分値はＩ（Ｖ）・Ｔａ／Ｃ１０に低下する。
キャパシタＣａに並列接続されるキャパシタバンク１２１Ａの内部のキャパシタの数は、補正回路１３０からキャパシタバンク１２１Ａに入力される設定信号によって設定されるため、合成容量Ｃ１０の値は、補正回路１３０からキャパシタバンク１２１Ａに入力される信号によって設定されることになる。
積分器１２０Ａの積分値は、積分器１２０Ａの内部の合成容量によって決まるため、積分値は、補正回路１３０からキャパシタバンク１２１Ａに入力される信号によって設定されることになる。
同様に、積分器１２０Ｂの積分値は、補正回路１３０からキャパシタバンク１２１Ａに入力される設定信号によって設定されることになる。
積分回路１２０ＢのキャパシタＣｂと、補正回路１３０から入力される設定信号によって設定されるキャパシタバンク１２１Ｂの内部のキャパシタとの合成の静電容量をＣ２０とすると、積分器１２０Ｂの積分値は、Ｉ（Ｖ）・Ｔｂ／Ｃ２０に低下する。
従って、積分器１２０ＢのキャパシタＣｂにキャパシタバンク１２１Ｂ内のキャパシタが接続されない場合は、積分器１２０Ｂの積分値はＩ（Ｖ）・Ｔｂ／Ｃｂであり、キャパシタバンク１２１Ｂ内のキャパシタが接続されると、積分器１２０Ｂの積分値はＩ（Ｖ）・Ｔｂ／Ｃ２０になる。
なお、以下では、積分器１２０Ａ、１２０Ｂの出力とホールド回路３０Ａ、３０Ｂの出力とを区別するために、積分器１２０Ａ、１２０Ｂの出力をそれぞれ、ｎＡ＿０，ｎＢ＿０と記す場合がある。また、ホールド回路３０Ａ、３０Ｂの出力をそれぞれ、ｎＡ＿１，ｎＢ＿１と記す場合がある。
補正回路１３０は、比較器１３１、ＦＦ（Flip Flop：フリップフロップ）１３２、１３３、セレクタ（SEL）１３４、乗算器１３５、アップダウンカウンタ（UP/DN Counter）１３６、エンコーダ１３７、及び連続信号検出回路１３８を含む。補正回路１３０は、積分器１２０Ａのキャパシタバンク１２１Ａ、又は、積分器１２０Ｂのキャパシタバンク１２１Ｂに設定信号を入力する。
比較器１３１は、入力端子が増幅器４０Ａの出力端子と、増幅器４０Ｂの出力端子とに接続されており、増幅器４０Ａの出力と増幅器４０Ｂの出力とが入力される。比較器１３１の出力端子は、ＦＦ１３２のデータ入力端子に接続されている。
比較器１３１は、増幅器４０Ａの出力と増幅器４０Ｂの出力とを比較し、比較結果を表す信号を出力する。ここでは、一例として、増幅器４０Ｂの出力よりも増幅器４０Ａの出力が大きい場合に比較器１３１は信号レベル“１”の出力信号を出力し、増幅器４０Ｂの出力が増幅器４０Ａの出力以下である場合に比較器１３１は信号レベル“０”の出力信号を出力することとする。
ＦＦ１３２は、データ入力端子が比較器１３１の出力端子に接続されており、データ出力端子がＦＦ１３３のデータ出力端子と、セレクタ１３４の一方の入力端子に接続されている。ＦＦ１３２は、図示しないクロックがクロック入力端子に入力されることによって動作し、データ入力端子に保持するデータをデータ出力端子に反映する。
ＦＦ１３３は、データ入力端子がＦＦ１３２のデータ出力端子に接続され、データ出力端子がセレクタの他方の入力端子に接続されている。ＦＦ１３３は、図示しないクロックがクロック入力端子に入力されることによって動作し、データ入力端子に保持するデータをデータ出力端子に反映する。
なお、ＦＦ１３２、１３３は、クロック生成回路８０が出力する５ＧＨｚのクロックの倍の１０ＧＨｚのクロックによって動作し、データ入力端子に入力されたデータをデータ出力端子に反映させる。
セレクタ１３４は、一方の入力端子がＦＦ１３２のデータ出力端子に接続され、他方の入力端子がＦＦ１３３のデータ出力端子に接続され、出力端子が乗算器１３５の入力端子に接続されている。
また、セレクタ１３４は、一対の選択信号入力端子が連続信号検出回路１３８に接続されており、それぞれ、連続信号検出回路１３８から選択信号として検出位置信号α、βが入力される。
セレクタ１３４は、連続信号検出回路１３８から選択信号入力端子に入力される検出位置信号α、βに応じて、ＦＦ１３２又は１３３から入力されるデータを出力する。
セレクタ１３４は、Ｈレベル（“１”）の検出位置信号αと、Ｌレベル（“０”）の検出位置信号βとが入力されると、ＦＦ１３２のデータを選択して出力する。
また、セレクタ１３４は、Ｌレベル（“０”）の検出位置信号αと、Ｈレベル（“１”）の検出位置信号βとが入力されると、ＦＦ１３３のデータを選択して出力する。
なお、検出位置信号α、βがともにＬレベル（“０”）の場合は、セレクタ１３４はいずれのデータも出力しない。また、検出位置信号α、βがともにＨレベル（“１”）になる場合はない。
乗算器１３５は、セレクタ１３４の出力端子から入力されるデータと、連続信号検出回路１３８から入力される検出符号とを乗算して出力する。乗算器１３５の出力は、アップダウンカウンタ１３６に入力される。
アップダウンカウンタ１３６は、連続信号検出回路１３８から検出パルスが入力されると、乗算器１３５から入力されるデータをカウントする。アップダウンカウンタ１３６は、乗算器１３５から入力されるデータが“１”である場合は、カウント値をインクリメントする（１を加算する）。また、アップダウンカウンタ１３６は、乗算器１３５から入力されるデータが“０”である場合は、カウント値をデクリメントする（１を減算する）。なお、アップダウンカウンタ１３６の出力端子は、エンコーダ１３７の入力端子に接続されている。
エンコーダ１３７は、アップダウンカウンタ１３６から入力されるデータに基づき、積分器１２０Ａのキャパシタバンク１２１Ａ、又は、積分器１２０Ｂのキャパシタバンク１２１Ｂに設定信号を入力する。
エンコーダ１３７は、アップダウンカウンタ１３６から入力されるデータが正の値である場合は、その正の値を表す設定信号を積分器１２０Ａのキャパシタバンク１２１Ａに入力する。この結果、キャパシタバンク１２１Ａの内部で積分器１２０ＡのキャパシタＣａに並列に接続されるキャパシタの数が設定される。
また、エンコーダ１３７は、アップダウンカウンタ１３６から入力されるデータが負の値である場合は、その負の値を表す設定信号を積分器１２０Ｂのキャパシタバンク１２１Ｂに入力する。この結果、キャパシタバンク１２１Ｂの内部で積分器１２０ＢのキャパシタＣｂに並列に接続されるキャパシタの数が設定される。
連続信号検出回路１３８は、データ決定部７０Ａ、７０Ｂからそれぞれ出力される出力Ａ、Ｂを監視し、出力Ａ、Ｂに含まれる連続した所定数の同一データを検出する。連続信号検出回路１３８は、パターン検知フィルタを含んでおり、このパターン検知フィルタで連続する同一データを検出する。連続信号検出回路１３８は、連続データ検出部の一例である。
出力Ａ、Ｂはインターリーブ形式で出力されるため、例えば、所定数が３である場合には、出力Ａが“１”、次の出力Ｂが“１”、さらに次の出力Ａが“１”という連続した同一データ（“１”）が出力された場合に、連続信号検出回路１３８は、この３つの連続した“１”のデータを検出する。連続した“１”のデータは、出力Ｂ、出力Ａ、出力Ｂの順で出力される場合もある。
また、出力Ａが“０”、次の出力Ｂが“０”、さらに次の出力Ａが“０”という連続した同一データ（“０”）が出力された場合に、連続信号検出回路１３８は、この３つの連続した“０”のデータを検出する。連続した“０”のデータは、出力Ｂ、出力Ａ、出力Ｂの順で出力される場合もある。
実施の形態１のイコライザ回路１００は、連続した３つの“１”又は“０”の同一データを補正回路１３０が検出したときにイコライザ回路１００の利得の補正を行う。
連続した３つの同一データを検出したときに利得の補正を行うのは、データが“１”と“０”の間で変化する変化点では、送信側から受信側には伝送ロス等によって前のビットのデータの影響を受け易いが、連続した３つの同一データであれば、前のビットのデータの影響を受けにくいからである。
このため、実施の形態１では、連続した３つの同一データの２ビット目と３ビット目のデータに対応するアナログデータの大小を比較する。連続した３つの同一データの２ビット目と３ビット目のデータを比較すれば、前のビットのデータの影響が少なく、データの大小を判定し易いからである。
連続信号検出回路１３８は、連続した同一データを検出すると、連続した同一データが“１”又は“０”のいずれであるかを示す検出符号を出力する。検出符号が“１”である場合は、連続信号検出回路１３８によって検出された同一データが“１”であることを示し、検出符号が“０”である場合は、連続信号検出回路１３８によって検出された同一データが“０”であることを示す。
また、連続信号検出回路１３８は、検出符号を出力する際に、連続した同一データの検出があったことを示す検出パルスを出力する。検出パルスのＨレベルは、連続した同一データの検出があったことを示す。
また、連続信号検出回路１３８は、連続した同一データのうち、最後のデータを検出した際に、検出位置信号α又は検出位置信号βを出力する。ここでは、所定数として３つの連続した同一データを検出しているため、連続信号検出回路１３８は、最後のデータとして３番目の同一データを検出した際に、最後のデータが出力Ｂに含まれる場合は、Ｈレベルの検出位置信号αを出力する。また、連続信号検出回路１３８は、最後のデータが出力Ａに含まれる場合は、Ｈレベルの検出位置信号βを出力する。
ここで、検出位置信号α又はβのいずれがセレクタ１３４に入力されるかにより、セレクタ１３４が選択する出力がＦＦ１３２又はＦＦ１３３で異なる。そして、ＦＦ１３３は、ＦＦ１３２を経ているので、比較器１３１とセレクタ１３４との間で、データの伝送時間がＦＦ１３３の分だけ異なる。
これは、出力Ａと出力Ｂを比べると、出力Ｂは出力Ａに比べて出力Ａ、Ｂの半周期（１ビット）分だけ位相が遅れているため、出力Ｂで最後のデータを検出した場合（検出位置信号αがＨレベルになる場合）には、セレクタ１３４でＦＦ１３２の出力を選択するようにしている。
また、これとは逆に、出力Ａで最後のデータを検出した場合（検出位置信号βがＨレベルになる場合）には、セレクタ１３４でＦＦ１３３の出力を選択するようにしている。
ＦＦ１３３を経ることによるデータの遅延時間は、出力Ａ、Ｂの半周期（１ビット）に設定されている。
次に、図１０乃至図１２を用いて、実施の形態１のイコライザ回路１００のホールド回路３０Ａ、３０Ｂ、増幅器４０Ａ、４０Ｂ、５０Ａ、５０Ｂ、データ決定部７０Ａ、７０Ｂについて説明する。
図１０は、実施の形態１のイコライザ回路１００のホールド回路３０Ａの回路構成を示す図である。ホールド回路３０Ａ、３０Ｂの回路構成は同様であるため、ここではホールド回路３０Ａについて説明する。
ホールド回路３０Ａは、入力端子３１、スイッチ３２、オペアンプ３３、スイッチ３４、オペアン３５、及び出力端子３６を有する。
入力端子３１は、ホールド回路３０Ａの入力端子であり、スイッチ３２の入力端子に接続されている。
スイッチ３２は、入力端子３１とオペアンプ３３の反転入力端子との間に挿入されており、積分回路１２０Ａから積分値を取り込む際に閉成（オン）され、積分値を保持（ホールド）する際に開放（オフ）される。
オペアンプ３３は、反転入力端子がスイッチ３２に接続され、非反転入力端子が自己の出力端子と正帰還接続されている。オペアンプ３３の出力端子は、スイッチ３４を介してオペアンプ３５の反転入力端子に接続されている。
スイッチ３４は、オペアンプ３３の出力端子と、オペアンプ３５の反転入力端子との間に挿入されており、積分回路１２０Ａから積分値を取り込む際に開放（オフ）され、積分値を保持（ホールド）する際に閉成（オン）される。
オペアンプ３５は、反転入力端子がスイッチ３４に接続され、非反転入力端子が自己の出力端子と正帰還接続されている。オペアンプ３５の出力端子は、出力端子３６に接続されている。出力端子３６は、ホールド回路３０Ａの出力端子である。
以上のようなホールド回路３０Ａは、積分回路１２０Ａから積分値を取り込む際にスイッチ３２を閉成（オン）するとともにスイッチ３４を開放（オフ）する。また、積分値を保持（ホールド）する際にスイッチ３２を開放（オフ）するとともに、スイッチ３４を閉成（オン）する。
図１１は、実施の形態１のイコライザ回路１００の増幅器４０Ａ、５０Ａ、及び加算器６０Ａの回路構成を示す図である。増幅器４０Ａ、５０Ａ、及び加算器６０Ａと、増幅器４０Ｂ、５０Ｂ、及び加算器６０Ｂの回路構成は同様であるため、ここでは増幅器４０Ａ、５０Ａ、及び加算器６０Ａについて説明する。
図１１では、ホールド回路３０Ａの差動出力をｎＡ＿１、ｎＡ＿１ｘと記す。同様に、ホールド回路３０Ｂの差動出力をｎＢ＿１、ｎＢ＿１ｘと記す。
増幅器４０Ａは、電流源４１Ａと、ゲートにホールド回路３０Ａの差動出力ｎＡ＿１、ｎＡ＿１ｘが入力される一対のＮＭＯＳＦＥＴ（N-type Metal Oxide Silicon Field Effect Transistor）４２Ａ、４３Ａを有する。
電流源４１Ａは、一方の端子が接地されており、他方の端子がＮＭＯＳＦＥＴ４２Ａ、４３Ａのソースに接続されている。増幅器４０ＡのゲインＧａは、電流源４１Ａの出力電流によって設定される。
ＮＭＯＳＦＥＴ４２Ａ、４３Ａのゲートは入力端子４４Ａ、４５Ａに接続され、ソースは電流源４１Ａに接続され、ドレインは、それぞれ、抵抗器Ｒ１、Ｒ２を通じて電源に接続されるとともに、出力端子６１Ａ、６２Ａに接続されている。
増幅器５０Ａは、電流源５１Ａと、ゲートにホールド回路３０Ｂの差動出力ｎＢ＿１、ｎＢ＿１ｘが入力される一対のＮＭＯＳＦＥＴ５２Ａ、５３Ａを有する。
電流源５１Ａは、一方の端子が接地されており、他方の端子がＮＭＯＳＦＥＴ５２Ａ、５３Ａのソースに接続されている。増幅器５０ＡのゲインＧｂは、電流源５１Ａの出力電流によって設定される。
ＮＭＯＳＦＥＴ５２Ａ、５３Ａのゲートは入力端子５４Ａ、５５Ａに接続され、ソースは電流源５１Ａに接続され、ドレインは、それぞれ、抵抗器Ｒ１、Ｒ２を通じて電源に接続されるとともに、出力端子６１Ａ、６２Ａに接続されている。
加算器６０Ａは、増幅器４０ＡのＮＭＯＳＦＥＴ４２Ａのドレインと、増幅器５０ＡのＮＭＯＳＦＥＴ５３Ａのドレインとが出力端子６１Ａに接続されることと、増幅器４０ＡのＮＭＯＳＦＥＴ４３Ａのドレインと、増幅器５０ＡのＮＭＯＳＦＥＴ５３Ａのドレインとが出力端子６２Ａに接続されることによって実現されている。
以上のように、出力端子６１Ａには、増幅器４０ＡのＮＭＯＳＦＥＴ４２Ａのドレインと、増幅器５０ＡのＮＭＯＳＦＥＴ５３Ａのドレインとが接続されており、ＮＭＯＳＦＥＴ４２Ａと、ＮＭＯＳＦＥＴ５３Ａは同時にオンになる。
また、出力端子６２Ａには、増幅器４０ＡのＮＭＯＳＦＥＴ４３Ａのドレインと、増幅器５０ＡのＮＭＯＳＦＥＴ５３Ａのドレインとが接続されており、ＮＭＯＳＦＥＴ４３ＡとＮＭＯＳＦＥＴ５３Ａは同時にオンになる。
このため、出力端子６１Ａ、６２Ａには、増幅器４０Ａの出力から増幅器５０Ａの出力を減算した差動データが出力される。
図１２は、実施の形態１のイコライザ回路１００のデータ決定部７０Ａ、７０Ｂの回路構成を示す図である。データ決定部７０Ａ、７０Ｂの回路構成は同様であるため、ここではデータ決定部７０Ａについて説明する。
データ決定部７０Ａは、差動データが入力する入力端子７１Ａ、７１Ｂ、クロック入力端子７２、ＮＭＯＳＦＥＴ７３、７４Ａ、７４Ｂ、７５Ａ、７５Ｂ、ＰＭＯＳＦＥＴ７６Ａ、７６Ｂ、７７Ａ、７７Ｂ、ＮＡＮＤ回路７８Ａ、７８Ｂ、及び出力端子７９Ａ、７９Ｂを有する。
入力端子７１Ａ、７１Ｂは、加算器６０Ａに接続され、加算器６０Ａの加算結果を表すデータが入力される。具体的には、入力端子７１Ａ、７１Ｂは、それぞれ、図１１に示す出力端子６１Ａ、６２Ａに接続される。また、入力端子７１Ａ、７１Ｂは、それぞれ、ＮＭＯＳＦＥＴ７４Ａ、７４Ｂのゲートに接続されている。
クロック入力端子７２は、ＮＭＯＳＦＥＴ７３と、ＰＭＯＳＦＥＴ７７Ａ及び７７Ｂのゲートに接続されている。クロック入力端子７２には、クロック生成回路８０からクロックが入力される。
ＮＭＯＳＦＥＴ７３は、ソースが接地され、ドレインがＮＭＯＳＦＥＴ７４Ａ及び７４Ｂのソースに接続されている。
ＮＭＯＳＦＥＴ７４Ａ、７４Ｂは、ゲートがそれぞれ入力端子７１Ａ、７１Ｂに接続され、ソースがともにＮＭＯＳＦＥＴ７３のドレインに接続され、ドレインがそれぞれ、ＮＭＯＳＦＥＴ７５Ａ、７５Ｂのソースに接続されている。
ＮＭＯＳＦＥＴ７５Ａ、７５Ｂは、それぞれ、ゲートがＰＭＯＳＦＥＴ７６Ａ、７６Ｂのゲートに接続されるとともに、ＮＡＮＤ回路７８Ａ、７８Ｂの一方の入力端子に接続されている。また、ＮＭＯＳＦＥＴ７５Ａ、７５Ｂは、それぞれ、ソースがＮＭＯＳＦＥＴ７４Ａ、７４Ｂのドレインに接続され、ドレインがＰＭＯＳＦＥＴ７６Ａ、７６Ｂのドレインに接続されるとともに、ＮＡＮＤ回路７８Ｂ、７８Ａの一方の入力端子に接続されている。ＮＭＯＳＦＥＴ７５ＡはＰＭＯＳＦＥＴ７６Ａとインバータを構築し、ＮＭＯＳＦＥＴ７５ＢはＰＭＯＳＦＥＴ７６Ｂとインバータを構築する。
ＰＭＯＳＦＥＴ７６Ａ、７６Ｂは、それぞれ、ゲートがＮＭＯＳＦＥＴ７５Ａ、７５Ｂのゲートに接続されるとともに、ＮＡＮＤ回路７８Ａ、７８Ｂの一方の入力端子に接続されている。ＰＭＯＳＦＥＴ７６Ａ、７６Ｂは、それぞれ、ドレインがＮＭＯＳＦＥＴ７５Ａ、７５Ｂのドレインに接続されるとともに、ＮＡＮＤ回路７８Ｂ、７８Ａの一方の入力端子に接続されている。ＰＭＯＳＦＥＴ７６Ａ、７６Ｂのソースは、電源に接続されている。
ＰＭＯＳＦＥＴ７７Ａ、７７Ｂは、それぞれ、ゲートがクロック入力端子７２に接続されるとともに、ソースが電源に接続されている。ＰＭＯＳＦＥＴ７７Ａ、７７Ｂのドレインは、互いに接続されている。
ＮＡＮＤ回路７８Ａは、一方の入力端子がＮＭＯＳＦＥＴ７５Ａ及びＰＭＯＳＦＥＴ７６Ａのゲートと、ＮＭＯＳＦＥＴ７５Ｂ及びＰＭＯＳＦＥＴ７６Ｂのドレインに接続されている。ＮＡＮＤ回路７８Ａの他方の入力端子は、ＮＡＮＤ回路７８Ｂの出力端子に接続されている。ＮＡＮＤ回路７８Ａの出力端子は、出力端子７９Ａに接続されている。
ＮＡＮＤ回路７８Ｂは、一方の入力端子がＮＭＯＳＦＥＴ７５Ｂ及びＰＭＯＳＦＥＴ７６Ｂのゲートと、ＮＭＯＳＦＥＴ７５Ａ及びＰＭＯＳＦＥＴ７６Ａのドレインに接続されている。ＮＡＮＤ回路７８Ｂの他方の入力端子は、ＮＡＮＤ回路７８Ａの出力端子に接続されている。ＮＡＮＤ回路７８Ｂの出力端子は、出力端子７９Ｂに接続されている。
出力端子７９Ａ、７９Ｂは、それぞれ、ＮＡＮＤ回路７８Ａ、７８Ｂの出力端子に接続されている。
以上のようなデータ決定部７０Ａは、クロック入力端子７２にＬレベルのクロックが入力されているときは、ＮＭＯＳＦＥＴ７３がオフで、ＰＭＯＳＦＥＴ７７Ａ、７７Ｂがオンである。この状態では、データ決定部７０Ａは動作していない。
クロック入力端子７２にＨレベルのクロックが入力されると、ＮＭＯＳＦＥＴ７３がオンになり、ＰＭＯＳＦＥＴ７７Ａ、７７Ｂがオフになる。このとき、加算器６０Ａの出力が入力端子７１Ａ、７１Ｂに入力されると、ＮＭＯＳＦＥＴ７５Ａ、７５Ｂ、ＰＭＯＳＦＥＴ７６Ａ、７６Ｂによって構築される２つのインバータの動作により、ＮＡＮＤ回路７８Ａ、７８Ｂの出力値が決まり、出力端子７９Ａ、７９Ｂから差動出力が出力される。
以上により、加算器６０Ａの出力が“１”又は“０”のいずれであるかを表す“１”又は“０”の差動出力が出力端子７９Ａ、７９Ｂに出力される。
次に、図１３を用いて、実施の形態１のイコライザ回路１００の動作について説明する。
図１３は、実施の形態１のイコライザ回路１００の動作を示すタイミングチャートである。
図１３には、イコライザ回路１００の入力端子１１に入力する入力信号、積分回路１２０Ａ、１２０Ｂの出力ｎＡ＿０、ｎＢ＿０、ホールド回路３０Ａ、３０Ｂの出力ｎＡ＿１、ｎＢ＿１を示す。また、図１３には、これらに加えて、比較器１３１の出力Ｃ０、ＦＦ１３２の出力Ｃ１、ＦＦ１３３の出力Ｃ２、出力端子１２Ａ、１２Ｂから出力される出力Ａ、Ｂ、連続信号検出回路１３８が出力する検出符号、検出パルス、検出位置信号α、β、及び乗算器１３５の出力Ｃ３を示す。
また、図１３では、積分器１２０Ａ、１２０Ｂでサンプリングを行う期間Ｔａ、Ｔｂを時系列的に区別するために、Ｔｂ１、Ｔａ１、Ｔｂ２、Ｔａ２、Ｔｂ３、Ｔａ３の順に示す。
図１３に示すように、入力信号は、期間Ｔｂ１、Ｔａ１、Ｔｂ２、Ｔａ２、Ｔｂ３、Ｔａ３において、それぞれ、１、１、１、０、０、０というパターンで入力したとする。
期間Ｔｂ１において、積分器１２０Ｂが入力信号“１”のサンプリングを行うことにより、積分器１２０Ｂの出力ｎＢ＿０が信号レベル０よりも上昇する。また、サンプリングが終了したときに、ホールド回路３０Ｂが積分器１２０Ｂの積分値を保持（ホールド）するため、ホールド回路３０Ｂの出力ｎＢ＿１が期間Ｔｂ１の終了後に信号レベル０よりも高いＶｂ１になる。ホールド回路３０Ｂは、積分器１２０Ｂの次のサンプリングが終了する期間Ｔｂ２の終了時まで出力ｎＢ＿１＝Ｖｂ１を保持する。
なお、積分器１２０Ｂが積分値を保持するのは、期間Ｔｂ１が終了した直後の一瞬であり、その後の期間Ｔａ１では、積分器１２０Ｂはリセット動作が行われるため、出力ｎＢ＿０は０まで低下する。
期間Ｔａ１において、積分器１２０Ａが入力信号“１”のサンプリングを行うことにより、積分器１２０Ａの出力ｎＡ＿０が信号レベル０よりも上昇する。また、サンプリングが終了したときに、ホールド回路３０Ａが積分器１２０Ａの積分値を保持（ホールド）するため、ホールド回路３０Ａの出力ｎＡ＿１が期間Ｔａ１の終了後に信号レベル０よりも高いＶａ１になる。ホールド回路３０Ａは、積分器１２０Ａの次のサンプリングが終了する期間Ｔａ２の終了時まで出力ｎＢ＿１＝Ｖａ１を保持する。
ここで、期間Ｔｂ１における積分器１２０Ｂの出力ｎＢ＿０がＶａ１よりも低いＶｂ１であるのは、期間Ｔｂ１の直前に、入力信号が０から１に切り替わっており、切り替わる直前の信号レベル（“０”）の影響を受けるためである。
なお、積分器１２０Ａが積分値を保持するのは、期間Ｔａ１が終了した直後の一瞬であり、その後の期間Ｔｂ２では、積分器１２０Ａはリセット動作が行われるため、出力ｎＡ＿０は０まで低下する。
期間Ｔｂ２において、積分器１２０Ｂが入力信号“１”のサンプリングを行うことにより、積分器１２０Ｂの出力ｎＢ＿０が信号レベル０よりも上昇する。また、サンプリングが終了したときに、ホールド回路３０Ｂが積分器１２０Ｂの積分値を保持（ホールド）するため、ホールド回路３０Ｂの出力ｎＢ＿１が期間Ｔｂ２の終了後に信号レベル０よりも高いＶｂ２になる。ホールド回路３０Ｂは、積分器１２０Ｂの次のサンプリングが終了する期間Ｔｂ３の終了時まで出力ｎＢ＿１＝Ｖｂ２を保持する。
なお、期間Ｔｂ１が終了した直後に積分器１２０Ｂの積分値が保持され、その後の期間Ｔａ２では、積分器１２０Ｂはリセット動作が行われる。
期間Ｔａ２において、積分器１２０Ａが入力信号“０”のサンプリングを行うことにより、積分器１２０Ａの出力ｎＡ＿０が信号レベル０よりも低い−Ｖａ２まで低下する。これは、期間Ｔａ２において入力信号が１から０に切り替わっているからである。
また、サンプリングが終了したときに、ホールド回路３０Ａが積分器１２０Ａの積分値を保持（ホールド）するため、ホールド回路３０Ａの出力ｎＡ＿１が期間Ｔａ２の終了後に信号レベル０よりも低い−Ｖａ２になる。
ここで、積分器１２０Ａの出力ｎＡ＿０が信号レベルの絶対値｜Ｖａ２｜がＶａ１よりも低いのは、期間Ｔａ２の直前に、入力信号が１から０に切り替わっており、切り替わる直前の信号レベル（“１”）の影響を受けるためである。
期間Ｔｂ３においても積分器１２０Ｂが同様のサンプリングを行うことにより、出力ｎＢ＿０が−Ｖｂ３になり、ホールド回路３０Ｂの出力ｎＢ＿１が−Ｖｂ３になる。
なお、データ決定部７０Ａは、クロック生成回路８０から出力されるクロックの立ち上がりのタイミングで、加算器６０Ａの出力が“１”（第１レベル）又は“０”（第２レベル）のいずれであるかを判定する。このタイミングは、図１３で言えば、期間Ｔｂ１、Ｔｂ２、Ｔｂ３の最後にクロックが立ち上がるタイミングである。これは、期間Ｔｂ１、Ｔｂ２、Ｔｂ３は、出力ｎＡ＿１から、出力ｎＡ＿１よりも１ビット前の出力ｎＢ＿１を減算できる期間であるため、これらの期間Ｔｂ１、Ｔｂ２、Ｔｂ３の最後にクロックが立ち上がるタイミングで、判定を行うこととしたものである。
また、データ決定部７０Ｂは、クロック生成回路８０から出力されるクロックの立ち下がりのタイミングで、加算器６０Ｂの出力が“１”
（第１レベル）又は“０” （第２レベル）のいずれであるかを判定する。このタイミングは、図１３で言えば、期間Ｔａ１、Ｔａ２、Ｔａ３の最後にクロックが立ち下がるイミングである。これは、期間Ｔａ１、Ｔａ２、Ｔａ３は、出力ｎＢ＿１から、出力ｎＢ＿１よりも１ビット前の出力ｎＡ＿１を減算できる期間であるため、これらの期間Ｔａ１、Ｔａ２、Ｔａ３の最後にクロックが立ち下がるタイミングで、判定を行うこととしたものである。
比較器１３１の出力Ｃ０は、ホールド回路３０Ｂの出力ｎＢ＿１がホールド回路３０Ａの出力ｎＡ＿１以上となる期間Ｔｂ１、Ｔａ１では０である。また、比較器１３１の出力Ｃ０は、ホールド回路３０Ａの出力ｎＡ＿１がホールド回路３０Ｂの出力ｎＢ＿１よりも大きくなる期間Ｔｂ２では１である。期間Ｔａ２では、比較器１３１の出力Ｃ０は、ホールド回路３０Ａの出力ｎＡ＿１＝Ｖａ１と、ホールド回路３０Ｂの出力ｎＢ＿１＝Ｖｂ２との大小関係により、１又は０の値（１／０と表す）をとる。同様に、比較器１３１の出力Ｃ０は、期間Ｔｂ３、Ｔａ３では、それぞれ、０、１又は０の値（１／０と表す）をとる。この１／０と表す比較器の比較結果は、連続する３つの同一データの２ビット目と３ビット目のデータに対応するアナログデータを比較した結果である。
ＦＦ１３２、１３３の出力Ｃ１、Ｃ２は、比較器１３１の出力Ｃ０が、それぞれ、１クロック、２クロック遅れて伝搬した値となるため、図１３に示す通りになる。
これにより、出力Ａ、Ｂは、図１３に示すように１又は０の値をとる。ここで、出力Ｂの最初の“１”は、期間Ｔｂ１にサンプリングが行われた入力信号“１”を反映したデータである。また、その半周期後の出力Ａの“１”は、期間Ｔａ１にサンプリングが行われた入力信号“１”を反映したデータである。また、その半周期後の出力Ｂの“１”は、期間Ｔｂ２にサンプリングが行われた入力信号“１”を反映したデータである。このように、出力Ｂ、Ａ、Ｂの順で１、１、１という連続した同一データが得られている。
また、その半周期後の出力Ａの“０”は、期間Ｔａ２にサンプリングが行われた入力信号“０”を反映したデータである。また、その半周期後の出力Ｂの“０”は、期間Ｔｂ３にサンプリングが行われた入力信号“０”を反映したデータである。また、その半周期後の出力Ａの“０”は、期間Ｔａ３にサンプリングが行われた入力信号“０”を反映したデータである。このように、出力Ａ、Ｂ、Ａの順で０、０、０という連続した同一データが得られている。
出力Ｂ、Ａ、Ｂの順で１、１、１という連続した同一データが出力されることにより、連続信号検出回路１３８は、検出符号“１”を出力する。また、連続した３つの同一データの３つ目のデータを検出した際に、連続信号検出回路１３８は、検出パルスを出力する。
この検出符号の出力に伴い、連続信号検出回路１３８は、連続した３つの同一データ“１”のうち最後のデータ“１”を出力Ｂで検出した際に、Ｈレベルの検出位置信号αを出力する。これによりセレクタ１３４がＦＦ１３２の出力Ｃ１を選択して出力する。
ＦＦ１３２の出力Ｃ１と、検出符号“１”とが乗算器１３５に入力されるため、乗算器１３５は、ＦＦ１３２の出力Ｃ１の出力をそのまま出力Ｃ３としてアップダウンカウンタ１３６に入力する。このため、図１３に示すように、検出符号が“１”になるとともに、Ｈレベルの検出位置信号αが出力されているときに、乗算器１３５の出力Ｃ３は出力Ｃ１（１又は０の値（１／０と表す））を反映した値になる。
このとき、出力Ｃ３の値が“１”であれば、アップダウンカウンタ１３６は、検出パルスが入力されるタイミングでカウント値をインクリメントし、出力Ｃ３の値が“０”であれば、アップダウンカウンタ１３６はカウント値をデクリメントする。
この結果、アップダウンカウンタ１３６のカウント値に応じて、エンコーダ１３７が積分器１２０Ａのキャパシタバンク１２１Ａ、又は、積分器１２０Ｂのキャパシタバンク１２１Ｂに設定信号を入力する。
アップダウンカウンタ１３６のカウント値が正の値である場合は、積分器１２０Ａのキャパシタバンク１２１Ａに設定信号が入力され、積分器１２０Ａの積分値ＶａがＩ（Ｖ）・Ｔａ／ＣａからＩ（Ｖ）・Ｔａ／Ｃ１０に低下する。
一方、アップダウンカウンタ１３６のカウント値が負の値である場合は、積分器１２０Ｂのキャパシタバンク１２１Ｂに設定信号が入力され、積分器１２０Ｂの積分値ＶｂがＩ（Ｖ）・Ｔｂ／ＣｂからＩ（Ｖ）・Ｔｂ／Ｃ２０に低下する。
この結果、積分器１２０Ａの積分値Ｖａ（＝Ｉ（Ｖ）・Ｔａ／Ｃ１０）と、積分器１２０Ｂの積分値Ｖｂ（＝Ｉ（Ｖ）・Ｔｂ／Ｃ２０）とのバランスが取られ、ＤＣＤにずれが生じていても、積分器１２０Ａ、１２０Ｂの利得におけるＤＣＤのずれの影響が抑制される。
また、出力Ａ、Ｂ、Ａの順で０、０、０という連続した同一データが出力されることにより、連続信号検出回路１３８は、検出符号“０”を出力する。また、連続した３つの同一データの３つ目のデータを検出した際に、連続信号検出回路１３８は、検出パルスを出力する。
この検出符号の出力に伴い、連続信号検出回路１３８は、連続した３つの同一データ“０”のうち最後のデータ“０”を出力Ａで検出した際に、Ｈレベルの検出位置信号βを出力する。これによりセレクタ１３４がＦＦ１３３の出力Ｃ２を選択して出力する。
ＦＦ１３３の出力Ｃ２と、検出符号“０”とが乗算器１３５に入力されるため、乗算器１３５は、ＦＦ１３３の出力Ｃ２の出力を１と０を反転させて（１を０にし、０を１にして）出力Ｃ３としてアップダウンカウンタ１３６に入力する。このため、図１３に示すように、検出符号が“０”になるとともに、Ｈレベルの検出位置信号βが出力されているときに、乗算器１３５の出力Ｃ３は出力Ｃ２（１又は０の値（１／０と表す））を反映した値になる。
このとき、出力Ｃ３の値が“１”であれば、アップダウンカウンタ１３６は、検出パルスが入力されるタイミングでカウント値をインクリメントし、出力Ｃ３の値が“０”であれば、アップダウンカウンタ１３６はカウント値をデクリメントする。
この結果、アップダウンカウンタ１３６のカウント値に応じて、エンコーダ１３７が積分器１２０Ａのキャパシタバンク１２１Ａ、又は、積分器１２０Ｂのキャパシタバンク１２１Ｂに設定信号を入力する。
アップダウンカウンタ１３６のカウント値が正の値である場合は、積分器１２０Ａのキャパシタバンク１２１Ａに設定信号が入力され、積分器１２０Ａの積分値ＶａがＩ（Ｖ）・Ｔａ／ＣａからＩ（Ｖ）・Ｔａ／Ｃ１０に低下する。
一方、アップダウンカウンタ１３６のカウント値が負の値である場合は、積分器１２０Ｂのキャパシタバンク１２１Ｂに設定信号が入力され、積分器１２０Ｂの積分値ＶｂがＩ（Ｖ）・Ｔｂ／ＣｂからＩ（Ｖ）・Ｔｂ／Ｃ２０に低下する。
この結果、積分器１２０Ａの積分値Ｖａ（＝Ｉ（Ｖ）・Ｔａ／Ｃ１０）と、積分器１２０Ｂの積分値Ｖｂ（＝Ｉ（Ｖ）・Ｔｂ／Ｃ２０）とのバランスが取られ、ＤＣＤにずれが生じていても、積分器１２０Ａ、１２０Ｂの利得におけるＤＣＤのずれの影響が抑制される。
以上、実施の形態１によれば、積分器１２０Ａ、１２０Ｂの積分値の大小に応じて、積分器１２０Ａ、１２０Ｂのキャパシタバンク１２１Ａ、１２１Ｂの静電容量を調節することにより、積分器１２０Ａ、１２０Ｂの積分値Ｖａ、Ｖｂのバランスを取る。
このため、クロック生成回路８０から出力されるクロックのＤＣＤにずれが生じていても、積分器１２０Ａ、１２０Ｂの利得（イコライザ回路１００の利得）におけるＤＣＤのずれの影響が抑制され、正しい出力Ａ、Ｂを出力することができる。
なお、以上では、アップダウンカウンタ１３６のカウント値に応じてキャパシタバンク１２１Ａ、１２１Ｂの静電容量を増大させ、積分値Ｖａ、Ｖｂを下げる形態について説明した。しかしながら、アップダウンカウンタ１３６のカウント値に応じてキャパシタバンク１２１Ａ、１２１Ｂの静電容量を減少させて、積分値Ｖａ、Ｖｂを上昇させることによって積分器１２０Ａ、１２０Ｂの積分値Ｖａ、Ｖｂのバランスを取るようにしてもよい。この場合は、上述のように積分器１２０Ａの積分値Ｖａを低下させる場合に代えて、積分器１２０Ｂの積分値Ｖｂを増大させればよく、また、上述のように積分器１２０Ｂの積分値Ｖｂを低下させる場合に代えて、積分器１２０Ａの積分値Ｖａを増大させればよい。
また、以上では、補正回路１３０が増幅器４０Ａの出力と増幅器４０Ｂの出力とを比較し、比較結果を表す信号を用いてキャパシタバンク１２１Ａ、１２１Ｂの静電容量を設定する形態について説明した。
しかしながら、補正回路１３０は、増幅器５０Ａの出力と増幅器５０Ｂの出力との比較結果に基づいてキャパシタバンク１２１Ａ、１２１Ｂの静電容量を設定してもよい。また、ホールド回路３０Ａと３０Ｂの出力に基づいてキャパシタバンク１２１Ａ、１２１Ｂの静電容量を設定してもよい。
また、以上では、出力Ａと出力Ｂに連続した３つの同一データが含まれる場合にイコライザ回路１００の利得を補正する形態について説明したが、出力Ａと出力Ｂに含まれる連続した同一データの数は、２つ以上であればよい。
＜実施の形態２＞
図１４は、実施の形態２のイコライザ回路２００を示す図である。以下の説明において、実施の形態１のイコライザ回路１００と同様の構成要素には同一符号を付し、その説明を省略する。
イコライザ回路２００は、入力端子１１、出力端子１２Ａ、１２Ｂ、積分器２２０Ａ、２２０Ｂ、ホールド回路３０Ａ、３０Ｂ、増幅器４０Ａ、４０Ｂ、５０Ａ、５０Ｂ、加算器６０Ａ、６０Ｂ、データ決定部７０Ａ、７０Ｂ、及び補正回路２３０を含む。
なお、入力端子１１から出力端子１２Ａ、１２Ｂまでイコライザ回路２００の内部で伝送されるデータは、すべて差動データである。
積分器２２０Ａ、２２０Ｂは、キャパシタバンクを含まず、補正回路２３０によってＧｍ素子ＧｍＡ、ＧｍＢのコンダクタンスが制御される点が実施の形態１の積分器１２０Ａ、１２０Ｂと異なる。Ｇｍ素子ＧｍＡ、ＧｍＢは、それぞれ、コンダクタンスがＧｍＡ、ＧｍＢの電圧電流変換素子の一例である。
また、補正回路２３０は、実施の形態１の補正回路１３０のようにキャパシタバンクの静電容量を制御する代わりに、積分器２２０Ａ、２２０ＢのＧｍ素子ＧｍＡ、ＧｍＢのコンダクタンスを制御する点が実施の形態１の補正回路１３０と異なる。
また、補正回路２３０は、ＤＡＣ（Digital to Analog Converter）２３９Ａ、２３９Ｂを含む点が実施の形態１の補正回路１３０と異なる。ＤＡＣ２３９Ａは、エンコーダ１３７から出力される設定信号をアナログ変換して積分器２２０ＡのＧｍ素子ＧｍＡに入力する。ＤＡＣ２３９Ｂは、エンコーダ１３７から出力される設定信号をアナログ変換して積分器２２０ＢのＧｍ素子ＧｍＢに入力する。
積分器２２０ＡのＧｍ素子ＧｍＡは、ＤＡＣ２３９Ａから入力されるアナログの設定信号に基づき、Ｇｍ素子ＧｍＡの内部の差動アンプの電流量を変えることにより、Ｇｍ素子ＧｍＡのコンダクタンスを調整する。
積分器２２０ＢのＧｍ素子ＧｍＢは、ＤＡＣ２３９Ｂから入力されるアナログの設定信号に基づき、Ｇｍ素子ＧｍＢの内部の差動アンプの電流量を変えることにより、Ｇｍ素子ＧｍＢのコンダクタンスを調整する。
補正回路２３０は、アップダウンカウンタ１３６のカウント値が正の値である場合は、積分器２２０ＡのＧｍ素子ＧｍＡにＤＡＣ２３９Ａからアナログの設定信号を入力し、Ｇｍ素子ＧｍＡのコンダクタンスを低下させる。この結果、積分器２２０Ａの積分値Ｖａが低下する。
一方、アップダウンカウンタ１３６のカウント値が負の値である場合は、積分器２２０ＢのＧｍ素子ＧｍＢにＤＡＣ２３９Ｂからアナログの設定信号が入力され、Ｇｍ素子ＧｍＢのコンダクタンスを低下させる。この結果、積分器２２０Ｂの積分値Ｖｂが低下する。
以上により、実施の形態１と同様に、積分器２２０Ａの積分値Ｖａと、積分器２２０Ｂの積分値Ｖｂとのバランスが取られ、ＤＣＤにずれが生じていても、イコライザ回路２００の利得におけるＤＣＤのずれの影響が抑制される。
以上、実施の形態２によれば、積分器２２０Ａ、２２０Ｂの積分値の大小に応じて、積分器２２０Ａ、２２０ＢのＧｍ素子ＧｍＡ、ＧｍＢのコンダクタンスを調節することにより、積分器２２０Ａ、２２０Ｂの積分値Ｖａ、Ｖｂのバランスを取る。
このため、クロック生成回路８０から出力されるクロックのＤＣＤにずれが生じていても、積分器２２０Ａ、２２０Ｂの利得（イコライザ回路２００の利得）におけるＤＣＤのずれの影響が抑制され、正しい出力Ａ、Ｂを出力することができる。
なお、以上では、アップダウンカウンタ１３６のカウント値に応じてＧｍ素子ＧｍＡ、ＧｍＢのコンダクタンスを低下させ、積分値Ｖａ、Ｖｂを下げる形態について説明した。しかしながら、アップダウンカウンタ１３６のカウント値に応じてＧｍ素子ＧｍＡ、ＧｍＢのコンダクタンスを増大させて、積分値Ｖａ、Ｖｂを上昇させることによって積分器２２０Ａ、２２０Ｂの積分値Ｖａ、Ｖｂのバランスを取るようにしてもよい。Ｇｍ素子ＧｍＡ、ＧｍＢのコンダクタンスを増大させる場合は、上述のように積分器２２０Ａの積分値Ｖａを低下させる場合に代えて、積分器２２０Ｂの積分値Ｖｂを増大させればよく、また、上述のように積分器２２０Ｂの積分値Ｖｂを低下させる場合に代えて、積分器２２０Ａの積分値Ｖａを増大させればよい。
また、以上では、補正回路２３０が増幅器４０Ａの出力と増幅器４０Ｂの出力とを比較し、比較結果を表す信号を用いて積分器２２０Ａ、２２０ＢのＧｍ素子ＧｍＡ、ＧｍＢのコンダクタンスを設定する形態について説明した。
しかしながら、補正回路２３０は、増幅器５０Ａの出力と増幅器５０Ｂの出力との比較結果に基づいて積分器２２０Ａ、２２０ＢのＧｍ素子ＧｍＡ、ＧｍＢのコンダクタンスを設定してもよい。また、ホールド回路３０Ａと３０Ｂの出力に基づいて積分器２２０Ａ、２２０ＢのＧｍ素子ＧｍＡ、ＧｍＢのコンダクタンスを設定してもよい。
＜実施の形態３＞
図１５は、実施の形態３のイコライザ回路３００を示す図である。以下の説明において、実施の形態１のイコライザ回路１００、及び、比較例のイコライザ回路３Ｂ１と同様の構成要素には同一符号を付し、その説明を省略する。
イコライザ回路３００は、入力端子１１、出力端子１２Ａ、１２Ｂ、積分器２０Ａ、２０Ｂ、ホールド回路３０Ａ、３０Ｂ、増幅器３４０Ａ、３４０Ｂ、３５０Ａ、３５０Ｂ、加算器６０Ａ、６０Ｂ、データ決定部７０Ａ、７０Ｂ、及び補正回路３３０を含む。積分器２０Ａ、２０Ｂは、比較例のイコライザ回路３Ｂ１の積分器２０Ａ、２０Ｂと同様である。
なお、入力端子１１から出力端子１２Ａ、１２Ｂまでイコライザ回路３００の内部で伝送されるデータは、すべて差動データである。
補正回路３３０は、実施の形態１の補正回路１３０のようにキャパシタバンクの静電容量を制御する代わりに、増幅器３４０Ａ、３４０Ｂ、３５０Ａ、３５０Ｂのゲインを制御する点が実施の形態１の補正回路１３０と異なる。
また、補正回路３３０は、ＤＡＣ３３９Ａ、３３９Ｂを含む点が実施の形態１の補正回路１３０と異なる。ＤＡＣ３３９Ａは、エンコーダ１３７から出力される設定信号をアナログ変換して増幅器３４０Ａ、３５０Ｂに入力する。ＤＡＣ３３９Ｂは、エンコーダ１３７から出力される設定信号をアナログ変換して増幅器３４０Ｂ、３５０Ａに入力する。
増幅器３４０Ａ、３４０Ｂ、３５０Ａ、３５０Ｂは、ＤＡＣ３３９Ａ、３３９Ｂから出力されるアナログの設定信号に基づいて、ゲインＧａ、Ｇｂを調節可能である点が実施の形態１の増幅器４０Ａ、４０Ｂ、５０Ａ、５０Ｂと異なる。
増幅器３４０Ａ、３４０Ｂ、３５０Ａ、３５０Ｂは、例えば、それぞれ、増幅器３４０Ａ、３４０Ｂ、３５０Ａ、３５０Ｂの内部の電流源の電流値をＤＡＣ３３９Ａ、３３９Ｂから出力されるアナログの設定信号に基づいて調節することにより、ゲインを調節する。
補正回路３３０は、アップダウンカウンタ１３６の正のカウント値に基づく設定信号をエンコーダ１３７から出力し、ＤＡＣ３３９Ａでアナログの設定信号に変換して出力することにより、増幅器３４０Ａ、３５０ＢのゲインＧａ、Ｇｂを低下させる。
また、補正回路３３０は、アップダウンカウンタ１３６の負のカウント値に基づく設定信号をエンコーダ１３７から出力し、ＤＡＣ３３９Ｂでアナログの設定信号に変換して出力することにより、増幅器３４０Ｂ、３５０ＡのゲインＧｂ、Ｇａを低下させる。
従って、補正回路３３０は、アップダウンカウンタ１３６のカウント値が正の値である場合は、増幅器３４０Ａ、３５０Ｂにアナログの設定信号を入力し、増幅器３４０Ａ、３５０ＢのゲインＧａ、Ｇｂを低下させる。この結果、積分器２０Ａの積分値Ｖａに対する増幅器３４０Ａ、３５０ＢでのゲインＧａ、Ｇｂが低下される。
一方、アップダウンカウンタ１３６のカウント値が負の値である場合は、増幅器３４０Ｂ、３５０Ａにアナログの設定信号が入力され、増幅器３４０Ｂ、３５０ＡのゲインＧｂ、Ｇａを低下させる。この結果、積分器２０Ｂの積分値Ｖｂに対する増幅器３４０Ｂ、３５０ＡのゲインＧｂ、Ｇａが低下する。
この結果、増幅器３４０Ａ、３５０Ｂの出力と、増幅器３４０Ｂ、３５０Ａの出力とのバランスが取られ、ＤＣＤにずれが生じていても、イコライザ回路３００の利得におけるＤＣＤのずれの影響が抑制される。
以上、実施の形態３によれば、積分器２０Ａ、２０Ｂの積分値をＧａ倍した増幅器３４０Ａ、３４Ｂの出力の大小に応じて、増幅器３４０Ｂ、３５０Ａ、又は、増幅器３４０Ｂ、３５０Ａのゲインを調節することにより、増幅器３４０Ｂ、３５０Ａ、又は、増幅器３４０Ｂ、３５０Ａの出力のバランスを取る。
このため、クロック生成回路８０から出力されるクロックのＤＣＤにずれが生じていても、イコライザ回路３００の利得におけるＤＣＤのずれの影響が抑制され、正しい出力Ａ、Ｂを出力することができる。
なお、以上では、アップダウンカウンタ１３６のカウント値に応じて増幅器３４０Ａ、３４０Ｂ、３５０Ａ、３５０Ｂのゲインを低下させることにより、増幅器３４０Ａ、３４０Ｂ、３５０Ａ、３５０Ｂの出力を下げる形態について説明した。
しかしながら、アップダウンカウンタ１３６のカウント値に応じて増幅器３４０Ａ、３４０Ｂ、３５０Ａ、３５０Ｂのゲインを増大させることによって増幅器３４０Ａ、３４０Ｂ、３５０Ａ、３５０Ｂの出力のバランスを取るようにしてもよい。この場合は、上述のように増幅器３４０Ａ、３５０ＢのゲインＧａ、Ｇｂを低下させる場合に代えて、増幅器３５０Ａ、３４０ＢのゲインＧａ、Ｇｂを増大させればよい。また、上述のように増幅器３５０Ａ、３４０ＢのゲインＧａ、Ｇｂを低下させる場合に代えて、増幅器３４０Ａ、３５０ＢのゲインＧａ、Ｇｂを増大させればよい。
＜実施の形態４＞
図１６は、実施の形態４のイコライザ回路４００を示す図である。以下の説明において、実施の形態１のイコライザ回路１００と同様の構成要素には同一符号を付し、その説明を省略する。
イコライザ回路４００は、入力端子１１、出力端子１２Ａ、１２Ｂ、積分器１２０Ａ、１２０Ｂ、ホールド回路３０Ａ、３０Ｂ、増幅器４０Ａ、４０Ｂ、５０Ａ、５０Ｂ、加算器６０Ａ、６０Ｂ、データ決定部７０Ａ、７０Ｂ、補正回路４３０、分圧器４９０、及びスイッチ４９１を含む。
なお、入力端子１１から出力端子１２Ａ、１２Ｂまでイコライザ回路４００の内部で伝送されるデータは、すべて差動データである。
補正回路４３０は、比較器４３１、アップダウンカウンタ４３６、エンコーダ４３７、基準電圧制御回路４３８、及び制御部４３９を含む。
比較器４３１は、ホールド回路３０Ａ、３０Ｂの出力を比較し、比較結果を表す信号を出力する。ここでは、一例として、ホールド回路３０Ｂの出力よりもホールド回路３０Ａの出力が大きい場合に比較器４３１は信号レベル“１”の出力信号を出力し、ホールド回路３０Ｂの出力がホールド回路３０Ａの出力以下である場合に比較器４３１は信号レベル“０”の出力信号を出力することとする。
アップダウンカウンタ４３６は、制御部４３９からカウント指令が入力されると、比較器４３１から入力される比較結果を表す信号をカウントする。アップダウンカウンタ４３６は、比較器４３１から入力される比較結果を表す信号が“１”である場合は、カウント値をインクリメントする（１を加算する）。また、アップダウンカウンタ４３６は、比較器４３１から入力される比較結果を表す信号が“０”である場合は、カウント値をデクリメントする（１を減算する）。なお、アップダウンカウンタ４３６の出力端子は、エンコーダ４３７の入力端子に接続されている。
エンコーダ４３７は、アップダウンカウンタ４３６から入力されるデータに基づき、積分器１２０Ａのキャパシタバンク１２１Ａ、又は、積分器１２０Ｂのキャパシタバンク１２１Ｂに設定信号を入力する。
エンコーダ４３７は、アップダウンカウンタ４３６から入力されるデータが正の値である場合は、その正の値を表す設定信号を積分器１２０Ａのキャパシタバンク１２１Ａに入力する。この結果、キャパシタバンク１２１Ａの内部で積分器１２０ＡのキャパシタＣａに並列に接続されるキャパシタの数が設定される。
また、エンコーダ４３７は、アップダウンカウンタ４３６から入力されるデータが負の値である場合は、その負の値を表す設定信号を積分器１２０Ｂのキャパシタバンク１２１Ｂに入力する。この結果、キャパシタバンク１２１Ｂの内部で積分器１２０ＢのキャパシタＣｂに並列に接続されるキャパシタの数が設定される。
基準電圧制御回路４３８は、所定の電圧を出力する。基準電圧制御回路４３８の出力端子は、分圧器４９０に接続されている。
制御部４３９は、キャパシタバンク１２１Ａ、１２１Ｂの静電容量を設定するための設定モードと、通常モードとの切替制御を行う。制御部４３９は、モードの選択を行うためのモード選択信号でスイッチ４９１を切り替える。
制御部４３９は、キャパシタバンク１２１Ａ、１２１Ｂの静電容量の設定を行わずにイコライザ回路４００が通常の動作を行う通常モードでは、スイッチ４９１で入力端子１１と積分器１２０Ａ、１２０Ｂとを接続する。
また、制御部４３９は、キャパシタバンク１２１Ａ、１２１Ｂの静電容量を設定するための設定モードでは、分圧器４９０と積分器１２０Ａ、１２０Ｂとを接続し、クロック生成回路８０が出力するクロックに基づいてカウント指令を出力する。
制御部４３９によってスイッチ４９１が切り替えられ、分圧器４９０と積分器１２０Ａ、１２０Ｂとが接続されると、クロック生成回路８０から積分器１２０Ａ、１２０Ｂにクロックが入力される度に、積分器１２０Ａ、１２０Ｂは、連続した同一データをサンプリングし、積分値を出力する。
分圧器４９０は、一対の可変抵抗器４９０Ａ、４９０Ｂを含み、基準電圧制御回路４９０から入力される電圧を分圧して出力する。可変抵抗器４９０Ａ、４９０Ｂの抵抗値は、キャパシタバンク１２１Ａ、１２１Ｂが飽和しないように、分圧器４９０の出力電圧が適切な電圧になるように設定すればよい。
スイッチ４９１は、２つの入力端子を有し、一方がイコライザ回路４００の入力端子１１に接続され、他方が分圧器４９０の可変抵抗器４９０Ａ、４９０Ｂの中点に接続される。スイッチ４９１の出力端子は、積分器１２０Ａ、１２０Ｂの入力端子に接続されている。スイッチ４９１は、切替部の一例である。
ここで、実施の形態４のイコライザ回路４００において、制御部４３９が設定モードでスイッチ４９１を切り替えた場合の動作について説明する。
積分器１２０Ａ、１２０Ｂの積分値は、ホールド回路３０Ａ、３０Ｂで保持され、比較器４３１に入力される。比較器４３１は、積分器１２０Ａ、１２０Ｂの積分値の大小を比較し、比較結果を表す信号をアップダウンカウンタ４３６に入力する。
アップダウンカウンタ４３６は、制御部４３９からカウント指令が入力されると、比較器４３１から出力される比較結果を表す信号をカウントする。
アップダウンカウンタ４３６からカウント値が入力されると、エンコーダ４３７は、カウント値に基づき、積分器１２０Ａのキャパシタバンク１２１Ａ、又は、積分器１２０Ｂのキャパシタバンク１２１Ｂに設定信号を入力する。
エンコーダ４３７は、アップダウンカウンタ４３６から入力されるカウント値が正の値である場合は、その正の値を表す設定信号を積分器１２０Ａのキャパシタバンク１２１Ａに入力する。この結果、キャパシタバンク１２１Ａの内部で積分器１２０ＡのキャパシタＣａに並列に接続されるキャパシタの数が設定される。
また、エンコーダ４３７は、アップダウンカウンタ４３６から入力されるカウント値が負の値である場合は、その負の値を表す設定信号を積分器１２０Ｂのキャパシタバンク１２１Ｂに入力する。この結果、キャパシタバンク１２１Ｂの内部で積分器１２０ＢのキャパシタＣｂに並列に接続されるキャパシタの数が設定される。
以上により、実施の形態４のイコライザ回路４００によれば、設定モードにおいて、キャパシタバンク１２１Ａ、１２１Ｂの静電容量が設定される。
以後は、通常モードでの動作を行うべく、スイッチ４９１を切り替えて入力端子１１と積分器１２０Ａ、１２０Ｂを接続すれば、積分器１２０Ａの積分値Ｖａと、積分器１２０Ｂの積分値Ｖｂとのバランスが取れた状態で、イコライザ回路４００を動作させることができる。
従って、ＤＣＤにずれが生じていても、積分器１２０Ａ、１２０Ｂの利得におけるＤＣＤのずれの影響を抑制することができる。
以上、実施の形態４によれば、積分器１２０Ａ、１２０Ｂの積分値の大小に応じて、積分器１２０Ａ、１２０Ｂのキャパシタバンク１２１Ａ、１２１Ｂの静電容量を調節することにより、積分器１２０Ａ、１２０Ｂの積分値Ｖａ、Ｖｂのバランスを取る。
このため、クロック生成回路８０から出力されるクロックのＤＣＤにずれが生じていても、積分器１２０Ａ、１２０Ｂの利得（イコライザ回路４００の利得）におけるＤＣＤのずれの影響が抑制され、正しい出力Ａ、Ｂを出力することができる。
なお、以上では、実施の形態１と同様に、キャパシタバンク１２１Ａ、１２１Ｂの静電容量を設定する形態について説明したが、実施の形態２と同様に、積分器１２０Ａ、１２０ＢのＧｍ素子ＧｍＡ、ＧｍＢのコンダクタンスを設定してもよい。また、実施の形態３と同様に、増幅器４０Ａ、４０Ｂ、５０Ａ、５０Ｂのゲインを設定してもよい。
また、以上では、補正回路４３０がホールド回路３０Ａ、３０Ｂの出力を比較器４３１で比較し、比較結果を表す信号を用いてキャパシタバンク１２１Ａ、１２１Ｂの静電容量を設定する形態について説明した。
しかしながら、補正回路４３０は、増幅器４０Ａの出力と増幅器４０Ｂの出力との比較結果に基づいてキャパシタバンク１２１Ａ、１２１Ｂの静電容量を設定してもよい。また、増幅器５０Ａの出力と増幅器５０Ｂの出力との比較結果に基づいてキャパシタバンク１２１Ａ、１２１Ｂの静電容量を設定してもよい。
以上、本発明の例示的な実施の形態のイコライザ回路、及び、情報処理装置について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
以上の実施の形態に関し、さらに以下の付記を開示する。
（付記１）
インターリーブ型のイコライザ回路において、
サンプリングクロックに基づいて入力信号を積分し、第１積分値を出力する第１積分器と、
前記サンプリングクロックに基づいて前記第１積分器と交互に前記入力信号を積分し、第２積分値を出力する第２積分器と、
前記第１積分値と前記第２積分値の第１減算結果が第１レベル又は第２レベルのいずれであるかを判定し、判定結果を表す第１出力を出力する第１出力部と、
前記第１積分値と前記第２積分値の第２減算結果が第１レベル又は第２レベルのいずれであるかを判定し、判定結果を表す第２出力を前記第１出力と交互に出力する第２出力部と、
前記第１出力及び前記第２出力に連続同一データが含まれるときに、前記第１積分値と前記第２積分値の差分に基づき、前記イコライザ回路の利得を補正する補正部と
を含む、イコライザ回路。
（付記２）
前記第１出力又は前記第２出力に含まれる連続同一データを検出する連続データ検出部をさらに含み、
前記補正部は、前記連続データ検出部によって前記連続同一データが検出されると、前記イコライザ回路の利得を補正する、付記１記載のイコライザ回路。
（付記３）
前記第１積分器及び前記第２積分器の入力側に接続され、前記第１積分器及び前記第２積分器への入力を、前記入力信号、又は、基準電圧のいずれかに切り替える切替部をさらに含み、
前記補正部は、前記切替部により前記第１積分器及び前記第２積分器への入力が前記基準電圧に切り替えられた状態で、前記基準電圧に基づく連続同一データが前記第１出力又は前記第２出力に含まれているときに、前記イコライザ回路の利得を補正する、付記１記載のイコライザ回路。
（付記４）
前記第１積分器は、当該第１積分器の容量成分を調節する第１容量調節部を有し、
前記第２積分器は、当該第２積分器の容量成分を調節する第２容量調節部を有し、
前記補正部は、前記差分に基づき、前記第１容量調節部又は前記第２容量調節部による容量成分の調節度合を制御する、付記１乃至３のいずれか一項記載のイコライザ回路。
（付記５）
前記補正部は、前記差分に基づき、前記第１積分器内の電圧電流変換素子のコンダクタンス、又は、前記第２積分器内の電圧電流変換素子のコンダクタンスを制御する、付記１乃至３のいずれか一項記載のイコライザ回路。
（付記６）
前記第１積分器と前記第１出力部との間に配設され、前記第１積分値を増幅する第１増幅部と、
前記第２積分器と前記第１出力部との間に配設され、前記第２積分値を増幅する第２増幅部と
前記第２積分器と前記第２出力部との間に配設され、前記第２積分値を増幅する第３増幅部と、
前記第１積分器と前記第２出力部との間に配設され、前記第１積分値を増幅する第４増幅部と
をさらに含み、
前記補正部は、前記第１増幅部と前記第３増幅部の出力差、又は、前記第２増幅部と前記第４増幅部の出力差に基づき、前記第１増幅部及び第４増幅部における増幅度合、又は、前記第２増幅部及び第３増幅部における増幅度合を制御する、付記１乃至３のいずれか一項記載のイコライザ回路。
（付記７）
付記１乃至６のいずれか一項記載のイコライザ回路と、
前記イコライザ回路から出力される前記第１出力及び前記第２出力が入力される演算処理部と
を含む、情報処理装置。
１００、２００、３００、４００ イコライザ回路
１１ 入力端子
１２Ａ、１２Ｂ 出力端子
３０Ａ、３０Ｂ ホールド回路
４０Ａ、４０Ｂ、５０Ａ、５０Ｂ、３４０Ａ、３４０Ｂ、３５０Ａ、３５０Ｂ 増幅器
６０Ａ、６０Ｂ 加算器
７０Ａ、７０Ｂ データ決定部
１２０Ａ、１２０Ｂ、２２０Ａ、２２０Ｂ 積分器
１２１Ａ、１２１Ｂ キャパシタバンク
１３０、２３０、３３０、４３０ 補正回路
１３１ 比較器
１３２、１３３ ＦＦ
１３４ セレクタ
１３５ 乗算器
１３６ アップダウンカウンタ
１３７ エンコーダ
１３８ 連続信号検出回路
４９０ 分圧器
４９１ スイッチ
５００ サーバ

Claims (7)

  1. インターリーブ型のイコライザ回路において、
    サンプリングクロックに基づいて入力信号を積分し、第１積分値を出力する第１積分器と、
    前記サンプリングクロックに基づいて前記第１積分器と交互に前記入力信号を積分し、第２積分値を出力する第２積分器と、
    前記第１積分値と前記第２積分値の第１減算結果が第１レベル又は第２レベルのいずれであるかを判定し、判定結果を表す第１出力を出力する第１出力部と、
    前記第１積分値と前記第２積分値の第２減算結果が第１レベル又は第２レベルのいずれであるかを判定し、判定結果を表す第２出力を前記第１出力と交互に出力する第２出力部と、
    前記第１出力及び前記第２出力に連続同一データが含まれるときに、前記第１積分値と前記第２積分値の比較結果に基づき、前記イコライザ回路の利得を補正する補正部と
    を含む、イコライザ回路。
  2. 前記第１出力又は前記第２出力に含まれる連続同一データを検出する連続データ検出部をさらに含み、
    前記補正部は、前記連続データ検出部によって前記連続同一データが検出されると、前記イコライザ回路の利得を補正する、請求項１記載のイコライザ回路。
  3. 前記第１積分器及び前記第２積分器の入力側に接続され、前記第１積分器及び前記第２積分器への入力を、前記入力信号、又は、基準電圧のいずれかに切り替える切替部をさらに含み、
    前記補正部は、前記切替部により前記第１積分器及び前記第２積分器への入力が前記基準電圧に切り替えられた状態で、前記基準電圧に基づく連続同一データが前記第１出力又は前記第２出力に含まれているときに、前記イコライザ回路の利得を補正する、請求項１記載のイコライザ回路。
  4. 前記第１積分器は、当該第１積分器の容量成分を調節する第１容量調節部を有し、
    前記第２積分器は、当該第２積分器の容量成分を調節する第２容量調節部を有し、
    前記補正部は、前記比較結果に基づき、前記第１容量調節部又は前記第２容量調節部による容量成分の調節度合を制御する、請求項１乃至３のいずれか一項記載のイコライザ回路。
  5. 前記補正部は、前記比較結果に基づき、前記第１積分器内の電圧電流変換素子のコンダクタンス、又は、前記第２積分器内の電圧電流変換素子のコンダクタンスを制御する、請求項１乃至３のいずれか一項記載のイコライザ回路。
  6. 前記第１積分器と前記第１出力部との間に配設され、前記第１積分値を増幅する第１増幅部と、
    前記第２積分器と前記第１出力部との間に配設され、前記第２積分値を増幅する第２増幅部と
    前記第２積分器と前記第２出力部との間に配設され、前記第２積分値を増幅する第３増幅部と、
    前記第１積分器と前記第２出力部との間に配設され、前記第１積分値を増幅する第４増幅部と
    をさらに含み、
    前記補正部は、前記第１増幅部と前記第３増幅部の比較結果、又は、前記第２増幅部と前記第４増幅部の比較結果に基づき、前記第１増幅部及び第４増幅部における増幅度合、又は、前記第２増幅部及び第３増幅部における増幅度合を制御する、請求項１乃至３のいずれか一項記載のイコライザ回路。
  7. 請求項１乃至６のいずれか一項記載のイコライザ回路と、
    前記イコライザ回路から出力される前記第１出力及び前記第２出力が入力される演算処理部と
    を含む、情報処理装置。
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