JP2016034083A

JP2016034083A - 波形等化装置

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Publication number: JP2016034083A
Application number: JP2014156283A
Authority: JP
Inventors: 宣明松平; Nobuaki Matsudaira; 浩伸秋田; Hironobu Akita; 茂樹大塚; Shigeki Otsuka
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2014-07-31
Filing date: 2014-07-31
Publication date: 2016-03-10
Anticipated expiration: 2034-07-31
Also published as: US20160036606A1; US9276785B2; JP6390244B2

Abstract

【課題】トレーニング系列発生器及びクロックリカバリ回路を備える構成においても、動作を確実に収束させることができる波形等化装置を提供する。【解決手段】Ａ／Ｄ変換器３は、クロック信号ＣＬＫに同期して受信信号をオーバーサンプリングし、波形等化器１２は、Ａ／Ｄ変換されたデータ系列について波形等化演算をクロック信号ＣＬＫに同期して行う。クロックリカバリ（ＣＲ）回路１１は、トレーニング期間中はＣＲ動作を実行せずクロック信号ＣＬＫを供給し、上記期間の終了後は検出器６の出力データを受けてＣＲ動作を実行し、クロック信号ＣＬＫを生成出力する。マッチドフィルタ２２（１〜４）は、Ａ／Ｄ変換されたデータが入力され、受信信号の速度に対応する周波数の４相クロック信号に同期してトレーニングパターンとの相関をとるフィルタ演算を行う。位相評価ロジック２３は、マッチドフィルタ２２の出力データと４相クロック信号とに基づいて、トレーニング系列発生器１０に最適な動作クロック信号RCLK＿DIV4を供給する。【選択図】図１

Description

本発明は、Ａ／Ｄ変換されたデータ系列について波形等化するための演算を行う波形等化器を備える波形等化装置に関する。

受信信号をＡ／Ｄ変換器によりＡ／Ｄ変換し、Feed-Forward等化器（以下、ＦＦＥと称す）及びDecision Feedback等化器（以下、ＤＦＥと称す）を備える波形等化器により、伝送線路によるシンボル間干渉（Inter Symbol Interference，以下、ＩＳＩと称す）による減衰を補償する処理を行う構成の一例が、非特許文献１に開示されている。また、波形等化器の詳細な構成の一例は、非特許文献２に開示されている。

このような波形等化器は、受信データを連続的に処理する過程で、ＦＦＥ，ＤＦＥのタップ係数がＩＳＩを除去するために最適な値に収束するように動作する（適応等化）。ところが、ＩＳＩや反射の影響により受信信号が大きく歪むような伝送線路に適用すると、タップ係数が最適値に収束しない場合がある。これは、タップ係数の初期値が最終的に収束すべき理想値と大きく異なっているため、出力段に配置されている検出器（Slicer）の判定結果に誤りが多発することによる。

非特許文献２には、波形等化器に既定のトレーニングパターンを与えることで、タップ係数の収束を補助する手法が開示されている。トレーニングを実施する際には、判定器の判定出力は用いず、トレーニング系列発生器を用いてエラー信号を生成する。これにより判定器の判定誤りの影響を除去できるため、タップ係数が適正に収束するようになる。

図１３に示すように、データジェネレータ１より５０Ｍｂｐｓの信号を発生させ、伝送線路を模したケーブルモデル２を介して伝送し、Ａ／Ｄ変換器３により受信する。図中に、ケーブルモデル２を介して伝送した信号の波形が歪んでいる状態を示している。Ａ／Ｄ変換器３は、受信信号を周波数５０ＭＨｚの理想的なクロック信号によってサンプリングする。Ａ／Ｄ変換器３の出力データは、ＦＦＥ４、加算器５を介して検出器６に入力される。

減算器７の被減算入力端子は、加算器５の出力端子に接続され、減算入力端子は、スイッチ８の可動接点及びＤＦＥ９の入力端子に接続されている。スイッチ８の固定接点の一方は検出器６の出力端子に接続され、固定接点の他方はトレーニング系列発生器１０の出力端子に接続されている。そして、減算器７の出力データ（FFE/DFE error）は、ＦＦＥ４及びＤＦＥ９のもう１つの入力端子に与えられている。ＤＦＥ９の出力データは、加算器５に入力されている。

図１３中に示しているように、ケーブルモデル２を介した受信信号の波形歪が大きいため、図１４（ａ）に示すようにスイッチ８を検出器６側にした場合の、減算器７の出力；FFE/DFE errorは全く収束せず、検出器６の判定出力におけるBit error（データジェネレータ１が出力するデータパターンとの不一致）は常に「１」（不一致の状態）となっている。一方、図１４（ｂ）に示すように、スイッチ８をトレーニング系列発生器１０側にした場合は、FFE/DFE errorは収束し、最終的にBit errorはゼロになっている。

"A 12.5Gb/s SerDes in 65nm CMOS Using a Baud-Rate ADC with Digital Receiver Equalization and Clock Recovery",ISSCC Dig.Tech.Papers,pp.436-591,Fig 24.1.1,2007. 「ディジタルコミュニケーション」，John G.Proakis，科学技術出版，p753

ここで、波形等化器を実際の通信に適用する際には、送受信側との間で発振器のクロック誤差が生じるため、図１５に示すように、クロックリカバリ回路１１を検出器６の出力端子に接続し、クロックリカバリ回路１１より出力されるクロック信号を、Ａ／Ｄ変換器３及び波形等化器１２の動作クロックとする必要がある。

クロックリカバリ回路１１は、図１６に示すように、位相検出器１３、ループフィルタ１４、ＰＬＬ１５及びセレクタ１６からなるクロック位相選択部１７で構成されている。位相検出器１３の出力；Phase errorは、検出器６が出力する受信データの位相と、波形等化器１２側で使用するローカルクロック信号、すなわちクロックリカバリ回路１１より出力されるクロック信号との位相差に比例した値となる。そして、クロックリカバリ回路１１は、上記位相差がゼロになるような負帰還回路となっている。

一方、ＦＦＥ４及びＤＦＥ９も、検出器６の入出力の差であるFFE/DFE errorを最小化するような負帰還回路である。つまり、図１５に示す回路は、２つのエラー量をそれぞれ最小化する２つの負帰還回路が混在している構成であり、互いの負帰還が干渉し合うため本質的に動作が不安定である。特に歪みの大きい伝送線路を用いた場合、クロックリカバリ回路１１によるクロック信号の位相変動が、ＦＦＥ４とＤＦＥ９によるタップ係数の収束動作に与える影響が大きくなるため、動作が非常に不安定になる。そのため、図１７に示すシミュレーション結果は、各エラーが収束していない状態となっている。

本発明は上記事情に鑑みてなされたものであり、その目的は、トレーニング系列発生器及びクロックリカバリ回路を備える構成においても、動作を確実に収束させることができる波形等化装置を提供することにある。

請求項１記載の波形等化装置によれば、Ａ／Ｄ変換器は、ベースクロック信号に同期して受信信号をオーバーサンプリングし、波形等化器は、Ａ／Ｄ変換されたデータ系列について波形等化するための演算をベースクロック信号に同期して行う。クロックリカバリ回路は、トレーニング期間中はクロックリカバリ動作を実行することなくベースクロック信号を供給する。また、検出器の出力データに替えて、トレーニング系列発生器が出力するトレーニング用のデータ系列を用いるトレーニング期間の終了後は、検出器の出力データを受けてクロックリカバリ動作を実行し、ベースクロック信号を生成出力する。

複数のマッチドフィルタは、Ａ／Ｄ変換されたデータが入力され、受信信号の速度に対応する周波数の多相クロック信号に同期してトレーニング用のデータ系列との相関をとるためのフィルタ演算を行う。そして、クロック最適化ロジックは、複数のマッチドフィルタの出力データと前記多相クロック信号とに基づいて、トレーニング系列発生器に最適な動作クロック信号を供給する。

このように構成すれば、トレーニング期間中は、複数のマッチドフィルタによりトレーニング用のデータ系列との相関がとられた結果、クロック最適化ロジックにより位相が最適化された動作クロック信号がトレーニング系列発生器に供給されるようになる。つまり、トレーニングは、クロックリカバリ回路の動作と切り離されて実行されるので、双方の負帰還動作が干渉することはない。したがって、トレーニング期間に波形等化器のタップ係数を迅速に収束させることができる。

第１実施形態であり、波形等化装置の構成を示す機能ブロック図受信データと各クロック信号との位相関係を示す図受信信号波形と４相クロック信号との位相関係を示す図マッチドフィルタの構成を示す図（ａ）はマッチドフィルタが出力するデータ波形の一例、（ｂ）は周波数誤差がある場合に４つのマッチドフィルタが出力するデータ波形の一例を示す図トレーニングを実施する場合の波形等化装置を示す図シミュレーション結果を示す図第２実施形態であり、波形等化装置の構成を示す機能ブロック図第３実施形態であり、波形等化装置の構成を示す機能ブロック図第４実施形態であり、波形等化装置の構成を示す機能ブロック図８相クロック信号を示すタイミングチャート位相評価ロジックの処理中心に示す動作タイムチャート従来技術であり、波形等化装置の構成を示す機能ブロック図（ａ）検出器を有効にした場合と、（ｂ）トレーニング系列発生器を有効にした場合とのシミュレーション結果を示す図クロックリカバリ回路を適用した場合の波形等化装置の構成を示す機能ブロック図クロックリカバリ回路の詳細構成を示す機能ブロック図シミュレーション結果を示す図

（第１実施形態）
以下、図１５と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図１に示すように、本実施形態の波形等化装置２１は、Ａ／Ｄ変換器３の出力データが４つのマッチドフィルタ（ＭＦ；整合フィルタ）２２（１）〜２２（４）に入力されている。マッチドフィルタ２２（１）〜２２（４）の出力データは、位相評価ロジック（Phase Estimation Logic,クロック最適化ロジック）２３に入力されている。

Ａ／Ｄ変換器３及び波形等化器１２に供給されるベースクロック信号ＣＬＫは、図２に示すように、受信データレートに対して４倍の周波数のクロックである。したがって、アナログの受信信号は、Ａ／Ｄ変換器３によって４倍オーバーサンプリングされる。尚、クロックリカバリ回路１１は、トレーニング期間中はクロックリカバリ動作（負帰還制御）を行わず、内部で生成したクロック信号（４相クロックの何れか１つ）をそのままベースクロック信号ＣＬＫとして出力する。

４つのマッチドフィルタ２２（１）、２２（２）、２２（３）、２２（４）には、それぞれ異なるクロック信号CLK＿DIV4＿I、CLK＿DIV4＿Q、CLK＿DIV4＿Ib、CLK＿DIV4＿Qbが動作クロックとして供給されている。これらのクロック信号は、ベースクロック信号ＣＬＫを４分周した受信データレートに等しい周波数のクロックであり、位相差が９０度となる４相クロック信号となっている（図３参照）。

図４に示すように、マッチドフィルタ２２はＦＩＲ（Finite Impulse Response）フィルタで構成され、複数の遅延器２４、複数の乗算器２５及び加算器２６で構成されている。各乗算器２５に与える係数は、トレーニング系列発生器１０が出力するトレーニングパターンの時系列を反転させたパターンとする。尚、トレーニングパターンには、周期性を有すると共に周期内では乱数となるパターンを用いると良いので、ＰＲＢＳ（Pseudo Random Bit Stream）などを用いる。

図５（ａ）に示すように、マッチドフィルタ２２は、トレーニングパターンの周期毎に大きなピークを示す相関値を出力する。前記ピーク値は、入力データとクロック信号との位相が合っているときに最大となり、入力データとクロック信号との間に周波数誤差があると、ピーク値が最大となるマッチドフィルタ２２（１）〜２２（４）は変化する。図５（ｂ）は、周波数誤差があるため、４つのマッチドフィルタ２２の出力値が、順次ピークを示すパターンとなっている。

再び図１を参照する。セレクタ２７（クロック最適化ロジック）には、上記４相クロック信号が入力されており、位相評価ロジック２３は、マッチドフィルタ２２（１）〜２２（４）のうち、出力値が最大を示したものに対応するクロック信号CLK＿DIV4を選択するように、セレクタ２７に選択制御信号Selected Phaseを出力する。セレクタ２７を介して出力されるクロック信号RCLK＿DIV4は、トレーニング系列発生器１０の動作クロックとして供給される。

次に、本実施形態の作用について説明する。図６は、波形等化装置２１についてトレーニングを実施する場合の構成であり、クロックリカバリ回路１１の図示は省略している。尚、同期回路２８は、トレーニングの状態を観測するため、検出器６の出力データをクロック信号RCLK＿DIV4に同期させて出力するＤフリップフロップである。また、図中に示しているように、Ａ／Ｄ変換器３から加算器５の出力までの遅延時間Ｘclockと、Ａ／Ｄ変換器３からクロック信号RCLK＿DIV4によるトレーニング系列発生器１０の出力までの遅延時間Ｙclockとが等しくなるように、必要に応じて調整しておく。

トレーニングは、スイッチ８をトレーニング系列発生器１０側に切り換えて行う。Ａ／Ｄ変換器３及び波形等化器１２はベースクロック信号ＣＬＫに基づき動作するが、トレーニング系列発生器１０はクロック信号RCLK＿DIV4に基づき動作する。マッチドフィルタ２２は、Ａ／Ｄ変換器３を介して入力される受信データと、その受信データのパターンに等しいトレーニングパターンとの相関値を位相評価ロジック２３に出力する。

位相評価ロジック２３は、上述のように、４つのマッチドフィルタ２２（１）〜２２（４）のうち最大出力値に対応するクロック信号CLK＿DIV4をセレクタ２７により選択させる。そして、選択されたクロック信号RCLK＿DIV4がトレーニング系列発生器１０の動作クロックとなる。

すると、図７に示すように、FFE/DFE errorの量がある程度減少した段階でBit errorがゼロになり、タップ係数が収束している。また、位相評価ロジック２３が出力する選択制御信号Selected Phaseが変化するパターンは、収束の前後で同じである。トレーニング期間の終了判定については、様々な手法が考えられる。例えばトレーニングパターンを何回受信したかをカウントしたり、Bit errorの有無や、FFE/DFE errorの量をモニタして、タップ係数が十分収束したことを確認すれば良い。

尚、位相評価ロジック２３は、トレーニング期間中にマッチドフィルタ２２（１）〜２２（４）の出力から位相変動速度（周波数誤差量）を学習しておくことで、クロック信号CLK＿DIV4をどのような速度で変更すれば良いかを把握できる。したがって、トレーニング期間の終了後も前記速度に従い位相の変更を継続すれば、クロック信号RCLK＿DIV4を、実際の通信における受信データの位相変動に追従するように生成出力できる。しかしそれでは、例えば温度変化等により実際の通信における周波数誤差がトレーニング期間と相違した場合には対応できなくなる。そこで、本実施形態では、トレーニング期間の終了後はクロックリカバリ回路１１を使用するように切り換える。

トレーニング期間を終了する際には、スイッチ８を検出器６の出力側に切り換えて、クロックリカバリ回路１１にクロックリカバリ動作を開始させる。以降は、実際の通信における未知のデータパターンが波形等化装置２１に入力されるが、波形等化装置２１は、タップ係数が既に収束している状態から波形等化動作を開始するので、当所からBit errorを発生させることなしに動作が可能である。

以上のように本実施形態によれば、Ａ／Ｄ変換器３は、ベースクロック信号ＣＬＫに同期して受信信号をオーバーサンプリングし、波形等化器１２は、Ａ／Ｄ変換されたデータ系列について波形等化するための演算をベースクロック信号ＣＬＫに同期して行う。クロックリカバリ回路１１は、トレーニング期間中はクロックリカバリ動作を実行することなくベースクロック信号ＣＬＫを供給し、トレーニング期間の終了後は検出器６の出力データを受けてクロックリカバリ動作を実行し、ベースクロック信号ＣＬＫを生成出力する。

マッチドフィルタ２２（１）〜２２（４）は、Ａ／Ｄ変換されたデータが入力され、受信信号の速度に対応する周波数の４相クロック信号CLK＿DIV4に同期してトレーニングパターンとの相関をとるためのフィルタ演算を行う。そして、位相評価ロジック２３は、マッチドフィルタ２２の出力データと４相クロック信号CLK＿DIV4とに基づいて、トレーニング系列発生器１０に最適な動作クロック信号RCLK＿DIV4を供給する。したがって、トレーニング系列発生器１０とクロックリカバリ回路１１とを併用する構成においても、トレーニング期間では双方の負帰還動作が干渉することはなく、波形等化器１２のタップ係数を迅速に収束させることができる。

また、位相評価ロジック２３はセレクタ２７により、４相クロック信号CLK＿DIV4の内、データ値が最大を示したマッチドフィルタ２２に対応するクロック信号をトレーニング系列発生器１０の動作クロック信号として選択するので、簡単な構成のロジックにより前記動作クロック信号を最適化できる。

（第２実施形態）
以下、第１実施形態と異なる部分について説明する。図８に示すように、第２実施形態の波形等化装置３１は、第１実施形態で述べたように、Ａ／Ｄ変換器３から加算器５の出力までの遅延時間Ｘclockと、Ａ／Ｄ変換器３からクロック信号RCLK＿DIV4によるトレーニング系列発生器１０の出力までの遅延時間Ｙclockとが等しくなるように調整するため、トレーニング系列発生器１０とスイッチ８との間に遅延回路３２（delay）を配置した例を示す。

（第３実施形態）
図９に示すように、第３実施形態の波形等化装置４１は、セレクタ２７に替えて位相補間器４２（クロック最適化ロジック、クロック位相補間器）を配置している。位相補間器４２は周知の構成であり、例えば特開２０１３−１９２２１８号公報に開示されている。位相評価ロジック４３は、マッチドフィルタ２２（１）〜２２（４）の出力に基づいて、入力データの位相が図中に示すＩ，Ｑ，Ｉｂ，Ｑｂよりなる直交座標の４象限の何れにあるかを特定する。また、各象限における位相が各軸Ｉ，Ｑ，Ｉｂ，Ｑｂの何れに近いのかを特定し、それらを制御コードとして位相補間器４２入力する。位相補間器４２は、与えられた制御コードに応じて、クロック信号RCLK＿DIV4の位相をアナログ的に変化させてトレーニング系列発生器１０に入力する。

以上のように第３実施形態によれば、位相評価ロジック４３は、マッチドフィルタ２２の出力データに基づいて、位相補間器４２により４相クロック信号間の位相差よりも小さい位相差のクロック信号RCLK＿DIV4を生成して出力する。したがって、トレーニング期間に与えるクロック信号RCLK＿DIV4の位相を、受信データの位相により高い精度で一致させることができる。

（第４実施形態）
図１０に示すように、第４実施形態の波形等化装置５１は、２つのマッチドフィルタ２２（１）、２２（２）だけを使用する。そして、図１１に示すように８相クロック信号CLK＿DIV8＿0〜7を使用し、それらの内クロック信号CLK＿DIV8＿0〜3を、セレクタ５２（１）を介してマッチドフィルタ２２（１）に入力し、クロック信号CLK＿DIV8＿4〜7を、セレクタ５２（２）を介してマッチドフィルタ２２（２）に入力する。セレクタ２７に替わるセレクタ５３には、８相クロック信号CLK＿DIV8＿0〜7が入力されている。そして、位相評価ロジック５４は、セレクタ５２及び５３の切り換え制御を行う。

次に、第４実施形態の作用について説明する。図１２に示すように、位相評価ロジック５４は測定区間（１）において、セレクタ５２（１）、５２（２）によりCLK＿DIV8＿0、CLK＿DIV8＿4を選択してマッチドフィルタ２２（１）、２２（２）に入力する。そして、マッチドフィルタ２２の出力が安定するまで時間待ちをすると、マッチドフィルタ２２（１）、２２（２）の出力値を取得し（State1）、それらをメモリ（記憶手段）に記憶させる（State2）。

次に、位相評価ロジック５４は測定区間（２）において、セレクタ５２（１）、５２（２）によりCLK＿DIV8＿2、CLK＿DIV8＿6を選択してマッチドフィルタ２２（１）、２２（２）に入力し、それらの出力値を取得して（State1）メモリに記憶させる（State2）。それから、メモリに記憶させた４つの値のうち上位２つを特定する（State3）。

ここで、測定区間（１）で取得した２つの値の大小を比較することは、図１０に示す８相のベクトルからなる仮想平面座標において、入力データの位相が右半面、左半面のどちらにあるかを判定することに対応する。また、測定区間（２）で取得した２つの値の大小を比較することは、上記仮想平面座標において、入力データの位相が上半面、下半面のどちらにあるかを判定することに対応する。

図１０に示す例の場合、測定区間（２）のState3では、測定区間（１）のState2で取得した２つの値はCLK＿DIV8＿0側が大きくなり、測定区間（２）のState2で取得した２つの値はCLK＿DIV8＿2側が大きくなる。この段階で、入力データの位相が右上四半面にあることが判る。

続く測定区間（３）のState4で、位相評価ロジック５４はセレクタ５２（１）によりCLK＿DIV8＿1を選択してマッチドフィルタ２２（１）に入力し、得られた出力値と、CLK＿DIV8＿0、CLK＿DIV8＿2に対応する値とを比較する。その結果、CLK＿DIV8＿1に対応する値が最大を示すので、位相評価ロジック５４は、次の通常出力区間でCLK＿DIV8＿1を選択してクロック信号RCLK＿DIV8とする。尚、セレクタ５３に替えて、第３実施形態の位相補間器４２（但し、８相クロック入力に対応）を用いた場合は、CLK＿DIV8＿0，1間でCLK＿DIV8＿1側により近い位相のクロック信号RCLK＿DIV8が出力される。

以上のように第４実施形態によれば、マッチドフィルタ２２（１）、２２（２）の動作クロック信号として、８相クロック信号のうちそれぞれ４相のクロック信号を割り当て、それぞれ時分割で切り換えて入力可能とする。そして、位相評価ロジック５３は、マッチドフィルタ２２の出力結果をメモリに記憶させ、当該メモリより読み出した各マッチドフィルタ２２の出力データを処理するようにした。したがって、マッチドフィルタ２２の数を削減して、波形等化装置５１を小型に構成できる。

また、マッチドフィルタ２２（１）に入力する４相クロック信号と、マッチドフィルタ２２（２）に入力する４相クロック信号との位相差が、互いに逆相の組を成すように選択し、位相評価ロジック５３は、最初にマッチドフィルタ２２（１）、２２（２）に、互いに逆相の関係となるクロック信号の組（CLK＿DIV8＿0、CLK＿DIV8＿4）を入力して双方の出力値を取得し、次に、前記クロック信号の組とそれぞれ位相差が９０度異なる多相クロック信号の組（CLK＿DIV8＿2、CLK＿DIV8＿6）を入力して、双方の出力値を取得する。

そして、取得された４つの出力値のうち上位から２つの値を出力したマッチドフィルタ２２（１）を特定すると、マッチドフィルタ２２（１）に、２つの値に対応する多相クロック信号CLK＿DIV8＿0、CLK＿DIV8＿2の間に位相があるクロック信号CLK＿DIV8＿1を入力して出力値を取得し、マッチドフィルタ２２（１）について取得した出力値の最大値を特定し、前記最大値に基づいてトレーニング系列発生器１０に最適な動作クロック信号RCLK＿DIV8を供給する。

すなわち、入力データの位相を、最終的に８相クロック信号の最小位相差の領域内（CLK＿DIV8＿0，1間の領域で、CLK＿DIV8＿1側により近い側）に特定するまで行うようにした。したがって、１つのマッチドフィルタ２２に多相クロック信号の２つ以上を時分割で切り換えて入力する構成においても、入力データの位相の特定を迅速に行うことができる。

本発明は上記した、又は図面に記載した実施形態にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
受信信号のデータレートは、５０ＭＨｚに限ることはない。
オーバーサンプリングの倍数は「４」に限ることなく、個別の設計に応じて適宜変更すれば良い。同様に、多相クロックの相数も「４」又は「８」に限ることはない。
また、マッチドフィルタの数も「２」又は「４」に限ることはない。
第１実施形態の４相クロックを用いた構成に、第４実施形態のクロック選択方式を適用しても良い。逆に、第４施形態の８相クロックを用いる構成を、第１実施形態の構成で実現しても良い。

図面中、３はＡ／Ｄ変換器、６は検出器、１０はトレーニング系列発生器、１２は波形等化器、２１は波形等化装置、２２はマッチドフィルタ、２３は位相評価ロジック（クロック最適化ロジック）、２７はセレクタ（クロック最適化ロジック）を示す。

Claims

ベースクロック信号に同期して受信信号をオーバーサンプリングするＡ／Ｄ変換器（３）と、
Ａ／Ｄ変換されたデータ系列について波形等化するための演算を、前記ベースクロック信号に同期して行う波形等化器（１２）と、
前記演算に使用する係数を予め収束させるため、前記波形等化器の出力段に配置される検出器（６）の出力データに替えて用いる、トレーニング用のデータ系列を発生させるトレーニング系列発生器（１０）と、
前記トレーニング期間中はクロックリカバリ動作を実行することなく前記ベースクロック信号を供給し、前記トレーニング系列発生器を用いるトレーニング期間の終了後に、前記検出器の出力データを受けてクロックリカバリ動作を実行し、前記ベースクロック信号を生成出力するクロックリカバリ回路（１１）と、
前記Ａ／Ｄ変換されたデータが入力され、前記受信信号の速度に対応する周波数の多相クロック信号に同期して、前記トレーニング用のデータ系列との相関をとるためのフィルタ演算を行う複数のマッチドフィルタ（２２）と、
これら複数のマッチドフィルタの出力データと、前記多相クロック信号とに基づいて、前記トレーニング系列発生器に最適な動作クロック信号を供給するクロック最適化ロジック（２３、２７、４２、４３、５３、５４）とを備えることを特徴とする波形等化装置。
前記クロック最適化ロジック（２３、２７）は、前記多相クロック信号の内、データ値が最大を示したマッチドフィルタに対応するクロック信号を、前記トレーニング系列発生器の動作クロック信号として選択することを特徴とする請求項１記載の波形等化装置。
前記クロック最適化ロジック（４２、４３）は、マッチドフィルタの出力データに基づいて、前記多相クロック信号間の位相差よりも小さい位相差のクロック信号を生成して出力するクロック位相補間器（４２）を備えることを特徴とする請求項１記載の波形等化装置。
１つのマッチドフィルタの動作クロック信号として、前記多相クロック信号のうち複数のクロック信号を、時分割で切り換えて入力可能に構成され、
各マッチドフィルタからの出力データを記憶させる記憶手段を備え、
前記クロック最適化ロジック（５３、５４）は、前記記憶手段より読み出した各マッチドフィルタの出力データを処理することを特徴とする請求項１から３の何れか一項に記載の波形等化装置。
２つのマッチドフィルタを使用し、一方のマッチドフィルタ（２２（１））に入力される多相クロック信号と、他方のマッチドフィルタ（２２（２））に入力される多相クロック信号との位相差が、互いに逆相となるように選択されており、
前記クロック最適化ロジックは（５３）、最初に、双方のマッチドフィルタに、互いに逆相の関係となるクロック信号の組を入力して、双方のフィルタの出力値を取得し、
次に、双方のマッチドフィルタに、前記クロック信号の組とそれぞれ位相差が９０度異なるクロック信号の組を入力して、双方のフィルタの出力値を取得し、
取得された４つの出力値のうち上位から２つの値を出力した何れか一方のマッチドフィルタを特定すると、前記マッチドフィルタに、前記２つの値に対応するクロック信号の間に位相があるクロック信号を入力して出力値を取得し、前記マッチドフィルタについて取得した出力値の最大値を特定し、前記最大値に基づいて最適な動作クロック信号を供給することを特徴とする請求項４記載の波形等化装置。