KR20060118499A - 시간 지연을 균등하게 제어하는 분리 버퍼 - Google Patents

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KR20060118499A
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찰스 에이 밀러
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폼팩터, 인코포레이티드
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Abstract

본 발명은 분리 버퍼를 통해 지연을 제어하는 시스템을 개시한다. 복수의 그러한 분리 버퍼는 단일 신호 채널을 복수의 라인에 연결하는데 이용되어 동일한 지연을 제공하도록 제어된다. 분리 버퍼 지연은 전원 전압 또는 전류 중 하나를 가변하여 일정하게 되도록 제어된다. 지연 고정 루프를 형성하는 단일 지연 제어 회로는 지연 제어 신호를 각각의 버퍼에 공급하여 일정한 지연을 보장한다. 지연 제어도 각각의 분리 버퍼의 출력 전압을 변경할 수 있기 때문에, 일 실시예의 버퍼는 2개의 직렬 연결된 인버터, 즉 지연이 가변적인 제1 인버터와, 고정 출력 전압 스윙을 제공하는, 지연이 가변적이지 않는 제2 인버터로 구성된다. 필요한 회로를 줄이기 위해, 일 실시예에서는 전원이 가변적인 분리 버퍼를 지선 앞의 채널에 설치하고, 지연이 고정적인 버퍼는 각각의 지선에 설치된다. 웨이퍼 검사 시스템은 지연이 균등한 분리 버퍼들을 이용하여 하나의 테스터 채널을 복수의 웨이퍼 검사 프로브에 동시에 연결하는 것이 가능하도록 구성될 수 있다.

Description

시간 지연을 균등하게 제어하는 분리 버퍼{ISOLATION BUFFERS WITH CONTROLLED EQUAL TIME DELAYS}
본 발명은 개괄적으로 신호 열화를 방지하기 위해 신호를 분리 버퍼(isolation buffer)를 통해 복수의 라인에 분배하는 것에 관한 것이다. 보다 구체적으로, 본 발명은 웨이퍼 검사 시스템의 단일 검사 신호 채널을 복수의 검사 프로브에 연결하여 웨이퍼 상의 직접 회로(IC)의 검사를 가능하게 하는 시스템에 관한 것이다.
많은 경우에, 도 1에 도시하는 바와 같이 신호를 복수의 전송 라인으로 팬아웃하게 되면 신호는 위상 시프트가 동일한 복수의 목적지에 도착해야 한다. 예컨대, 클록 신호를 팬아웃하기 위해서는 복수의 라인 상에 도착하는 신호가 동기화되게, 즉 라인 목적지에서 위상차없이 분배되도록 클록 신호를 분배하기 위해 클록 트리를 이용한다. 대개 위상차 없는 것을 확실하게 하기 위해서, 복수의 전송 라인은 동일한 길이를 갖도록 레이아웃된다. 그러나, 어떤 경우에는 복수의 라인이 전부 동일한 길이가 되도록 라우팅하는 것이 불가능하다. 또한, 복수의 라인 중 하나에서 결함 또는 라인 열화가 발생하여 다른 라인에 대해 신호의 간섭 및 실질적인 감쇠를 일으키는 반환 신호를 생성할 수 있다.
도 2에 도시하는 바와 같이, 복수의 전송 라인 각각의 경로에 분리 버퍼를 설치하여 결함의 영향을 줄일 수 있다. 불행히도, 분리 버퍼 회로는 신호에 대해 지연을 추가할 뿐만 아니라, 통상 도착 지연 불확정성을 초래하게 되는데, 즉 복수의 전송 라인의 목적지에서 실제로 위상차를 일으킬 것이다. 통상적으로 회로 구성 변화 및 온도 변화가 어느 한 버퍼 회로에서 다른 것으로의 지연 변화에 대한 원인이기에 회로를 동기화하는데 문제가 있을 수 있다.
클록 트리가 신호를 동기적으로 분배해야 하는 경우에는 일례를 제공하지만, 균등한 위상 지연이 유지되어야 한다면 다른 시스템 내의 그러한 분배를 제공하는 것이 유리하게 된다. 도 3은 그러한 하나의 시스템 - 반도체 웨이퍼 상에서의 IC를 검사하기 위한 검사 시스템의 간략화한 블록도를 도시한다. 이 검사 시스템은 통신 케이블(6)에 의해 검사 헤드(8)에 연결된 검사 컨트롤러(4)로 구성된 테스터(2)를 포함한다. 또한, 검사 시스템은 검사 대상 웨이퍼(14)를 탑재하는 스테이지(12)로 구성된 프로버(10)를 더 포함하며, 이 스테이지(12)는 프로브 카드(18) 상에서 프로브(16)와 접촉하게 이동한다. 도시된 카메라(20, 22)가 프로버(10)와 검사 헤드(8)에 부착되어 웨이퍼(14) 상에 형성된 IC의 접촉부와 프로브(16) 간의 정밀한 정렬이 가능하게 한다.
검사 시스템에서는 검사 컨트롤러(4)에 의해 검사 데이터가 생성되어 통신 케이블(6)를 통해 검사 헤드(8)에 전송된다. 이 때, 웨이퍼 상의 IC로부터 제공된 검사 결과는 검사 헤드(8)에 의해 수신되어 검사 컨트롤러(4)에 전송된다. 검사 헤드(8)는 테스터 채널 세트를 포함한다. 통상, 검사 컨트롤러(4)로부터 제공된 검사 데이터는 케이블(6)을 통해 제공되는 개별 테스터 채널로 분배되고 검사 헤드(8)에서 분리되어 각 채널은 분리된 프로브(16) 중 하나에 전달된다. 검사 헤더(8)로부터의 채널은 전기 연결부(24)를 통해 프로브(16)에 링크된다.
대부분의 경우, 각각의 프로브(16)는 검사 대상 웨이퍼(14)의 IC 상의 단일 입출력(I/O) 단자 또는 패드에 접촉한다. 이 때, 각 테스터 채널은 검사 신호를 IC 입력부에 전송하거나 IC 출력 신호를 모니터하여 그 IC가 입력 신호에 응답하여 예상대로 동작하는지의 여부를 결정한다. 도 4는 각각의 테스터 채널이 단일 프로브에 링크되어 있는 경우의 상세를 도시하고 있다. 도 4에서, 도시하는 2개의 신호 채널 전송 라인(31, 32)은 웨이퍼(14) 상에 있는 2개의 개별 IC(371, 372)의 패드에 접촉하는 2개의 개별 프로브(161, 162)에 설치된다. 각각의 채널 전송 라인(31, 32)은 각각의 드라이버(34, 35)에 의해 구동되며, 그 드라이버(34, 35)는 통상 검사 컨트롤러(4) 내에 위치한다. 채널 전송 라인(31, 32)으로부터의 검사 신호는 프로브 카드(8)를 통해 개별 프로브(161, 162)에 분배된다. 검사가 완료되면, 웨이퍼는 개별 IC(371-374)로 다이싱된다.
보통, 이용 가능한 테스터 채널 수보다 더 많은 수의 I/O 패드가 있기 때문에, 어떤 경우에는 검사기가 웨이퍼 상의 일부 IC만 검사할 수 있다. 이에 웨이퍼를 홀딩하는 "프로버"는 모든 IC가 검사될 수 있도록 웨이퍼를 여러회 프로브 아래에 재위치시켜야 한다. 웨이퍼 상의 모든 IC가 웨이퍼를 재위치시키는 일없이 동시에 접촉되어 검사될 수 있다면, 검사 시스템과의 복수의 접촉으로 인해 가능한 웨 이퍼 손상을 방지하고 검사 시간을 단축하여 유리하게 된다.
웨이퍼를 재위치시키는 일없이 전체 웨이퍼를 검사하는데 필요한 테스터 채널의 수를 줄일 수 있는 한가지 방법은 도 1에 개괄적으로 도시하는 바와 같이, 단일 테스터 채널을 복수의 라인으로 분배 또는 팬아웃함으로써, 동일한 테스터 채널이 신호를 웨이퍼 상의 다수의 IC의 I/O 패드에 제공하게 하는 것이 가능하다. 하나의 채널이 팬아웃될 지라도, 팬아웃이 이루어지면 하나의 DUT로부터 제공된 검사 결과에서 식별된 결함이 다른 DUT의 검사 결과에 잘못 나타날 수 있다. 예컨대, 접지에서 단락되는 하나의 DUT 상의 접촉 패드의 결함이 제2 DUT 상의 접촉 결함을 접지 단락시켜 제2 DUT는 잘못된 것으로 검사하게 된다. 또한, 하나의 라인 상에서의 개방 회로 결함은 그 라인에 연결된 웨이퍼를 검사 불능이 되게 한다. 라인 상에서의 단락 또는 개방은 동일한 채널로부터 다른 DUT용 다른 회로로 제공되는 검사 신호를 심각하게 감쇠시킬 것이다.
임의의 I/O 패드에서 또는 그 부근에서의 결함이 상호 연결 시스템을 통과하는 검사 신호 결과를 심각하게 감쇠시키는 것을 방지하기 위한 한가지 방법은 프로브와 채널 라인 분기점 사이에 분리 레지스터를 배치하는 것이다. 분리 레지스터는 하나의 DUT 상에서의 접지 단락이 다른 DUT를 접지로 끌어 당기는 것을 방지하며, 마찬가지로, 하나의 라인 상에서의 개방 회로로부터 야기되는 감쇠를 실질적으로 줄인다. 발명의 명칭이 "Closed-Grid Bus Architecture For Wafer Interconnect Structure"인 미국 특허 제6,603,323호의 도 7에는 그러한 분리 레지스터의 이용을 개시하고 있다. 그러한 분리 레지스터는 결함의 영향은 줄일 수 있겠지만, 그 결함 으로 인한 감쇠를 완전히 없앨 수는 없다. 또한, 라인 상에서의 기생 용량 때문에, 분리 레지스터를 추가하게 되면 검사 신호의 상승 및 하강 시간에 부작용하는 RC 지연이 도입되어 잠재적으로는 오류가 있는 검사 결과를 생성한다.
레지스터 감쇠를 초래하는 일없이 결함을 분리시키는 다른 방법은, 도 2에 개괄적으로 도시하고 도 5에서 검사 시스템에 대해 상세하게 도시하는 바와 같이, 각각의 채널 분기점과 프로브 사이에 분리 버퍼를 포함하는 것이다. 도 5에서, 테스터의 드라이버(40)로부터의 하나의 전송 라인 채널(42)은 프로브 카드(18) 내에서 2개의 버스 라인(501, 502)으로 팬아웃되어 2개의 IC(371, 372)(각각 검사 "DUT" 라는 이름의 소자로서 표시) 상의 패드와 접촉하는 개별 프로브(421, 422)에 채널 신호를 제공한다. 마찬가지로, 채널은 복수의 버스 라인을 통해 동일한 IC 상의 복수의 패드로 팬아웃될 수 있다.
전술한 바와 같이, 분리 버퍼의 결점은, 이 버퍼들이 테스터로부터 웨이퍼 상의 DUT으로 불확정적인 지연을 검사 신호의 전송에 초래한다는 점이다. 이 지연은 버퍼를 통한 지연이 온도와 전원 전압의 변화에 따라 변할 수 있다는 점에서 불확정적이다. 테스터로부터 웨이퍼 상의 DUT로의 신호 지연은 웨이퍼의 DUT 상에서의 일련의 검사 수행 중에 변할 수 있기 때문에, 검사 결과가 정확하지 않을 수 있다.
웨이퍼 검사 시스템과, 복수의 전송 라인을 통해 신호를 분배하는 다른 시스템에 대하여, 신호를 복수의 전송 라인에 분배하여, 불균등한 지연을 도입하는 일 없이 결함으로부터 분리시키는 것이 바람직하다.
본 발명에 따르면, 복수의 분리 버퍼를 통과한 지연을 일정하게 하는 회로가 제공된다. 지연이 균등한 분리 버퍼들을 이용하여 지선을 형성하게 되면 효율적인 웨이퍼 검사 시스템을 형성할 수 있고, 또한 동일한 라인 지연을 유지하면서 지선 분리를 필요로 하는 다른 시스템도 형성할 수 있다.
분리 버퍼가 불확정적인 지연을 복수의 라인 상에서의 신호 전송에 도입하는 것을 막기 위해, 일 실시예에서는 버퍼 지연은 분리 버퍼에 제공된 전원 전위를 가변함으로써 제어된다. 이와 다르게, 버퍼 지연은 차동 증폭기로서 구성된 분리 버퍼를 통해 전류를 제어하는 방식으로, 전류를 제어함으로써 조정될 수 있다.
분리 버퍼 지연을 일정하게 하기 위해서 버퍼 지연은 각각의 분리 버퍼에 공급된 전원 전압 또는 전류를 제어하는 중앙 지연 제어 유닛에 의해 제어된다. 지연 제어 회로는 신호를 기준 지연 라인 및 기준 버퍼의 입력부들에 제공하는 오실레이터를 포함한다. 그리고, 기준 지연 라인과 기준 버퍼는 입력을 위상 비교기에 제공한다. 오실레이터의 주파수와 안정성은, 위상 비교기가 오실레이터 트랜지션의 동일하지만 지연된 버전을 항상 비교하기 때문에, 지연 회로의 동작에 대해 결정적이지 않다. 기준 지연 라인은 분리 버퍼의 지연을 설정하도록 결정된 길이를 갖는다. 위상 비교기의 출력은 루프 필터를 통해, 지선에 설치된 분리 버퍼뿐만 아니라, 기준 버퍼의 전압 또는 전류 지연 제어 입력를 구동시키도록 제공된다. 지연 고정 루프(delay locked loop)의 출력을 수신하는 시스템 내의 각각의 분리 버퍼와 같이 구성되면, 기준 버퍼는 기준 지연 라인과 동일한 지연을 제공하는 지연 고정 루프를 효과적으로 구성한다.
분리 버퍼의 지연을 가변시키면 각각의 분리 버퍼의 출력 전압이 변화되기 때문에, 추가 실시예에서는 2개의 버퍼를 각각의 채널 분기점과 프로브 사이에 연속하여 이용한다. 제1 버퍼는 가변 지연 제어가 적용되고, 제2 버퍼는 지연 제어가 없는 변경되지 않는 출력에서 시스템 전압을 공급할 수 있다.
추가 실시예에서, 각 지선마다 2개의 버퍼를 이용하는 대신에 필요한 회로를 줄이기 위해서, 지연 제어 회로에 의해 지연이 제어되는 분리 버퍼를 분기점 앞의 채널에 설치한다. 그리고, 고정된 시스템 출력 전압을 갖는 지연 제어가 없는 버퍼를 각각의 분기점에 설치한다. 지연 제어 회로 내에 있는 기준 버퍼는 2개의 버퍼, 즉 가변 지연 분리 버퍼와 매칭하도록 지연이 제어되는 제1 버퍼와, 지연 제어가 없는 제2 버퍼로 구성되어, 고정된 시스템 출력 전압을 공급하고 각 지선에 설치된 버퍼들을 매칭시킨다.
웨이퍼 검사 시스템에 있어서, 프로브 카드를, 본 발명에 따라 구성된 균등한 지연 분리 버퍼를 통해 채널들이 분기되는 것으로 간단히 변경함으로써, 채널 수가 한정된 테스터는 웨이퍼 상의 모든 IC를 검사할 수 있다. 그러한 분기에 의해, 프로버는 프로브 카드에서 분기를 이용하는 않으면 필요하게 되는 것인, 웨이퍼 접촉을 위해 여러번 웨이퍼를 재위치시켜야 할 일이 없다. 테스터의 비용은 프로브 카드의 비용에 비해 고가이기 때문에, 테스터를 지연 분리 버퍼를 포함하도록 변형하는 것이 가능한다 해도, 프로브 카드를 분리 버퍼로 간단히 대체하는 것은 다른 방법보다도 실질적으로 저렴할 것이다.
본 발명의 다른 상세한 내용은 첨부하는 도면을 참조하여 설명하기로 한다.
도 1은 복수의 신호 라인으로 팬아웃된 단일 전송 라인을 나타내는 도면이다.
도 2는 복수의 라인에 설치된 분리 버퍼를 갖는 복수의 라인으로 팬아웃된 단일 전송 라인을 나타내는 도면이다.
도 3은 반도체 웨이퍼 상의 IC를 검사하기 위한 종래의 검사 시스템의 개략 블록도이다.
도 4는 각각의 채널이 단일 프로브에 링크되어 있는 종래의 검사 시스템 구성을 나타내는 도면이다.
도 5는 단일 채널을 이용하여 복수의 IC를 동시에 검사하기 위해 웨이퍼 테스터의 단일 채널을 분리 버퍼를 갖는 복수의 프로브로 어떻게 팬아웃할 수 있는지를 나타내는 도면이다.
도 6은 버퍼에 공급된 전원 바이어스 전압을 변경함으로써 지연이 제어되는 분리 버퍼의 일실시예를 나타내는 도면이다.
도 7은 제1 인터버만이 전원 바이어스 전압이 변경되는 2개의 직렬 인버터로 구성된 분리 버퍼를 나타내는 도면이다.
도 8은 복수의 분리 버퍼의 지연을 제어하기 위한 지연 제어 회로의 상세를 나타내는 도면이다.
도 9는 도 8의 루프 필터의 실시예의 상세를 나타내는 도면이다.
도 10은 도 9의 회로로부터 출력된 VH와 VL 신호의 동작 범위를 나타내는 도면이다.
도 11은 채널 분기점 앞에 설치된 가변 공급 전압 분리 버퍼와, 각 지선에 설치된 고정 전압 버퍼를 구비한, 도 8의 회로와 다른 회로를 나타내는 도면이다.
도 12는 직렬 CMOS 인버터들로 구성된 도 7의 분리 버퍼의 실시예를 나타내는 도면으로서, 제1 직렬 CMOS는 단일 지연 제어 회로에 의해 지연이 제어된다.
도 13은 차동 증폭기를 통해 전류를 가변하여 지연을 제어하는 차동 증폭기로서 구성된 분리 버퍼를 갖는 실시예를 나타내는 도면이다.
도 6은 버퍼(50)에 공급된 바이어스 전압을 변경할 수 있는 지연 제어를 갖는 분리 버퍼(50)의 실시예를 나타내고 있다. 도 6에서, 버퍼(50)는 신호 입력부(55)와 출력부(56)를 구비한 인버터(51)를 포함한다. 시스템 전원 전압 레일(57, 58)은 고전압(V+)과 저전압(V-)을 전달한다. CMOS 소자에서는, 바이어스 또는 전원 전압을 통상 Vdd와 Vss로 칭한다. 통상, 레일 전압(V+, V-)은 버퍼에 직접 공급된다. 예컨대, 전압 V+은 5 볼트일 수 있으며, 전압 V-는 접지되거나 제로 볼트일 수 있다. 그러나, 도 6에서는 전원 전압을 변경함으로써 지연을 제어하도록 설정된 지연 제어 회로를 이용하여, 전압 레일(V+, V-)이 각각의 지연 제어 회로(60, 61)를 통해 고전원 전압 및 저전원 전압으로서 인버터(51)에 제공된다. 도 5와 도 6에서 2개의 개별 지연 제어 회로(60, 61)로서 도시되어 있지만, 단일 조합 회로를 이용할 수도 있다. 또한, 2개의 회로(60, 61)가 V+와 V- 전압을 모두 가변하는 것으로 설명하고 있지만, 원하는 지연을 달성하기 위해 전압 V+ 또는 V- 중 어느 하나만 가변할 수도 있다.
버퍼에 공급된 전압을 변경함으로써 버퍼 지연을 제어하는 것으로 설명하고 있지만, 그렇게 함에 따른 문제는 인버터(51) 등의 버퍼에 공급된 전압의 변화로 인해 출력부(56)에 공급된 고전압과 저전압이 변할 수 있다는 점이다. 본 발명에 따르면 이 문제는 도 7에 나타내는 바와 같이, 한쌍의 인터버(예컨대, CMOS 인버터)로서 각각의 분리 버퍼를 구현함으로써 해결된다.
도 7은 인버터(51)와 직렬로 인버터(52)를 추가함으로써 도 6을 변경하여 버퍼를 구성한 구현예를 나타내고 있다. 전원 바이어스 전압을 변경함으로써 지연을 제어하면, 제1 인버터(51)에 공급된 전압만이 그 지연을 제어하도록 변경된다. 제2 인버터(52)에 대한 전원 바이어스 전압은 V+ 및 V- 레일에서 고정되게 된다. 제2 인버터(52)의 출력이 전체 버퍼(50)의 출력(56)이기 때문에, 전체 버퍼(50)의 고출력 및 저출력 전압은 V+ 및 V- 레일에 고정된다. 어떤 경우에는 분리 버퍼 출력이 V+ 및 V- 레일에 고정되어야 하기 때문에, 도 7의 회로는 고정 전원 전압을 갖는 제2 인버터(52)를 이용한다.
분리 버퍼마다 설치된 상이한 지연 제어 회로를 통해, 온도 및 소자 특성이 분리 버퍼 간의 지연을 변경할 수 있다. 그렇기 때문에, 각각의 분리 버퍼에 의해 제공되는 지연을 제어하기 위한 단일 지연 제어 회로가 더 바람직하다. 다중 지연 제어 회로와 대조적으로, 또한 다중 분리 버퍼를 위해 단일 지연 제어 회로를 이용하면 검사 시스템에 필요한 전체 회로를 실질적으로 줄일 수 있다.
복수의 버퍼의 지연을 제어하기 위한 단일 지연 제어 회로의 상세가 도 8에 도시되어 있다. 지연 회로(70)는 도 5와 유사하게, 웨이퍼 테스터 구성의 2개의 분리 버퍼(501, 502)에 연결되는 것으로 도시된다. 그러나, 지연 제어 회로(70)는 최소 2개의 분리 버퍼에 똑같이 설치되거나, 클록 트리 등의 웨이퍼 테스터와 다른 형태의 회로의 지선에 설치될 수도 있다. 또한, 당업자가 이해하고 있는 바와 같이, 도시된 지연 제어 회로(70)는 도 5와 6에 도시된 지연 제어 회로(60, 61)의 조합으로서 또는 지연 제어 회로(60, 61)의 개별 회로로서, 기능하도록 구성될 수 있다.
지연 제어 회로(70)는 기준 지연 라인(74)과 기준 버퍼(76) 양쪽의 입력부에 제공되는 주기적인 신호를 생성하는 오실레이터 또는 클록 생성기(72)를 포함한다. 오실레이터는 직렬로 연결된 인버터들로부터, 또는 레지스터 등의 지연 요소와 직렬로 연결된 인버터로부터 구성될 수 있다. 오실레이터 신호 주파수 및 듀티 사이클은 에러 신호가 기준 지연 라인(74)과 기준 버퍼(76)에 동시에 입력되는 오실레이터의 동일한 주기 또는 사이클의 상승 및 하강 엣지로부터만 도출되기 때문에 결정적이지 않다.
기준 지연 라인(74)은 분리 버퍼(501, 502)를 통과하는 원하는 지연과 동일한 지연을 갖도록 구축된다. 기준 지연 라인(74)의 치수는, 당업자라면 이해하는 바와 같이, 지연 라인(74)을 통과한 지연을 제어하도록 설정될 수 있다. 기준 지연 라인(74)은 분리 버퍼(501, 502), 기준 버퍼(76), 위상 비교기(78) 등을 포함하는 집적 회로 상에 구축되거나 그러한 집적 회로 외부에 설치될 수 있다. 집적 회로 상의 구성 요소의 물리적 치수는 리소그래피로 제어할 수 있기 때문에, 부품 대 부품(part-to-part)의 변화를 최소화할 수 있다. 절대 또는 상대 지연의 보다 정밀한 제어가 필요한 애플리케이션을 요구한다면, 지연 라인(74)을 조정하는데 레이저 트리밍을 이용할 수 있다. 레이저 트리밍이 없다면, 전송 라인을 구축하는데 이용된 재료 또는 기판의 Tce 때문에 전송 라인 지연에 약간의 변화가 초래될 수 있다. 이 경우에, 전송 라인의 상대적으로 적은 지연 변화는 지연 고정 루프를 조정함으로써 안정화될 수 있다.
위상 비교기(78)는 기준 지연 라인(74)과 지연 버퍼(76)로부터 출력의 위상차를 측정한다. 위상 비교기(78)의 출력은 저역 통과 필터, 또는 루프 필터 회로(80)를 구동시킨다. 루프 필터(80)는 위상 비교기 신호를 필터링하여 위상 에러에 비례하는 제어 전압을 생성하다. 이 때, 이 위상 에러 제어 전압은 기준 버퍼(76)의 지연을 조절하는데 이용된다. 전압 제어된 기준 버퍼(76), 위상 비교기(78) 및 저역 통과 필터(80)의 조합을 흔히 "지연 고정 루프"라고 부른다. 그렇기 때문에, 지연 제어 회로(70)는 시간 처리 및 온도에 독립적인 기준을 기준 버퍼(76)에 제공하고, 제어 전압을 도면 부호 501과 502 등의 복수의 분리 버퍼에 추가 인가한다.
도 8의 지연 제어 회로(70)는 기준 버퍼(76)를 통과한 지연을 기준 지연 라인(74)을 통한 지연에 매칭하게 한다. 기준 지연 라인(74)을 통과한 지연이 주위 조건(예컨대, 전원의 온도 또는 전압)에 의해 통상 변하지 않기 때문에, 지연 제어 회로(70)는 전원의 주위 온도 또는 전압의 변화에도 불구하고 지연 버퍼(76)를 통과한 지연을 일정하게 한다.
도 8의 지연 제어 회로(70)는 단일 채널(42)과 DUT(371, 372) 사이의 지선(421, 422)에 설치된 분리 버퍼(501, 502)의 바이어스 전압을 추가 제어한다. 그렇기 때문에, 지연 제어 회로(70)는 기준 버퍼(76)와 분리 버퍼(501, 502)를 통과한 지연을 일정하게 하는 경향이 있다. 2개의 분리 버퍼(501, 502)를 도시하고 있지만, 다른 지선에 설치된 추가 버퍼는 도시하는 바와 같이, 회로(70)에 의해 제어된 지연을 가질 수 있다.
지연 제어 회로(70)는 기준 버퍼(76)와 분리 버퍼(501, 502)에 공급된 전압(V+, V-)의 한쪽 또는 양쪽을 제어하여 버퍼 지연을 설정하게 하도록 연결될 수 있다. 따라서, 루프 필터(80)로부터의 연결부는 V- 또는 V+ 중 하나로부터의 변경된 전압을 제공하는 단일 라인, 또는 V-와 V+의 각각으로부터의 변경된 전압을 제공하기 위한 2개의 라인을 갖는 버스 중 하나일 수 있다.
버퍼 간의 지연을 실질적으로 동일하게 하기 위하여, 기준 버퍼(76)와 분리 버퍼(501, 502) 등은 가능하다면 유사해야 하고, 또는 분리 버퍼(501, 502)를 통과한 지연을 허용 가능한 차이 내에 유지하기에 필요한 만큼 적어도 유사해야 한다. 양호하게는, 기준 버퍼(76)와 분리 버퍼(501, 502)는 동일한 웨이퍼 상에서 제조되는 것이 좋고, 가능하다면 유사한 소자 및 온도 특성을 보장하기 위해 동일한 IC 칩 상에 설치되는 것이 좋다.
기준 버퍼(76)와 분리 버퍼(501, 502)는 도 6에 도시하는 단일 인버터 구성이거나 도 7에 도시하는 직렬 인버터들일 수 있다. 도 6의 단일 인버터 구성을 이용하면, 지연 제어 회로(70)는 모든 버퍼 인버터에 인가된 전원 전압 중 하나 또는 양쪽을 제어한다. 도 7의 직렬 인버터 구성을 이용하면, 지연 회로(70)는 직렬로 인결된 제1 인버터의 공급 바이어스 전압을 제어하고, 전원 전압은 제2 직렬 인버터를 위해 V+와 V-에서 고정되게 된다. 도 7의 분리 버퍼 구성을 이용한다면, 기준 버퍼(76)와 분리 버퍼(501, 502) 양쪽은 각각의 버퍼에서 지연이 실질적으로 동일한 값으로 정밀하게 제어되도록 기준 및 분리 버퍼 간의 유사성을 최대화하도록 직렬 인버터들을 포함하는 것이 좋다.
도 9는 저역 통과 필터, 즉 루프 필터(80)의 일 실시예의 상세를 도시하고 있다. 루프 필터(80)는 도 8에 도시하는 위상 비교기(78)의 출력을 적분하여 2개의 집중 지연 제어 전압(VH, VL)을 V+와 V-의 시스템 전압 레일 사이에 집중된 기준 버퍼(76)와 분리 버퍼(501, 502)에 제공하도록 기능한다. 도 9에 도시하는 회로는 루프 필터(80)에 대한 일 실시예를 제공하지만, 그 필터 설계는 결정적이지 않으며, 당업자가 알고 있는 다른 저역 통과 필터 회로로 대체될 수 있다. 예컨대, 커패시터와 레지스터를 이용한 수동 저역 통과 필터를, 능동 소자 증폭기(90, 92)를 포함하는 도 9에 도시하는 루프 회로(80) 대신에 사용할 수 있다.
도 9의 루프 필터 회로(80)는 전원 레일 전압(V+, V-)과 위상 비교기(78)의 출력을 입력으로서 수신한다. 이들 입력으로부터, 도 9의 회로는 제어 전압(VH, VL)을 생성한다. 전압(VH)은 고전원 입력(즉, CMOS 인버터용 Vdd 입력)으로서 기준 버퍼(76)와 분리 버퍼에 제공되고, VL은 저전원 입력(즉, CMOS 인버터용 Vss 입력)으로서 기준 버퍼(76)와 분리 버퍼에 제공된다.
루프 필터(80)는 2개의 차동 증폭기(90, 92)를 포함한다. 증폭기(90)의 출력은 제어 입력(VH)을 제공하고, 증폭기(92)의 출력은 제어 전압(VL)을 제공한다. 레지스터(94)는 레일 전압(V+)을 증폭기(90)의 비반전(+) 입력부에 제공하고, 레지스터(96)는 레일 전압(V-)을 증폭기(92)의 비반전(+) 입력부에 제공한다. 위상 비교기(78)로부터의 출력은 레지스터(98)를 통해 증폭기(90)의 비반전(+) 입력부로, 그리고 레지스터(99)를 통해 증폭기(92)의 반전(-) 입력부에 제공된다. 반전 입력부를 접지로 연결하는 레지스터(101)와 함께, 출력부를 반전(-) 입력부에 연결하는 레지스터(102)와 커패시터(104)에 의해 피드백이 증폭기(92)에 제공된다. 피드백 커패시터(103, 104)에 의해 증폭기(90, 92)는 잡음을 줄이는 적분기로서 기능하게 된다. 레지스터(94, 96, 98, 99)는 전압(VH, VL)이 V+와 V- 사이에서 집중되게 기능 한다.
다수의 버퍼를 구동하기 위해서, 전력 증폭기가 추가되어 VH와 VL 출력을 증폭시킬 수 있다. 또한, VH와 VL 출력부와 분리 버퍼의 각각의 입력부 사이에 커패시터를 배치하는 것이 바람직할 수 있다. 그러한 커패시터는 전원으로부터의 고주파 잡음을 필터링하여 제거한다.
도 9의 회로는 분리 버퍼의 출력에서의 디지털 신호가, 변동되지만 V+와 V- 전원 레벨 사이에 집중되는 전원 입력을 갖는 것을 방지하도록 설계된다. 그렇게 함으로써, 후속하는 회로의 트랜지션은 마치 V+와 V- 레벨이 변하지 않고 유지되는 것처럼 신호의 상승 또는 하강 엣지 상에서 거의 동일한 시각에 발생할 것이다. 분리 버퍼의 출력이 V+와 V- 사이에 집중되지 않게 함으로써, 하나의 엣지는 잘못된 테스트 결과를 발생하게 할 수도 있는 정상의 경우보다 느리게 후속 회로 트랜지션을 트리거하게 된다.
도 9에 도시한 회로에서는, 위상 비교기(78)에서 출력되는 위상차 신호가 크면 클수록, VH와 VL 간의 차이도 커진다. 분리 버퍼에 인가되는 경우에, 버퍼 지연 제어 회로(70)로부터 VH와 VL 간의 차이가 크면 클수록 분리 버퍼가 제공하는 지연은 작게 된다.
도 10은 도 9의 회로부터 출력된 VH와 VL 신호의 동작 범위를 나타내는 도면이다. VH와 VL의 범위는 레지스터(94, 96, 98, 99)의 선택된 값에 의존할 것이다. 레지스터(94, 96, 98, 99)는, 위상차의 변화에 있어서, 동일한 변화가 VH와 VL에 발생하여 VH와 VL 간의 중심선 전압이 동일하게 유지되도록 선택되는 것이 좋다. 레지스터의 값은 위상 비교기(78)로부터의 위상차 출력 신호가 0인 경우에 VH는 그것의 총 범위의 중간에 있고 VL도 그것의 총 범위의 중간에 있도록 추가 선택된다. VH와 VL의 특정 범위는 특정 회로가 구현되는 요건에 따라 변할 것이다.
도 11은 필요한 전체 회로를 줄이기 위해 구성되는, 도 8의 분리 버퍼와 지연 제어 회로에 대한 다른 방법을 나타내고 있다. 도 11에서, 단일 가변 지연 분리 버퍼(110)는 분기점 앞의 채널 또는 전송 라인(42)에 위치한다. 인버터로서 도시되는 분리 버퍼(110)는 지연 제어 회로(70)로부터 가변 전원 바이어스 신호(VL, VH)를 수신하여 그것의 지연을 설정한다. 이 때, 고정 지연 버퍼(1121, 1122)는 팬아웃된 점 다음의 지선(421, 422)에 포함된다. 역시 인버터로서 도시된 고정 지연 버퍼(1121, 1122)는 시스템 전원 레일로부터 고정 전원 입력(V+, V-)을 수신한다. 2개의 버퍼(1121, 1122)가 도시되지만, 팬아웃은 2개 이상의 버퍼에서 이루어질 수 있다.
도 11에서의 직렬 인버터들(114, 116)이 도 8의 기준 버퍼(76) 대신에 기능한다. 인버터(114)는 루프 필터(80)로부터 가변 전원 바이어스 신호(VL, VH)를 수신한다. 인버터(116)는 고정 전원 레일(V+, V-)을 수신한다. 모든 인버터는 동일한 소자 및 온도 변화 특성을 일으키기 위해서 동일한 반도체 웨이퍼 상에서 제조될 것을 비롯해, 가능하다면 유사하게 제조되는 것이 좋다. 이 경우에, 도 11의 회로는 공통 채널로부터의 팬아웃을 분리 버퍼에 적용하여 지연을 일정하게 한다. 도 11의 회로는 단 하나의 버퍼만이 각 분기점마다 필요하기 때문에, 도 7에 도시한 버퍼를 이용한 도 8의 회로를 능가하는 장점을 제공한다.
도 12는 직렬 CMOS 인버터들에 의해 형성된 도 7의 분리 버퍼의 실시예를 나타내고 있으며, 인버터(51)는 단일 지연 제어 회로(160)에 의해 제어된 지연을 갖고, 인버터(52)는 고정 지연을 갖는다. 지연 제어 회로(160)는 도 11의 지연 제어 회로(70)와 마찬가지로, 도 7의 회로(60, 61)의 기능을 조합한다. CMOS 인버터(51)는 도 11의 회로(70)와 유사하게, 지연 제어 회로(160)로부터 생성된 지연 제어 전압(VH, VL)을 수신하는 PMOS 트랜지스터(121)와 NMOS 트랜지스터(120)를 포함한다. 마찬가지로, CMOS 인버터(52)는 고정된 V-와 V+ 전압 레일에 의해 트랜지스터가 구동되는 PMOS와 NMOS 트랜지스터를 포함한다.
도 13은 도 12의 회로에서 전압을 변경하는 것과 달리, 전류를 변경함으로써 지연을 제어하는 분리 버퍼 구성을 나타내고 있다. 도 13은 CMOS 인버터와 달리, 바이폴라 접합 트랜지스터(BJT)를 이용하여 구성된 차동 증폭기 등의 다른 구성으로 버퍼를 구성한 것을 나타내고 있다. 도시하는 바와 같이, 도 13의 버퍼(51)는 지연 제어 회로(161)에 의해 전류가 제어되는 전류 싱크(130)를 구비한 차동 증폭기이다. 일 실시예에서, 지연 제어 회로(161)는 도 8의 회로(70)로서 구성될 수 있 다. 지연 제어 회로(161)에 대한 그러한 구성에 있어서, 도 8의 루프 필터(80)의 출력부는 차동 증폭기와 차동 증폭기 버퍼(51)로서 구성된 기준 버퍼(76)의 전류 입력을 공급하게 된다. 도 13의 버퍼(51)는, 베이스가 + 및 - 차동 증폭기 입력부를 형성하고, 공통 이미터가 전류 싱크(130)에 연결되며, 컬렉터가 레지스터(136, 138)를 통해 V+ 전원 레일에 설치되는 BJT 트랜지스터(132, 134)를 포함한다.
차동 증폭기(51)만을 이용한다면, 즉 레일-투-레일 단일 출력부가 바람직하다면, 이 증폭기(51)는 제2 증폭기(52)를 통해 출력부(56)에 연결될 수 있다. 레지스터(136, 138)뿐만 아니라 전류 싱크(130)가 출력 스윙(output swing)을 제한하기 때문에, 차동 증폭기(51)는 레일-투-레일 V+와 V- 전압을 전달하지 않을 것이다. 레일-투-레일 출력이 바람직하다면, 제어 전압 VOH와 VOL이 V+와 V- 레일에 연결되는 도 13에 도시하는 바와 같이, 비교기로서 구성된 증폭기(52)는 원하는 레일-투-레일 스윙을 제공할 것이다.
본 발명을 구체적으로 전술하였지만, 이것은 당업자에게 본 발명을 구성하고 이용하는 방법을 교시하려는 의도에서 이루어졌다. 다양한 변형이 첨부하는 청구범위에 의해 정해지는 기술적 사상 내에 있을 것이다.

Claims (23)

  1. 신호 입력부와 가변 지연 제어 입력부와 출력부를 구비한 가변 지연 분리 버퍼와;
    상기 가변 지연 분리 버퍼의 가변 지연 제어 입력을 제공하는 출력부를 구비하고, 상기 가변 지연 분리 버퍼를 통과한 지연을 시간 지연 기준을 통과한 지연과 실질적으로 매칭하도록 제어하기 위해 그 출력부에서의 지연 제어 전압 전위를 설정하는 지연 제어 회로
    를 포함하는 장치.
  2. 제1항에 있어서, 상기 지연 제어 회로는,
    기준 지연 라인과;
    신호 입력부와 가변 지연 제어 입력부와 출력부를 구비한 기준 버퍼와;
    상기 기준 지연 라인에 연결된 제1 입력부와, 상기 기준 버퍼의 출력부에 연결된 제2 입력부와, 상기 기준 버퍼와 가변 지연 분리 버퍼의 가변 지연 제어 입력부들에 연결된 출력부를 구비한 위상 비교기
    를 포함하는 것인 장치.
  3. 제2항에 있어서, 상기 가변 지연 분리 버퍼와 기준 버퍼는 단일 웨이퍼 상에서 제조되는 것인 장치.
  4. 제1항에 있어서,
    각각, 상기 가변 지연 분리 버퍼의 출력부에 연결된 신호 입력부와, 시스템 전압을 수신하도록 연결된 전원 입력부를 구비한 드라이버 버퍼
    를 더 포함하는 장치.
  5. 제4항에 있어서, 상기 드라이버 버퍼와 가변 지연 분리 버퍼는 각각 CMOS 인버터를 포함하는 것인 장치.
  6. 제1항에 있어서, 상기 가변 지연 분리 버퍼는 가변 지연 제어 입력을 제공하는 가변 전류 싱크를 구비한 차동 증폭기를 포함하는 것인 장치.
  7. 제2항에 있어서,
    상기 기준 지연 라인에 의해 상기 위상 비교기의 제1 입력부에 연결되고 상기 기준 버퍼에 의해 상기 위상 비교기의 제2 입력부에 연결되는 오실레이터와;
    상기 위상 비교기의 출력부를 상기 기준 버퍼와 가변 지연 분리 버퍼의 가변 지연 제어 입력부들에 연결하는 루프 필터
    를 더 포함하는 장치.
  8. 제7항에 있어서, 상기 기준 버퍼와 분리 버퍼의 가변 지연 제어 입력부들은 각각 고레벨의 전압 입력 라인과 저레벨의 전압 입력 라인을 포함하고,
    시스템 전압은 시스템 고전압과 시스템 저전압 전원을 포함하며,
    상기 루프 필터는 상기 위상 비교기의 출력부를 상기 기준 버퍼와 가변 지연 분리 버퍼의 고레벨 및 저레벨 전압 입력 라인들에 연결하고, 상기 루프 필터는 고전압 전원에 대한 고레벨 전압 라인 상의 적분 신호와, 저전압 전원에 대한 저레벨 전압 라인 상의 적분 신호를 제공하여 상기 고레벨 및 저레벨 전압 라인 상의 적분 신호가 고레벨 및 저레벨 전압 전원 사이에 집중되도록 상기 위상 비교기의 출력을 적분 및 집중화하기 위한 수단을 포함하는 것인 장치.
  9. 제8항에 있어서, 상기 적분 및 집중화 수단은,
    상기 위상 비교기의 출력부에 연결된 제1 단자와, 제2 단자를 구비한 제1 레지스터와;
    상기 시스템 고전압 전원을 수신하도록 시스템 고전압 전원 라인에 연결된 제1 단자와, 제2 단자를 구비한 제2 레지스터와;
    제1 커패시터와;
    상기 제1 및 제2 레지스터의 제2 단자들에 연결된 비반전(+) 입력부와, 반전(-) 입력부와, 상기 기준 버퍼와 가변 지연 분리 버퍼의 고전압 입력 라인들에 연결된 출력부를 구비한 제1 증폭기로서, 상기 제1 증폭기의 출력은 상기 제1 커패시터를 통해 상기 제1 증폭기의 비반전(-) 입력부로 피드백되는 것인 제1 증폭기와;
    상기 위상 비교기의 출력부에 연결된 제1 단자와, 제2 단자를 구비한 제3 레지스터와;
    시스템 저전압 전위를 수신하도록 시스템 저전압 전원 라인에 연결된 제1 단자와, 제2 단자를 구비한 제4 레지스터와;
    제2 커패시터와;
    상기 제3 레지스터의 제2 단자에 연결된 반전(-) 입력부와, 상기 제4 레지스터의 제2 단자에 연결된 비반전(+) 입력부와, 상기 기준 버퍼와 가변 지연 분리 버퍼의 저전압 입력 라인들에 연결된 출력부를 구비한 제2 증폭기로서, 상기 제2 증폭기의 출력은 상기 제2 커패시터를 통해 상기 제2 증폭기의 비반전(-) 입력부로 피드백되는 것인 제2 증폭기
    를 포함하는 장치.
  10. 제2항에 있어서, 상기 가변 지연 분리 버퍼는,
    시스템 전압에서 가변된 상기 제어 전압 전위를 수신하는 가변 지연 제어 입력부를 구비한 제1 인버터와;
    상기 제1 인버터와 직렬로 연결되며, 상기 시스템 전압을 수신하도록 연결된 전원 입력부를 구비한 제2 인버터
    를 구비하고, 상기 기준 버퍼는,
    시스템 전압에서 가변된 상기 제어 전압 전위를 수신하는 가변 지연 제어 입력부를 구비한 제1 인버터와;
    상기 제1 인버터와 직렬로 연결되며, 상기 시스템 전원을 수신하도록 연결된 전원 입력부를 구비한 제2 인버터
    를 포함하는 것인 장치.
  11. 제4항에 있어서, 상기 가변 지연 분리 버퍼의 신호 입력부는 프로브 카드 상에서 채널의 제1 단자를 형성하고 상기 채널의 제2 단자는 웨이퍼 상의 소자들을 검사하기 위한 검사 신호를 송수신하는 테스터에 접속하도록 구성되어 있으며,
    상기 드라이버 버퍼의 각각의 출력부는 웨이터 상의 소자들을 접촉하는 각각의 프로브에 접속하도록 구성되는 것인 장치.
  12. 제1항에 있어서, 상기 가변 지연 분리 버퍼는 제1 가변 지연 분리 버퍼를 포함하고, 상기 장치는,
    상기 제1 가변 지연 분리 버퍼와 공통으로 연결된 신호 입력부와, 상기 지연 제어 회로의 출력부에 연결된 가변 지연 제어 입력부와, 출력부를 각각 구비하는 추가 가변 지연 분리 버퍼
    를 더 포함하는 것인 장치.
  13. 제12항에 있어서, 각각, 상기 제1 및 추가 가변 지연 분리 버퍼 중 하나의 출력부에 연결된 신호 입력부와, 시스템 전압을 수신하도록 연결된 전원 입력부를 구비하는 드라이버 버퍼를 더 포함하는 장치.
  14. 웨이퍼 상의 소자들을 검사하기 위한 검사 신호를 송수신하는 테스터와,
    상기 테스터에 공통으로 연결된 입력부를 구비하고, 각각, 출력부를 더 구비하는 분리 버퍼와,
    각각, 웨이퍼 상의 소자들 중 하나에 접촉하도록 구성되며, 상기 분리 버퍼 중 하나의 출력부에 연결된 단자를 더 구비하는 프로브
    를 포함하는 검사 시스템.
  15. 제14항에 있어서, 상기 분리 버퍼의 각각은, 그 각각의 분리 버퍼의 입력부와 출력부 사이의 신호의 시간 지연을 제어하도록 설정된 가변 전압 전위를 수신하기 위한 가변 지연 제어 입력부를 더 구비하고, 상기 검사 시스템은,
    상기 분리 버퍼의 가변 지연 제어 입력부에 연결된 출력부를 구비하며, 시간 지연 기준에 기초하여 그 출력부에서의 제어 전압 전위의 크기를 설정하는 지연 제어 회로
    를 더 포함하는 것인 검사 시스템.
  16. 제15항에 있어서,
    각각, 상기 분리 버퍼들 중 하나의 출력부를 상기 프로브 중 하나에 연결하고, 상기 시스템 전압을 수신하도록 연결된 전원 입력부를 구비하는 드라이버 버퍼
    를 더 포함하는 검사 시스템.
  17. 제15항에 있어서, 상기 지연 제어 회로는,
    오실레이터와;
    상기 시간 지연 기준을 제공하며, 상기 오실레이터에 연결된 입력부와, 출력부를 구비하는 기준 지연 라인과;
    상기 오실레이터에 연결된 신호 입력부와, 가변 지연 제어 입력부와, 출력부를 구비한 기준 버퍼와;
    상기 기준 지연 라인의 출력부에 연결된 제1 입력부와, 상기 기준 버퍼의 출력부에 연결된 제2 입력부와, 상기 기준 버퍼와 분리 버퍼의 가변 지연 제어 입력부들에 연결된 출력부를 구비하는 위상 비교기
    를 포함하는 검사 시스템.
  18. 제14항에 있어서, 상기 분리 버퍼의 각각은 시스템 전원 전압을 수신하도록 연결된 전원 입력부를 구비하고, 상기 검사 시스템은,
    상기 분리 버퍼의 입력부를 상기 테스터에 연결하고, 가변 지연 제어 입력부를 더 구비하는 가변 지연 제어 버퍼와;
    상기 가변 지연 제어 버퍼의 가변 지연 제어 입력부에 연결된 출력부를 구비하며, 시간 지연 기준에 기초하여 그 출력부에서의 지연 제어 전압 전위를 설정하는 지연 제어 회로
    를 더 포함하는 것인 검사 시스템.
  19. 웨이퍼 상에서 집적 회로를 검사하는 방법으로서,
    테스터 채널로부터 분배되는, 테스터로부터의 검사 데이터 신호를, 집적 회로(IC) 상의 검사 패드에 연결하도록 구성된 복수의 프로브 중 하나에 공급하는 단계와;
    상기 채널을 분리 버퍼를 통해 복수의 지선으로 분배하는 단계
    를 포함하고, 상기 지선은 상기 복수의 프로브 중 하나에 각각 연결되는 것인 집적 회로 검사 방법.
  20. 제19항에 있어서,
    각각의 분리 버퍼가 실질적으로 동일한 지연을 제공하도록 상기 분리 버퍼를 통과하는 지연을 제어하는 단계
    를 더 포함하는 집적 회로 검사 방법.
  21. 제20항에 있어서, 상기 분리 버퍼를 통과하는 지연을 제어하는 단계는 상기 분리 버퍼에 인가된 전원 전압을 가변하여 지연을 제어하는 것인 집적 회로 검사 방법.
  22. 제20항에 있어서, 상기 분리 버퍼를 통과하는 지연을 제어하는 단계는 상기 분리 버퍼를 통과하는 전류를 가변하여 지연을 제어하는 것인 집적 회로 검사 방 법.
  23. 제19항에 있어서,
    상기 복수의 지선 앞에서 가변 지연 버퍼를 상기 채널에 설치하는 단계와,
    상기 가변 지연 버퍼의 지연을 제어하여 상기 복수의 지선의 각각을 통해 실질적으로 동일한 지연을 제공하는 단계
    를 더 포함하는 집적 회로 검사 방법.
KR1020067010026A 2003-10-23 2004-10-22 시간 지연을 균등하게 제어하는 분리 버퍼 KR20060118499A (ko)

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