CN1871521A - 具有受控相等时间延迟的隔离缓冲器 - Google Patents

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Abstract

提供了一种用于控制隔离缓冲器中延迟的系统。多个这种隔离缓冲器用来将单个信号通道连接到多条线路，并受控提供相等的延迟。隔离缓冲器的延迟可通过改变电源电压或电流而控制为统一。构成延迟锁定环路的单个延迟控制电路向每个缓冲器提供延迟控制信号，以确保统一的延迟。因为控制延迟还可改变每个隔离缓冲器的输出电压，在一实施例中缓冲器由两个串联反相器制成：一个具有可变延迟而第二个没有可变延迟，从而提供固定的输出电压摆动。为了减少所需电路，在一实施例中具有可变电源的隔离缓冲器在分支前的通道中提供，而具有固定延迟的缓冲器则在每个分支中提供。基片测试系统使用具有相等延迟的隔离缓冲器配置，以使测试器的一个通道能同时与多个基片测试探针相连。

Description

具有受控相等时间延迟的隔离缓冲器
技术领域
本发明一般涉及通过隔离缓冲器将信号分配给多条线路来防止信号衰变，尤其涉及一种用于将晶片测试系统的单一测试信号通道连接到多个测试探针来进行晶片上集成电路(IC)的测试。
背景技术
在如图1所示将信号扇出(fan out)给多条传输线路的许多情形中，需要信号以相等的相移到达多个目的地。例如为了扇出时钟信号，可使用时钟树来分配该时钟信号使之同步到达多条线路上，或无相位差地分配在多个线路目的地上。通常为了确保无相位差，多条传输线路被铺设为具有相同长度。然而，在一些情形中，将多条线路布线成都具有相同长度是不可能的。此外，故障或线路衰变可在多条线路之一上发生，从而创建导致其它线路的信号的干扰和明显衰减的返回信号。
隔离缓冲器可在多条传输线路的每一条的路径中提供，如图2所示，以减少故障的影响。不幸的是，隔离缓冲器电路不仅会向信号添加延迟，而且通常会引入到达延迟的不确定性，或者在多条传输线路的目的地上有效地产生相位差。电路构建变化和温度变化是从一个到另一个缓冲器电路的延迟变化的典型导因，这证实对同步电路是有问题的。
尽管时钟树提供了信号应同步分配的一个示例，但如果可保持相等的相位延迟则在其它系统中提供这种分配就方便了。图3示出一个这种系统-用于测试半导体晶片上IC的测试系统-的简化框图。该测试系统包括由通过通信电缆6与测试头8相连的测试控制器4所组成的测试器2。该测试系统还包括由用于安装所测试晶片的平台12所组成的探测器10，移动平台12使之与探测卡18上的探针16相接触。照相机20和22被示为附在探针16和测试头8上，以使探针16能与晶片14上所形成的IC的触点精确对准。
在测试系统中，测试数据由测试控制器4产生并通过通信电缆6传输给测试头8。然后从晶片上IC提供的测试结果由测试头8接收、并传送给测试控制器4。测试头8包含一组测试通道。通常由测试控制器4所提供的测试数据可分成通过电缆6提供并在测试头8中分开的多个测试器通道，使得每个通道都可传送给每一个探针16。来自测试头8的通道通过电连接24链接到探针16。
在大多数情形中，每个探针16与所测试晶片14的IC上的单个输入/输出(I/O)端或焊盘相接触。然后每个测试器通道可向IC输入传送测试信号，或监视IC输出信号以确定IC是否响应于其输入信号像所期望的一样动作。图4示出每个测试器通道与单个探针链接的细节。在图4中，两条信号通道传输线路31和32如所示分别提供给两个探针161和162，该两个探针与晶片14的两个独立IC 371和372上的焊盘相接触。通道传输线路31和32的每一条分别由驱动器34和35驱动，驱动器34和35通常位于测试控制器4中。来自通道传输线路31和32的测试数据通过探测卡18分配给各个探针161和162。一旦测试完成，则晶片就被分成IC 371-374。
因为通常有比可用测试器通道更多的I/O焊盘，所以测试器在任一次都只能测试IC的一部分。因而，夹持晶片的“探测器”必须在探针下重置晶片若干次，才能使所有IC都能得到测试。如果晶片上的所有IC都能同时接触并测试而不必重置晶片，则因为测试时间的节约以及因为与测试系统的多个触点而防止可能的晶片损坏，这是有利的。
一种减少测试整个晶片所需的测试器通道数量而不重置该晶片的方法是将单个测试通道分配或扇出成多条线路，通常如图1所示，从而有可能使同一测试器通道能向晶片上大量IC的I/O焊盘提供信号。尽管可扇出一个通道，但由于扇出在测试结果中标识的从一DUT出现的故障可不真实地显现于另一DUT的测试结果中。例如一DUT接触焊盘的短路接地故障将使第二DUT的接触焊盘接地，从而使该第二DUT被不真实地测试为已损坏。此外，线路之一的开路故障将使与该线路相连的晶片呈现为不可测试。线路的短路或开路都将大大衰减从同一通道提供给其它线路的预期用于其它DUT的测试信号
一种防止任何I/O焊盘上或附近的故障大大衰减流经互连系统的测试信号的方法是在探针和通道线路分支点之间放置隔离电阻器。这些隔离电阻器可防止一DUT上的短路接地而引起另一DUT也接地，并类似地大大减少因一条线路开路导致的衰减。题为“Closed-Grid Bus Architecture For Wafer Interconnect Structure”(用于晶片互连结构的封闭网格总线)的美国专利No.6,603,323中的图7描述了这种隔离电阻器的使用。尽管减少了故障的影响，但隔离电阻器并没有完全消除因故障所引起的衰减。此外，使用线路上的寄生电容器，添加隔离电阻器会引入可逆向影响测试信号的升降时间，从而可能产生错误的测试结果。
另一种隔离故障但不引入电阻器衰减的方法是将隔离缓冲器包括在每个通道分支点和探针之间，通常如图2所示，更详细的则如图5的测试系统所示。在图5中，来自测试器的驱动器40的一条传输线路通道42扇出到探测卡18中的两条总线501和502，以向用于与两个IC 371和372上(每一个都标示为测试“DUT”下的设备)的焊盘相接触的探针421和422提供通道信号。当然，通道可类似地经多条总线扇出到同一IC上的多个焊盘。
如前所述，隔离缓冲器的一个缺点是它们将不确定的延迟引入测试信号从测试器到晶片上DUT的传输中。该延迟不确定是因为通过缓冲器的延迟可随温度和单元电压中的变化而改变。从测试器到晶片上DUT的信号延迟在执行对晶片DUT的一系列测试期间会变化，从而产生不准确的测试结果。
需要将信号分配给多条传输线路、并提供与故障的隔离，而不对晶片测试系统和在多条传输线路上分配信号的其它系统引入不相等延迟。
发明内容
根据本发明，提供通过多个隔离缓冲器使延迟保持恒定的短路。使用绝缘缓冲器提供具有相等延迟的分支允许创建有效的晶片测试系统，还允许创建需要分支隔离但保持相等线路延迟的其它系统。
为了防止隔离缓冲器将不确定的延迟引入在多条线路上传输的信号中，在一实施例中，缓冲器延迟通过改变提供给隔离缓冲器的电源电压电势来控制。或者，缓存器延迟可通过控制电流，例如通过控制流经配置为差分放大器的隔离缓冲器的电流来调整。
为了确保隔离缓冲器延迟统一，缓冲器延迟由控制提供给每个隔离缓冲器的电源电压或电流的中央延迟控制电路所控制。该延迟控制电路包括向基准延迟线路和基准缓冲器的输入提供信号的振荡器。基准延迟线路和基准缓冲器然后向相位比较器提供输入。因为相位比较器总是比较振荡器转换的相同但延迟的版本，所以振荡器的频率和稳定性对延迟电路的操作并不重要。基准延迟线路使长度选择为设置隔离缓冲器的延迟。相位比较器的输出可通过环路滤波器来提供，以驱动基准缓冲器、以及在各分支中所提供的隔离缓冲器的电压或电流延迟控制输入。如所配置的，延迟控制电路可有效地构成延迟锁定环路，其中当系统中的每个隔离缓冲器接收延迟锁定环路的输出时，基准缓冲器将提供与基准延迟线路相等的延迟。
因为改变隔离缓冲器的延迟也可导致改变每个隔离缓冲器的输出电压，所以在另一实施例中在每个通道分支点和探针之间依次使用两个缓冲器。第一缓冲器使可变延迟控制施加其上，而第二缓冲器没有延迟控制并可在其输出端提供不变的系统电压。
在减少每一分支中使用两个缓冲器所需电路的又一实施例中，其延迟由延迟控制电路控制的隔离缓冲器在通道的分支点之前提供。然后，在每个分支点中提供无延迟控制但具有固定系统输出电压的缓冲器。延迟控制电路中的基准缓冲器由两个缓冲器组成，一个使其延迟可控制成匹配可变延迟隔离缓冲器，而第二个没有延迟控制从而提供固定的系统输出电压并匹配在每个分支中提供的缓冲器。
对于晶片测试系统而言，根据本发明的简单地将探测卡变成具有通过相等延迟隔离缓冲器分支的通道的系统使得具有有限数量通道的测试器能测试晶片上所有IC。具有这样的分支，探测器不用像在探测卡中未使用分支一样需要进行重置来接触晶片许多次。测试器的成本对探测卡的成本是重要的，所以尽管更改检测器使其包括延迟隔离缓冲器是可能的，但仅用隔离缓冲器来替换探测卡将便宜得多。
附图说明
籍助于附图，对本发明的其它细节进行说明，在附图中：
图1示出扇出到多条信号线路的单条传输线路；
图2示出扇出到多条信号线路的单条传输线路，其中在多条线路中提供隔离缓冲器；
图3示出用于测试半导体晶片上IC的常规测试系统的简化框图；
图4示出每个通道链接到单个探针的常规测试系统配置；
图5示出晶片测试器的单个通道可如何用隔离缓冲器扇出到多个探针，用于使用该单个通道同时测试多个IC；
图6示出隔离缓冲器的一个实施例，其中延迟通过改变提供给缓冲器的电源偏压来控制；
图7示出由两个串联反相器构成的隔离缓冲器，其中只有第一个具有可改变的电源偏压；
图8示出用于控制多个隔离缓冲器延迟的延迟控制电路的细节；
图9示出图8的环路滤波器的一个实施例的细节；
图10示出说明从图9电路输出的VH和VL信号工作范围的图表；
图11示出图8电路的备选电路，其中可变电源电压隔离缓冲器置于通道分支点之前，而固定电压缓冲器在每个分支中提供；
图12示出由串联CMOS反相器所构成的图7隔离缓冲器的一个实施例，第一个串联CMOS反相器具有由单独的延迟控制电路控制的延迟；以及
图13示出隔离缓冲器被配置为差分放大器的一个实施例，其延迟通过改变流经差分放大器的电流来控制。
具体实施方式
图6示出隔离缓冲器50的一个实施例，其中延迟控制可改变提供给缓冲器的偏压。在图6中，缓冲器50包括具有信号输入55和输出56的反相器51。系统电源电压干线57和58馈送高电压V+和低电压V-。就CMOS器件而言，偏置或电源电压通常称为Vdd和Vss。通常，干线电压V+和V-直接提供给缓冲器。例如，电压V+可以是5伏，而V-可以是接地或0伏。然而，在图6中，延迟控制电路被设置成通过改变电源电压来控制延迟，电压干线V+和V-通过相应的延迟控制电路60和61提供为给反相器51的高、低电源电压。尽管在图5和6中示出了两个独立的延迟控制电路，但可使用一个组合电路。此外，尽管两个电路60和61被描述为改变V+和V-电压，但电压V+和V-都可单独改变以实现所需延迟。
尽管已描述了通过改变提供给缓冲器的电压来控制缓冲器延迟，这样做的一个问题是提供给诸如反相器51的缓冲器的电压中的变化会改变在其输出56所提供的高低电压。根据本发明。该问题通过以一对反相器(例如CMOS反相器)实现每个隔离缓冲器来解决，如图7所示。
图7示出这样的一个实施例，其中缓冲器通过更改图6以添加与反相器51串联的反相器52而构成。因为延迟通过改变电源偏压来控制，只要改变提供给第一反相器51的电压就可控制其延迟。第二反相器52的电源偏压在V+和V-干线上保持固定。因为第二反相器52的输出是整个缓冲器50的输出56，所以整个缓冲器50的高低输出电压固定在V+和V-干线上。因为在某些情形中隔离缓冲器输出必须在V+和V-上保持固定，所以图7所示电路使用了具有固定电源电压的第二反相器52。
使用为每个隔离缓冲器提供的不同延迟控制电路，温度和器件特征可改变隔离缓冲器之间的延迟，因此控制由每个独立缓冲器提供的延迟的单个延迟控制电路是较佳的。对多个延迟缓冲器使用单个延迟控制电路，而非多个延迟控制电路也可大大减少测试系统所需的整体电路。
用于控制多个缓冲器的延迟的单个延迟控制电路的细节如图8所示。延迟电路70被示为与类似于图5的晶片测试器配置的两个隔离缓冲器501和502相连。然而，延迟控制电路70可类似地提供给两个以上隔离缓冲器，或在与诸如时钟树的晶片测试器不同的其它类型电路的分支上提供。此外，如本领域普通技术人员所理解的，所示延迟控制电路70可被配置为用作图5和6所示的延迟控制电路60和61的组合、或单独的延迟控制电路60和61。
延迟控制电路70包括用于创建提供给基准延迟线路74和基准缓冲器76的输入的周期性信号的振荡器或时钟发生器72。该振荡器可从串联反相器、或与诸如电阻器的延迟元件串联的反相器构成。因为误差信号仅从同时输入给基准延迟线路74和基准缓冲器76的振荡器的同一周期或循环的上升沿和下降沿中导出，所以振荡器信号频率和占空比因数并不重要。
基准延迟线路74可构建为使延迟等于通过隔离缓冲器501和502的预期延迟。如本领域普通技术人员所理解的，基准延迟线路74的尺寸可设置成通过延迟线路74来控制该延迟。基准延迟线路74可构建在包含隔离缓冲器501和502、基准缓冲器76、相位比较器78等的集成电路上，或者在这种集成电路外部提供。因为集成电路上组件的物理尺寸可由印刷电路控制，从而部件到部件的变化可最小化。在需要绝对和相对延迟的更精确控制的要求更高的应用中，可应用激光微调来调谐延迟线路74。不使用激光微调，传输线路延迟中的微弱变化可由于以来构建传输线路的材料或基片的总综合误差(Tce)而引入。在这些情形中，传输线路相对较小的延迟变化可通过调谐延迟锁定环路来稳定。
相位比较器78测量来自基准延迟线路74和基准缓冲器76的输出中的相位差。相位比较器78的输出驱动低通滤波器或环路滤波器电路80。该滤波器80过滤相位比较器信号以产生与相位差成比例的控制电压。然后，该相位差控制电压用来调节基准缓冲器76的延迟。由基准缓冲器76、相位比较器78和低通滤波器80控制的电压的组合通常称为“延迟锁定环路”。因而，延迟控制电路70向基准缓冲器76提供一时间过程和温度无关基准，并将该控制电压进一步施加到诸如501和502的多个隔离缓冲器上。
图8的延迟控制电路迫使通过基准缓冲器76的延迟匹配通过基准延迟线路74的延迟。因为通过基准延迟线路74的延迟通常不随周围条件(例如，温度或电源电压)而改变，所以不管周围温度或其电源电压如何改变，延迟控制电路70都使通过基准缓冲器76的延迟恒定。
图8所示的延迟控制电路还控制在单一通道42和DUT 371和372之间的分支421和422中提供的隔离缓冲器501和502的偏置。因而，延迟控制电路70旨在使通过基准缓冲器76的延迟和通过基准延迟线路74的延迟保持恒定。尽管示出两个隔离缓冲器501和502，但提供给其它分支的附加缓冲器可使延迟由如图所示的电路70控制。
延迟控制电路70可连接，以控制提供给基准缓冲器76与隔离缓冲器501和502的电压V+和V-的任一个或两个，以设定缓冲器延迟。因而，来自环路滤波器80的连接可以是提供根据V+或V-改变的电压的单条线路，或提供具有根据V+和V-的每一个改变的电压的两条线路的总线。
为了确保缓冲器之间的延迟基本上相同，基准缓冲器76和隔离缓冲器501、502等应尽可能地相似，或者至少相似为使通过隔离缓冲器501和502的延迟保持在可接受差异内。较佳地，基准缓冲器76与隔离缓冲器501和502可制成于同一基片上，并可能在同一IC芯片上提供以确保相似的器件和温度特征。
基准缓冲器76和隔离缓冲器501、502可以是图6所示的单一反相器配置、或图7所示的串联反相器。使用图6的单一反相器配置，延迟控制电路70控制提供给所有缓冲反相器的一个或两个电源电压。使用图7的串联反相器配置，延迟电路70控制串联中的第一反相器的电源偏压，而第二串联反相器的电源电压在V+和V-上保持固定。使用图7的隔离缓冲器结构，基准缓冲器76与隔离缓冲器501和502较佳地包括使基准和隔离缓冲器之间的相似性最大的串联反相器，使得每个缓冲器中的延迟可精确地控制为基本相同的值。
图9示出低通滤波器或环路滤波器80的一个实施例的细节。环路滤波器80用来集成图8所示的相位比较器78的输出，并向基准缓冲器76与V+和V-系统电压干线间中央的隔离缓冲器501和502提供两个集中式延迟控制电压VH和VL。图9所示电路提供环路滤波器80的一个实施例，但如本领域普通技术人员所理解的，滤波器设计并不是关键且可由另一种低通滤波器电路配置代替。
图9的环路滤波器电路80将电源干线电压V+和V-、以及相位比较器78的输出接收为输入。从这些输入中，图9电路产生控制电压VH和VL。电压VH被提供为基准缓冲器76和隔离缓冲器的高电源输入(即对CMOS反相器的Vdd输入)，而VL被提供为基准缓冲器76和隔离缓冲器的低电源输入(即对CMOS反相器的Vss)。
环路滤波器80包括两个差分放大器90和92。放大器90的输出提供控制电压VH，而放大器92的输出提供控制电压VL。电阻器94将干线电压V+连接到放大器90的非反相(+)输入，而电阻器96将干线电压V-连接到放大器92的非反相(+)输入。来自相位比较器78的输出通过电阻器98连接到放大器90的非反相(+)输入，并通过电阻器99连接到放大器92的非反相(-)输入。在放大器90中的反馈是通过将其输出连接到其反相(-)输入的电阻器100和电容器103提供，与此同时电阻器101将该反相输入接地。在放大器92中的反馈是通过将其输出连接到其反相(-)输入的电阻器102和电容器104提供。反馈电容器103和104使放大器90和92能用作积分电路来减少噪声。电阻器94、96、98和99用来确保电压VH和VL能在V+和V-的中央。
为了驱动大量缓冲器，可添加功率放大器以放大VH和VL输出。还需要将电容器置于VH、VL输出与隔离缓冲器的相应输入之间。这种电容器滤除来自电源的高频噪声。
图9的电路被设计成防止隔离缓冲器的输出端上的数字信号使其电源输入发生改变，但却在V+和V-电源电平之间的中央。籍此，如果V+和V-电平保持不变，则后续电路的转换将在信号上升或下降沿的基本相等时间上如期发生。通过不使隔离缓冲器的输出在V+和V-的中央，一个边沿将比正常情况更快地触发后续电路转换，从而可能导致出现错误的测试结果。
对于图9所示电路，从相位比较器78输出的相位差信号越大，VH和VL之间的差值越大。当应用于隔离缓冲器时，来自缓冲器延迟控制电路70的VH和VL之间的差值越大，隔离缓冲器所提供的延迟越少。
图10示出说明从图9电路输出的VH和VL信号的工作范围的图表。VH和VL的范围将取决于对电阻器94、96、98和99选择的值。电阻器94、96、98和99最好被选择为若相位差发生变化，则VH和VL发生相等变化，以确保VH和VL之间的中线电压保持不变。电阻器的值还要选为：当来自相位比较器78的相位差输入信号为0时，VH在其总范围的中间而VL也在其总范围的中间。VH和VL的特定范围将取决于所实现的特定电路的需要而改变。
图11示出图8所示隔离缓冲器和延迟控制电路的替换方案，它被配置为简化所需的整体电路。在图11中，单个可变延迟隔离缓冲器110被置于分支点之前的通道或传输线路42上。图中被示为反相器的隔离缓冲器110从延迟控制电路70接收可变电源偏压信号VL和VH以设置其延迟。然后固定的延迟缓冲器1121和1122包括在扇出点之后的分支421和422中。图中也被示为反相器的缓冲器1121和1122从系统电源干线接收固定的电源输入V+和V-。尽管图中是两个缓冲器1121和1122，但可以扇出至两个以上的缓冲器。
图11中的串联反相器114和116替换图8的基准缓冲器76使用。反相器114接收来自环路滤波器80的电源偏压信号VL和VH。反相器116接收固定电源干线V+和V-。所有反相器最好尽可能地相似，包括在同一半导体基片上制造，以创建相似的器件和温度变化特性。这样，图11的电路提供从具有隔离缓冲器的公共通道中的扇出，从而建立统一的延迟。图11的电路使用如图7所示的缓冲器提供优于图8电路的优点，因为在每个分支点中只需要单个缓冲器。
图12示出由串联CMOS反相器构成的图7隔离缓冲器的一个实施例，反相器51使延迟由单独的延迟控制电路60控制，而反相器52具有固定延迟。延迟控制电路160组合图7中电路60和61的功能，类似于图11的延迟控制电路70。CMOS反相器51包括接收从延迟控制电路160产生的延迟控制电压VH和VL的PMOS晶体管121和NMOS晶体管120，类似于图11的电路70。相似地，CMOS反相器52包括PMOS和NMOS晶体管，其中各晶体管由固定的V-和V+电压干线驱动。
图13示出通过改变电流来控制延迟的一种隔离缓冲器配置，这与图12电路中通过改变电压来控制相反。图13还说明缓冲器可采取与CMOS反相器相反的其它配置，诸如使用双极结晶体管(BJT)制成的差分放大器。如图所示，图13中的缓冲器51是具有电流吸收器130的差分放大器，其中电流由延迟控制电路161控制。在一实施例中，延迟控制电路161可被配置成图8的电路70。在这种延迟控制电路161的配置中，图8的环路滤波器80的输出将提供被配置为差分放大器基准缓冲器76和差分放大缓冲器51的电流输入。图13的缓冲器51包括BJT晶体管132和134，其基极构成+和-差分放大器输入，公共发射极与电流吸收器130相连，且集电极通过电阻器136和138与V+电源干线相连。
差分放大器51可单独使用，或者如果需要干线-干线单个输出，则可通过第二放大器52连接到输出56。差分放大器51将不传送干线-干线V+和V-电压，因为电阻器136和138以及电流吸收器130限制输出摆幅。如果需要干线-干线输出，则被配置为如图13所示的控制电压VOH和VOL与V+和V-干线相连的放大器52将提供所需的干线-干线摆幅。
尽管以上对本发明作了细节描述，但这仅仅是为了教导本领域普通技术人员如何制造和使用本发明。许多附加更改将落入本发明的范围内，该范围由所附权利要求所限定。

Claims (23)

1.一种装置，包括：
可变延迟隔离缓冲器，具有信号输入、可变延迟控制输入、和输出；以及
延迟控制电路，具有提供可变延迟隔离缓冲器的可变延迟控制输入的输出，所述延迟控制电路在其输出上设置延迟控制电压电势，以通过所述可变延迟隔离缓冲器将延迟控制为基本上匹配通过时间延迟基准的延迟。
2.如权利要求1所述的装置，其特征在于，所述延迟控制电路包括：
基准延迟线路；
基准缓冲器，具有信号输入、可变延迟控制输入、和输出；以及
相位比较器，其第一输入与基准延迟线路相连，第二输入与所述基准缓冲器的输出相连，并且其输出与所述基准缓冲器和可变延迟隔离缓冲器的可变延迟控制输入相连。
3.如权利要求2所述的装置，其特征在于，所述可变延迟隔离缓冲器和所述基准缓冲器在单个基片上制成。
4.如权利要求1所述的装置，其特征在于，还包括：
驱动缓冲器，每一个都具有与所述可变延迟隔离缓冲器的输出相连的信号输入、以及相连以接收系统电压的电源输入。
5.如权利要求4所述的装置，其特征在于，所述驱动缓冲器和可变延迟隔离缓冲器的每一个都包括CMOS反相器。
6.如权利要求1所述的装置，其特征在于，所述可变延迟隔离缓冲器包括具有可变电流吸收器的差分放大器，从而提供可变延迟控制输入。
7.如权利要求2所述的装置，其特征在于，还包括：
振荡器，通过所述基准延迟线路与所述相位比较器的第一输入相连，并通过所述基准缓冲器与所述相位比较器的第二输入相连；以及
环路滤波器，将所述相位比较器的输出连接到所述基准缓冲器和所述可变延迟隔离缓冲器的可变延迟控制输入。
8.如权利要求7所述的装置，其特征在于，
所述基准缓冲器和所述可变延迟隔离缓冲器的各可变延迟控制输入都包括高电平电压输入线路和低电平电压输入线路；
系统电压包括系统高电压和系统低电压的电源；以及
所述环路滤波器将所述相位比较器输出连接到所述基准缓冲器和所述可变延迟隔离缓冲器的高低电平电压输入线路，所述环路滤波器包括用于集成所述相位比较器输出并将其置于中央的装置，以在相对于高压电源的高电平电压线路上提供集成信号，并在相对于低压电源的低电平电压线路上提供集成信号，使得高低电平电压线路上的集成信号置于高低电平电压电源之间的中央。
9.如权利要求8所述的装置，其特征在于，用于集成并置中的装置包括：
第一电阻器，具有与所述相位比较器的输出相连的第一端、以及第二端；
第二电阻器，具有与系统高压电源线路相连以接收系统高压电源的第一端，并具有第二端；
第一电容器；
第一放大器，具有与所述第一和第二电阻器的第二端相连的非反相(+)输入、反相(-)输入、并具有与基准缓冲器和可变延迟隔离缓冲器的高压输入线路相连的输出，其中所述第一放大器的输出通过第一电容器反馈到其反相(-)输入；
第三电阻器，具有与所述相位比较器的输出线路的第一端、以及第二端；
第四电阻器，具有与系统低压电源线路相连以接收系统低压电势的第一端，并具有第二端；
第二电容器；
第二放大器，具有与所述第三电阻器的第二端相连的反相(-)输入、与所述第四电阻器的第二端相连的非反相(+)输入、并具有与基准缓冲器和可变延迟隔离缓冲器的高压输入线路相连的输出，其中所述第二放大器的输出通过第二电容器反馈到其反相(-)输入。
10.如权利要求2所述的装置，其特征在于，所述可变延迟隔离缓冲器包括：
第一反相器，具有接收随系统电压变化的控制电压电势的可变延迟控制输入；以及
与第一反相器串联的第二反相器，所述第二反相器具有相连以接收系统电压的电源输入，以及
其中所述基准缓冲器包括：
第一反相器，具有接收随系统电压变化的控制电压电势的可变延迟控制输入；以及
与第一反相器串联的第二反相器，所述第二反相器具有相连以接收系统电压的电源输入。
11.如权利要求4所述的装置，其特征在于：
所述可变延迟隔离缓冲器的信号输入构成探测卡上通道的第一端，其中所述通道的第二端可配置成连接到测试器，用于收发测试晶片上器件的测试信号；以及
每一个所述驱动缓冲器的输出都可配置成与接触晶片上器件的相应探针相连。
12.如权利要求1所述的装置，其特征在于，所述可变延迟隔离缓冲器包括第一可变延迟隔离缓冲器，所述装置还包括：
附加的可变延迟隔离缓冲器，每一个都具有共同与所述第一可变延迟隔离缓冲器相连的信号输入、与所述延迟控制电路的输出相连的可变延迟控制输入，并具有一输出。
13.如权利要求12所述的装置，其特征在于，还包括：
驱动缓冲器，每一个都具有与第一和附加可变延迟隔离缓冲器之一的输出相连的信号输入，并具有相连以接收系统电压的电源输入。
14.一种测试系统，包括：
测试器，用于收发测试晶片上器件的测试信号；
隔离缓冲器，具有都与测试器连接的输入，每一个所述隔离缓冲器都还具有一输出；以及
探针，每一个都配置成与所述晶片上的器件之一接触，且每个探针还具有与所述隔离缓冲器之一的输出相连的端子。
15.如权利要求14所述的测试系统，其特征在于，每个隔离缓冲器还具有可变延迟控制输入，用于接收可变电压电势设置以控制相应隔离缓冲器的输入和输出之间信号的时间延迟，所述测试系统还包括：
延迟控制电路，具有与所述隔离缓冲器的可变延迟控制输入相连的输入，所述延迟控制电路基于时间延迟基准在其输出上设置控制电压电势的幅值。
16.如权利要求15所述的测试系统，其特征在于，还包括：
驱动缓冲器，每一个都将所述隔离缓冲器之一的输出连接到所述探针之一，且每一个都具有相连以接收所述系统电压的电源输入。
17.如权利要求15所述的测试系统，其特征在于，所述延迟控制电路包括：
振荡器；
基准延迟线路，提供所述时间延迟基准，所述基准延迟线路具有与所述振荡器相连的输入并具有一输出；
基准缓冲器，具有与所述振荡器线路相连的信号输入、可变延迟控制输入，并具有一输出；以及
相位比较器，具有与所述基准延迟线路的输出相连的第一输出，以及与所述基准缓冲器的输出相连的第二输入，并具有与所述基准缓冲器和所述隔离缓冲器的可变延迟控制输入相连的输出。
18.如权利要求14所述的测试系统，其特征在于，每个所述隔离缓冲器都具有相连以接收所述系统电源电压的电源输入，所述测试系统还包括：
可变延迟控制缓冲器，将所述隔离缓冲器的输入连接到所述测试器，所述可变延迟控制缓冲器还具有可变延迟控制输入；以及
延迟控制电路，具有与所述可变延迟控制缓冲器的可变延迟控制输入相连的输出，所述延迟控制电路基于时间延迟基准在其输出上设置延迟控制电压电势。
19.一种测试晶片上集成电路的方法，包括：
从测试器中提供测试数据信号，以从测试器通道分配给多个探针之一，这些探针可配置成与集成电路(IC)上的测试焊盘相连；以及
通过隔离缓冲器将所述通道分配为多个分支，每个分支都与所述多个探针之一相连。
20.如权利要求19所述的方法，还包括：
通过所述隔离缓冲器控制延迟，从而每个隔离缓冲器都提供基本相同的延迟。
21.如权利要求20所述的方法，其特征在于，通过所述隔离缓冲器控制延迟的步骤通过改变施加在所述隔离缓冲器上的电源电压来控制延迟。
22.如权利要求20所述的方法，其特征在于，通过所述隔离缓冲器控制延迟的步骤通过改变流过所述隔离缓冲器的电流来控制延迟。
23.如权利要求19所述的方法，还包括：
在多个分支之前的通道中提供可变延迟缓冲器；以及
控制所述可变延迟缓冲器的延迟，以通过所述多个分支的每一个提供基本相同的延迟。
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