JP2001272440A - パルス送出タイミング較正方法および装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 集積回路の試験中に試験装置タイミング精度
を較正する方法および装置を提供する。 【解決手段】 被試験集積回路デバイスと所要の諸点で
できるだけ近似するように作った規準ブロック１１０を
テストヘッド１０３のフィクスチャ１０７に挿入する。
基準ブロックの信号端子上のパルスをプログラムし、そ
のパルスによる基準ブロックの基準端子上における生起
パルス発生までの経過時間の長さを測定する。次に、極
性を反転して基準端子上でパルスをプログラムし、この
パルスによる基準ブロックの信号端子における生起パル
スの発生までの経過時間の長さを測定する。このように
して得られた相対的タイミングずれの最大値を試験装置
タイミングの較正に用いる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路デバ
イス試験装置のタイミングの較正に関する。

【０００２】

【発明が解決しようとする課題】本発明は集積回路デバ
イス試験用の自動試験システムの較正を対象とする。自
動式試験装置（ＡＴＥ）は集積回路が実用に供される段
階で遭遇する種々の動作状態をシミュレーションするの
に用いられる。試験対象の集積回路デバイスは被験デバ
イス（ＤＵＴ）と呼ばれる。

【０００３】ＡＴＥは一連の命令（試験プログラム）を
実行するコンピュータによって制御する。ＡＴＥは正確
な電圧、電流、タイミング信号および機能状態をＤＵＴ
に供給するとともに、各試験項目についてそのＤＵＴか
らの応答信号を監視しなければならない。次に、ＡＴＥ
は各試験の結果を予め規定ずみの限界値と比較して合格
／不合格を判定する。

【０００４】図１は集積回路の試験を行う通常の情況を
示す。試験プログラム、メモリ、パターン発生器その他
の回路を含む試験装置（ＡＴＥ）１０１を、ＤＵＴ１０
９への入力信号を供給するとともにＤＵＴ１０９からの
出力信号を受ける回路を備えるテストヘッド１０３に電
気的に接続する。試験対象のＤＵＴの自動式ハンドリン
グのためにデバイスハンドラ１０８を用いることが多
い。

【０００５】タイミング較正とは、試験装置からＤＵＴ
に至る信号経路、またはその逆にＤＵＴから試験装置に
至る信号経路で信号を授受する際にその試験装置に付き
ものの諸制約によって生ずる時間遅延の補正を意味す
る。この補正は、実質的にハードウェア起源の誤りをソ
フトウェアで補正するものである。上記時間遅延は、図
１に示すとおりとくに試験装置とＤＵＴとの間のいくつ
かのインターコネクト層に起因する。例えば、試験担当
技術者が試験プログラムの開始後４ナノ秒（ｎｓ）の時
点でＤＵＴに信号を供給しようとする場合は、試験装置
１０１とテストヘッド１０３との間、テストヘッド１０
３とロードボード１０５との間、ロードボード１０５と
フィクスチャ１０７との間、およびフィクスチャ１０７
とＤＵＴ１０９との間の電気経路長を信号伝達時間を伴
うものとして考慮に入れなければならない。すなわち、
ＤＵＴに信号の供給を命ずる試験装置からの命令は試験
プログラムの開始から４ナノ秒（ｎｓ）後の時点よりも
早い時点でなければならない。電気経路すなわち導線で
転送される１秒あたりのデータビット数（転送速度）の
上昇に伴ってタイミング許容度が小さくなり、そのため
にＤＵＴの動作規格合否判定がより難しくなるのは明ら
かである。もう一つの試験装置構成では、多数のデバイ
スの高速試験を効率化するようにロードボード１０５、
フィクスチャ１０７およびＤＵＴ１０９を（点線で図示
したとおり）ＤＵＴハンドラ１０８に結合する。

【０００６】ＡＴＥ業界で現在採用されているタイミン
グ較正の一つの方法は目標ＤＵＴを用いる。この目標Ｄ
ＵＴをフィクスチャに挿入する。試験装置の駆動回路で
パルスをプログラムし、ＤＵＴの被選択基準端子におけ
るそのパルスの生起時点の検出に比較器を用いて共通基
準端子との比較中に生起するタイミングずれを生ずるよ
うにする。次に、パルスをＤＵＴの基準端子でプログラ
ムし、そのパルスの試験装置における生起時点の検出に
試験装置内の比較器を用い前記基準端子での駆動中に生
起するタイミングずれを生ずるようにする。これらの時
間ずれを、このＤＵＴについてのもう一つの試験装置の
タイミングデータ測定結果と合致するように調整する。
しかし、試験装置タイミング較正のこの方法は二つの重
大な欠点を伴う。まず、この方法は他の試験装置、すな
わち特定の規格に合わせた較正をそれ自体が要する他の
試験装置から得られたタイミングデータ測定値を要す
る。次に、この方法は、デバイス性能特性が時間変動を
伴わず動作環境（例えば温度、電源電圧、負荷インピー
ダンスなど）の微小な変化に影響されない、という誤っ
た前提に基づいている。

【０００７】図２Ａはテストヘッド１０３とロードボー
ド１０５（ＰＯＧＯピンともいう）との間の電気的結合
１０４と接点を形成して関連の経路長を測定するように
ＡＴＥ業界で現在採用されているロボットの使い方を示
す。この手法の採用の結果、試験装置のタイミングの精
度はロードボード／テストヘッドインタフェース１０２
のレベルまで規定できるに留まり、ロードボード１０５
経由でＤＵＴ１０５保持用フィクスチャ１０７に至る電
気経路長は算入されないままである。フィクスチャレベ
ルで接点を形成するロボット１１１（点線で示したロボ
ットアーム１１３の代替位置１１５参照）を用いること
もできるが、これらのロボットは低速動作に留まること
が多い。すなわち、ロボットアームで各フィクスチャを
取り上げてフィクスチャ相互間を動かなければならない
からである（複数フィクスチャ構成で複数の部品を同時
に試験する場合）。また、ロボット利用の場合は、部品
の試験が可能になる前にテストヘッドをハンドラから取
り外してロボットを取り付け、測定を行い、ハンドラを
再び取り付ける必要があるので時間が無駄になる。ま
た、ロボットには高精度機械部品が備えられているの
で、保守が不十分な場合は度々故障し、保守費用がかさ
む。さらに、高速動作ロボットは多額の費用を要する。

【０００８】図２Ｂは、テストヘッド１０３とロードボ
ード１０５との間の接続のためのＰＯＧＯピンからフィ
クスチャ１０７までの電気的経路の長さ１１２の測定に
ＡＴＥ業界で現在使われている方法としての時間領域反
射計測法（ＴＤＲ）の利用を示す。この計測法はオッシ
ロスコープ１１４で実施できるが、検査装置そのものも
併せて利用できる。しかし、この方法はＰＯＧＯピンま
での電気経路の長さの正確な測定値が得られるとの前提
に基づいている。ＰＯＧＯピンからフィクスチャまでの
電気経路長の測定値には誤差が含まれる。また、ＴＤＲ
測定の精度は、上記試験装置を用いた場合は±５０ピコ
秒（ｐｓ）程度になる。オッシロスコープを用いればＴ
ＤＲ測定の精度は上がる（±１５ｐｓ程度）。しかし、
この精度でも高性能集積回路の試験の際には累積誤差が
大きくなるので不十分である。したがって、高性能半導
体デバイス試験用により高精度の試験装置タイマ較正が
必要になっている。

【０００９】

【課題を解決するための手段】この発明は試験装置タイ
ミングの較正のための方法および装置を対象とし、この
方法および装置は、転送速度８００MHzに対して高速信
号端子３０個だけを備える６４/７２Ｍビット直接 Ramb
us DRAM など少数の高性能（高速度）端子を有する集積
回路の試験にとくに適している。試験装置そのものは、
集積回路を慣用の方法で試験し、性能仕様を満たすか否
かを判定する。この発明によれば、較正のために、試験
装置は被験集積回路デバイスと所要の諸点でできるだけ
近似するように作った基準ブロックを用いてその試験装
置自体の特性を測定する。例えば、この基準ブロック
は、被験集積回路デバイスと同じ外形寸法、同じ電気的
接続線、同じ位置の外部端子を備える。

【００１０】この方法を実施するために、ひと組の基準
ブロックを作る。基準ブロックの所要数はＤＵＴ上でタ
イミング較正を施す信号端子の数に等しい。信号経路で
前記組の基準ブロックの各々の共通基準端子に互いに別
の信号端子を接続する。タイミング較正を行うために、
上記基準ブロックを一つのフィクスチャに１回あたり一
つずつ取り付ける。マルチサイトフィクスチャを用いて
複数の基準ブロックを並列にして用いることもできる。
フィクスチャは基準ブロックからロードボードおよび試
験装置への電気的接続を形成する。

【００１１】次に、この試験装置は基準ブロックの信号
端子のパルスをプログラムして、その基準ブロックの基
準端子でのそのパルスによる生起パルス発生までの経過
時間を測定する。次に、極性を反転し、この試験装置は
基準ブロックの基準端子のパルスをプログラムする。さ
らに、この試験装置はこのプログラムずみパルスによる
基準ブロックの信号端子での生起パルスの発生までの経
過時間を測定する。これらの相対的タイミングずれの値
を試験装置メモリに保存する。これらの過程を前記組の
基準ブロックの各々について繰り返す。このようにして
得られる相対的タイミングずれの最大値を、信号端子
（駆動用）上のパルスのプログラミングと信号端子（比
較用）上のパルスの測定との両方のための試験装置タイ
ミングの較正に用いる。この較正の最終過程は、上記基
準端子上のパルスのプログラミングとその基準端子上の
パルスの測定のための相対的タイミングずれの差を等化
するように行う。この最終較正過程は少なくとも二つの
互いに異なるやり方で実施できる。

【００１２】

【発明の実施の形態】図３はこの発明による構成部分の
配置を示す図である。基準ブロック１１０をフィクスチ
ャ１０７に挿入する。この基準ブロックはこの試験装置
による試験対象の被験集積回路（ＤＵＴ）の代役であっ
て、ＤＵＴ上の位置と同じ物理的位置にあるフィクスチ
ャ１０７経由でロードボード１０５と接触状態になる電
気的接続線を有する。ロードボード１０５は基準ブロッ
ク１１０からの電気信号を物理的に広げて、慣用のＡＴ
Ｅ試験装置（図示してない）との間で電気的インタフェ
ースを構成するテストヘッド１０３に電気的に接続され
る。試験装置の例としては、シュルンベルジェ社ＡＴＥ
事業部から市販されているRDX200型装置が挙げられる。
この試験装置は上記基準ブロックに信号を送り、その基
準ブロックからの入来信号を測定できる。この発明のも
たらす利点は信号到達の測定点１１６がロードボードレ
ベルでなくフィクスチャレベルであることである。これ
によって、ロードボードとフィクスチャとの間の電気的
経路長を考慮に入れることが可能になり、試験装置から
の信号の基準ブロックへの到達時点（または、基準ブロ
ックからの信号の試験装置への到達時点）をより正確に
判定できる。この電気的経路長は絶対値では小さいかも
しれないが、高性能集積回路デバイスの特性の判定の際
には有意な値となる。基準ブロック１１０は、フィクス
チャに取り付けた状態の被験デバイス（ＤＵＴ）と同じ
寸法になるように加工する（製造上の諸制約を考慮して
できるだけ近似させる）。すなわち、この装置は上記目
標ＤＵＴと物理的にできるだけ同一のデバイスを通じて
試験装置によるそれ自体の測定を可能にする。

【００１３】図４Ａはこの発明による基準ブロック１１
０ａ、１１０ｂ、１１０ｃ、１１０ｄを下から見た状
態、すなわち各基準ブロックを取り付けたフィクスチャ
から見た状態で示す図である。なお、四つの基準ブロッ
ク１１０ａ、１１０ｂ、１１０ｃ、１１０ｄを図示して
あるが、この個数は図示の便宜のために選んだだけであ
って、実際の個数はタイミング較正を施すＤＵＴ上の高
速度信号端子の数と等しくする必要がある。

【００１４】図示の四つの基準ブロック１１０ａ、１１
０ｂ、１１０ｃ、１１０ｄの各々はいくつかの高速度信
号端子位置１１７ａ、１１７ｂ、１１７ｃ、１１７ｄと
一つの基準端子１１８ａ、１１８ｂ、１１８ｃ、１１８
ｄ（図示の明確化のために黒丸および白丸でそれぞれ示
す）とを有する。各基準ブロックについて、基準端子１
１８ａ、１１８ｂ、１１８ｃ、１１８ｄは同じ位置にあ
る。上記組の中の基準ブロックの各々は一つ以上の信号
端子と基準端子とを目標ＤＵＴと同じ物理的位置に有す
る。一つの実施例では、二つの試験装置チャンネルを各
基準ブロック上の各信号チャンネルに接続する。第１の
試験装置チャンネル１２２は信号端子（駆動端子）にパ
ルスを供給し、第２の試験装置チャンネル１２４はその
信号端子（比較端子）からのパルスを検出する（図示の
明確化のために、一つの信号端子だけを二つの試験装置
チャンネルに電気的に接続した形で示してある）。この
端子を双対伝送線（ＤＴＬ）端子と呼ぶ。選択した基準
端子そのものは、基準端子をそれ以外の端子と同じ精度
で較正することはできないので、正確なタイミング較正
を要するものであってはならない。選択した共通基準端
子はＤＴＬ端子でないほうが好ましい。ＤＴＬ端子を較
正しようとすると、駆動端子も比較端子も反射を除くた
めにそれぞれの伝送線の終端で５０オームの終端抵抗を
備える必要がある。また、選択した基準端子を基準ブロ
ックの中央に位置づけて信号経路１２０ａ、１２０ｂ、
１２０ｃ、１２０ｄをより使いやすくすることは必須で
はないが有用である。信号経路１２０ａ、１２０ｂ、１
２０ｃ、１２０ｄは各基準ブロック上の特有の一つの高
速度信号端子を各基準ブロック上の基準端子に電気的に
接続するのに用いる。

【００１５】各基準ブロック上の各信号経路は所属基準
ブロック組の中の残余の基準ブロックに用いた信号経路
と物理的にも電気的にも厳密に合致させて（試験用に均
等にする）、各信号経路に伴う電気的経路長がほぼ等し
くなるようにする必要がある。６４/７２Ｍビット直接
Rambus DRAM の試験用の試験装置タイミングの較正に用
いた一つの実施例では、この集積回路が高速信号端子３
０個を備えるので、互いに別々の基準ブロック３０個を
要する。それら信号経路の長さは約１０mmであり、信号
経路の組全体についての長さの偏差は０.５mm以下であ
る。各組の中の各信号経路のインピーダンスは約５０オ
ームであり、各信号経路の実際の抵抗値は１オーム以下
である。信号経路のインピーダンスは基準ブロック上の
関連の誘電体層の厚さでほぼ定まる。基準ブロックは慣
用の印刷回路基板の場合と同様に銅層と誘電体層とを交
互に重ねた形で形成する。

【００１６】図４Ｂは基準ブロックの一つ１１０ａの側
面図である。各基準ブロック１１０ａの下端には基準ブ
ロックとフィクスチャとの間の電気的接続のための接点
１２６が設けてある。上述のとおり、基準ブロックに設
けてある電気的接続は目標ＤＵＴのものと同一である。
Rambus DRAM の場合は、電気的接続接点は半円球であ
り、したがって基準ブロック１１０ａについて半円球を
図示してあるがこれに限定されるわけではない。

【００１７】図５Ａおよび図５Ｂはこの発明に使えるフ
ィクスチャの側面図および平面図をそれぞれ示す。通常
は、ＤＵＴ上の個々の端子の各々と試験装置（図示して
ない）との電気的接続を可能にするフィクスチャ１０７
にＤＵＴを取り付けてＤＵＴとロードボード（図示して
ない）との間の接続を形成する。このフィクスチャはＡ
ＴＥ業界では「ソケット」として知られる。しかし、こ
の発明では基準ブロックのフィクスチャへの取付けを試
験装置のタイミング較正が集積回路デバイスの試験の前
に達成されるように行う。フィクスチャ１０７は、ロー
ドボードへの電気的接続および孔１３０を通じた接触で
試験装置に至る電気的接続を形成するように底面から突
出する接点１２８を備える。個々のフィクスチャの「足
跡」１３２も図示してある。

【００１８】この発明によると、試験装置のタイミング
較正を次のとおり行う。タイミング較正を施す集積回路
の信号端子数と同数の基準ブロックの組をまず作る。そ
の組の基準ブロックの一つをフィクスチャに挿入する。
上述のとおり、各基準ブロックは信号経路を備えてお
り、それによってその基準ブロックの信号端子と基準端
子とを電気的に接続する。次に、試験装置は信号端子で
パルスをプログラムし、それに伴う入来パルスが基準端
子に生起するまでの経過時間長、すなわち７０ピコ秒程
度の時間長を計測する。次に、極性を反転し、試験装置
で基準端子上のパルスをプログラムする。次に、試験装
置はそれに伴う入来パルスが信号ターミナルに生起する
までの経過時間長を測定する。これらの相対的タイミン
グずれの大きさを試験装置メモリに保存する。これらの
過程を上記組の各基準ブロックについて繰り返す。ここ
で得られた相対的タイミングずれの最大値を、信号端子
上のパルス（「駆動用」として知られる）のプログラミ
ングおよび信号端子上のパルス（「比較用」として知ら
れる）の測定の両方のために試験装置タイミングを較正
するのに用いる。この過程はいくつかの方法で実現でき
る。一つの実施例では試験装置に較正レジスタおよびタ
イミングパルス発生装置を備える。較正レジスタは駆動
時および比較時のタイミングずれの最大値を合致させる
ように相対的タイミングずれを調節する。次に、タイミ
ングパルス発生器はこれらタイミングずれ最大値を用い
て試験装置タイミングを調節する。最終較正は、基準端
子でのパルスのプログラミングと基準端子でのパルスの
測定との相対的タイミングずれの差を等化するように行
われる。この最終較正については図６Ｂを参照して後述
する。

【００１９】図５Ｃはこの発明に従って利用可能なマル
チサイトフィクスチャ１３５の平面図である。このマル
チサイトフィクスチャは単一のフレーム１３６に取り付
けたいくつかの個々のフィクスチャ１３４ａ、１３４
ｂ、１３４ｃ、１３４ｄ、１３４ｅ、１３４ｆ、１３４
ｇ、１３４ｈを備える。同図には８サイトのフィクスチ
ャを示してあるが、この構成に限定されるわけではな
く、単一フレームに取り付けるフィクスチャの数は任意
である。

【００２０】なお、同時に二つ以上のフィクスチャを用
いる必要がある場合は、各々のフィクスチャを個々に較
正する必要がある。各フィクスチャはそのフィクスチャ
自身の共通基準端子を備えるからである。この共通の基
準端子は各ソケット上の同じ位置に配置されるが、後述
のとおり各基準端子はそれ自身の較正値を有する。高速
信号端子３０個を有する Rambus DRAM ３０のための試
験装置タイミングの較正を例えば８サイトのフィクスチ
ャを用いて行う場合は、二つのやり方がある。まずこれ
ら３０個の基準ブロック全部をフィクスチャサイト１を
通じて試験し、次にフィクスチャサイト２を通じて、さ
らに以下同様にという順で八つのフィクスチャサイト全
部を通じて３０個の基準ブロック全部を試験することが
できる。一方、３０個の基準ブロック組のコピー８個を
作成することもできる。高速信号端子＃１と共通基準端
子との間の信号経路を有する各組の各基準ブロックを八
つのフィクスチャサイトで同時並行的に試験し、次に高
速信号端子＃２と共通基準端子との間の信号経路を有す
る各組の各基準ブロックを試験し、という順で基準ブロ
ック全部の試験が終わるまで試験する。従来技術に対す
るこれらのやり方の利点は、測定を一つずつでなく複数
同時並行的に行えることである。これら複数の基準ブロ
ックを上記フィクスチャに着脱するのに自動式パーツハ
ンドラを用いると有利である。

【００２１】図６Ａは基準端子整列ブロック１３８を下
から見た状態で示す。この基準端子整列ブロックは、基
準端子比較時に発生するタイミングずれ（信号端子にお
けるパルスのプログラミングおよびそのパルスに伴い基
準端子に生起する生起パルスの検出時点の測定）を基準
端子における駆動時に発生するタイミングずれ（基準端
子におけるパルスのプログラミングおよび同一信号端子
における生起パルス検出時点の測定）と確実に等しくす
るように用いる追加の基準ブロックである。基準端子整
列ブロック１３８は、信号経路１２０が二つの高速信号
端子、すなわち第１の高速信号端子１４０および第２の
高速信号端子１４２を共通の基準端子１１８（図示の明
確化のための×印付きの丸印で表示）に接続している点
で上述の基準ブロック組とは異なる。基準端子整列ブロ
ック上のいずれか二つの高速信号端子をこの過程に使用
可能であるが、使用した基準端子はその組の基準ブロッ
ク全部の信号経路に接続した同一の共通基準端子でなけ
ればならない。

【００２２】図６Ｂは最終較正におけるタイミングずれ
の等化に使用中の基準端子整列ブロック１３８の断面図
を示す。試験装置とＤＵＴとの間に通常介在する数層の
インターコネクト層ハードウェアを点線で図示する。す
なわち、試験装置１０１、ロードボード１０５およびフ
ィクスチャ１０７などである。試験装置１０１は駆動回
路１４４および比較回路１４６の両方を備える。導線１
４８がこれら駆動回路１４４および比較回路１４６を基
準端子整列ブロック１３８上の共通基準端子１１８に接
続する。この導線１４８は共通基準端子１１８が第１の
信号端子１４０からのパルスを送出している間は電気長
“ａ”を有し、そのために信号端子１４０におけるパル
スの送出と比較回路１４６によるそのパルスの検出との
間にみられる相対的遅延Ａが生ずる。また、信号端子１
４０における上記パルスの送出とそのパルスの共通基準
端子１１８通過後の比較回路１４２における検出との間
に相対的遅延Ｃが生ずる。同様に、上記導線１４８は、
共通基準端子１１８による試験装置１０１からのパルス
の受信時、すなわち第２の信号端子１４２で比較器が最
終的に測定するパルスの受信時には電気長“ｂ”を有
し、そのために遅延Ｂが生ずる。これら電気長ａおよび
ｂが互いに等しくなるように設定することによって、共
通基準端子からパルス送出している場合に生ずるタイミ
ングずれを共通基準端子で比較を行っている場合に生ず
るタイミングずれと等しくする。

【００２３】伝送線理論によると、 Ｃ＝（Ａ−ａ）＋（Ｂ−ｂ） 式（１） であり、ａとｂを等しくすることにより、 Ｃ＝（Ａ−ａ）＋（Ｂ−ａ） 式（２） となり、この式（２）を“ａ”について解くと、 ａ＝（Ａ＋Ｂ−Ｃ）／２ 式（３） が得られる。

【００２４】ここでＡ、ＢおよびＣの値がそれぞれ２０
０ｐｓ、３００ｐｓおよび４００ｐｓであったと仮定す
る。その場合、ａの値は式（３）から ａ＝（200ps＋300ps−400ps）／２＝50ps、または0.050
ns と算出される。

【００２５】次に、この５０ｐｓ対応の電気経路長を最
終較正に算入して試験装置タイミングを調整し、しかる
べきタイミングでパルスを送出するようにする。すなわ
ち、信号端子＃１が１ｎｓ時点でパルスを生ずるように
指示されていた場合は、試験装置は電気経路長ａを算入
して０.０５ｎｓ早い０.９５ｎｓ時点でパルスを送出す
る。同様に、試験装置が信号端子＃１からのパルスを１
ｎｓ時点で測定（比較）するように指示されていた場合
は、電気経路長ａを算入して０.０５ｎｓ遅い１.０５ｎ
ｓ時点でパルスの実際の測定を行う。

【００２６】上述のとおり、最終較正では電気経路長ａ
を電気経路長ｂに等しく設定する必要がある。実際に
は、上記基準端子整列ブロック利用による最終較正の実
行にはいくつかの方法がある。第１の方法では、遅延量
ＡおよびＢの測定を基準ブロック全部について行い、タ
イミング較正参照テーブルに蓄積する。次に、これら遅
延量を基準端子整列ブロックで測定し、電気経路長ａの
値を計算し、上記タイミング較正参照テーブルに蓄積ず
みの上記以外の基準ブロック測定値の調節に用いる。次
に、試験装置から所定の基準ブロック上の信号端子への
指示の各々についてタイミング較正参照テーブルを参照
してタイミング調整を行う。第２の方法では、遅延量
Ａ、ＢおよびＣを基準端子整列ブロック上でまず測定
し、ａを算出して基準端子の較正に用いる（すなわち、
ａとｂとの間のずれの算定ののち電気経路長ａおよびｂ
を互いに等しく設定する）。次に、遅延量ＡおよびＢを
同じ組の残余の基準ブロックについて測定しそれ以上の
調節を要することなくタイミング較正参照テーブルに用
いることができる。これら方法は両方とも同程度の試験
装置タイミング精度を達成できるが、第２の方法のほう
が特定の条件の下では僅かながら精度が高い。しかし、
まず特定の基準ブロック（基準端子整列ブロック）を用
いる必要がある。自動式パーツハンドラ利用の場合はこ
の要件は必ずしも満たせないので、第１の方法を通常用
いる。

【００２７】この明細書における説明は例示のためのも
のであって限定を意図するものではない。上記以外の変
形が当業者には自明であり、それら変形は特許請求の範
囲の各請求項の範囲に含めることを意図するものであ
る。

【図面の簡単な説明】

【図１】この発明に関連して用いる通常の装置を示す
図。

【図２Ａ】従来技術による試験装置タイミング精度の較
正を示す。

【図２Ｂ】従来技術による試験装置タイミング精度の較
正を示す。

【図３】この発明による装置構成を示す図。

【図４】図４Ａはこの発明による基準ブロックを下から
みて示した図、図４Ｂはこの発明による基準ブロックを
横からみて示した図。

【図５】図５Ａはこの発明の実施に採用可能なフィクス
チャを一つの面からみて示した図、図５Ｂはこの発明の
実施に採用可能なフィクスチャをもう一つの面からみて
示した図、図５Ｃはこの発明の実施に採用可能なマルチ
サイトフィクスチャを示す図。

【図６】図６Ａはこの発明による基準端子整列ブロック
を示す図、図６Ｂは図６Ａに示した基準端子整列ブロッ
クの使用時における側面図。

【符号の説明】 １０１ 自動式試験装置 １０３ テストヘッド １０４ 電気接続線 １０５ ロードボード １０７ フィクスチャ １０８ ハンドラ １０９ 被験デバイス（ＤＵＴ） １１０ 基準ブロック １１１ ロボット １１３ ロボットアーム １１４ オッシロスコープ １１６ 測定点 １１７ 高速信号端子位置 １１８ 基準端子 １２０ 信号経路 １２２ 第１の試験装置チャンネル １２４ 第２の試験装置チャンネル １２６、１２８ 接点 １３０ 孔 １３２ 足跡 １３４ フィクスチャ １３８ 基準端子整列ブロック １４０、１４２ 高速信号端子 １４４ パルス送出（駆動）回路 １４６ 比較回路 １４８ 導線

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【手続補正書】

【提出日】平成１３年３月１９日（２００１．３．１
９）

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】全図

【補正方法】変更

【補正内容】

【図１】

【図２Ａ】

【図２Ｂ】

【図３】

【図４】

【図６】

【図５】

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョゼフ シー．ヘランド アメリカ合衆国 カリフォルニア州 95138 サンホゼ，モーニングサイド ド ライブ 5663 (72)発明者 トーマス ピー．ホー アメリカ合衆国 カリフォルニア州 94070 サンカルロス，クリフトン アヴ ェニュー 292 (72)発明者 ウィリアム エイ．フリッチェ アメリカ合衆国 カリフォルニア州 95037 モーガン ヒル，セレーン ドラ イブ 17460

Claims (8)

【特許請求の範囲】
1. 【請求項１】集積回路試験装置タイミングを較正する方
   法であって、 （ａ）被験集積回路と試験装置との間の電気的接続を形
   成するフィクスチャ、すなわち一つ以上の信号端子およ
   び前記集積回路の基準端子への電気的接続を備えるフィ
   クスチャを準備する過程と、 （ｂ）前記集積回路上の信号端子の数と等しい数の基準
   ブロック、すなわち各々が前記フィクスチャへの挿入に
   適合しており、前記集積回路の有する対応端子とそれぞ
   れ同一の相対位置に一つ以上の信号端子と基準端子とを
   有し、前記集積回路の有する対応端子とそれぞれ同一の
   位置において前記フィクスチャの電気的接続線と電気的
   接触を生ずる電気的接続線を有する基準ブロックを準備
   する過程と、 （ｃ）前記基準ブロックのうちの選ばれた一つ、すなわ
   ち前記基準ブロック上の較正対象の一つの信号端子を前
   記基準ブロック上の基準端子に電気的に接続する電気経
   路を備える選ばれた一つを前記フィクスチャに挿入する
   過程と、 （ｄ）前記基準ブロックの前記一つの信号端子のパルス
   を較正用にプログラムする過程と、 （ｅ）前記基準ブロックの前記基準端子上で前記過程
   （ｄ）でプログラムずみのパルスに伴う入来パルスの生
   起時点を測定する過程と、 （ｆ）極性を反転させたのち前記基準ブロックの前記基
   準端子上のパルスをプログラムする過程と、 （ｇ）前記基準ブロックの前記信号端子で前記過程
   （ｆ）に伴う入来パルスの生起時点を測定する過程と、 （ｈ）前記組の基準ブロックの特定のものの各々につい
   て前記過程（ｃ)−(ｇ）を繰り返す過程と、 （ｉ）前記過程（ｅ）および（ｇ）から各信号端子の相
   対的タイミングずれを算定する過程と、 （ｊ）前記過程（ｉ）で得られた相対的タイミングずれ
   の調節を、それら相対的タイミングずれが前記信号端子
   上のパルスをプログラムし前記信号端子上のパルスを測
   定するために前記試験装置を較正するように得られた相
   対的タイミングずれ最大値と合致するように行う過程
   と、 （ｋ）前記基準端子上のパルスのプログラミングおよび
   前記基準端子上のパルスの測定のタイミングずれを等化
   するように較正を行う過程とを含む方法。
2. 【請求項２】前記基準ブロックを自動式ハンドラの利用
   により前記フィクスチャに挿入する過程をさらに含む請
   求項１記載の方法。
3. 【請求項３】前記基準ブロック上の信号端子の各々に二
   つの試験装置チャンネル、すなわち前記パルスを前記信
   号端子に供給する第１の試験装置チャンネルおよび前記
   信号端子からの前記パルスを検出する第２の試験装置チ
   ャンネルからなる二つの試験装置チャンネルを接続する
   過程をさらに含む請求項１記載の方法。
4. 【請求項４】前記信号経路のインピーダンスが約５０オ
   ーム、長さが約１０mmである請求項１記載の方法。
5. 【請求項５】前記過程（ｋ）を追加の基準ブロック、す
   なわち前記基準端子を第１の信号端子および第２の信号
   端子に電気的に接続する信号経路を表面に備える追加の
   基準ブロックを用いて行う請求項１記載の方法。
6. 【請求項６】（イ）前記追加の基準ブロックを前記フィ
   クスチャに挿入する過程と、 （ロ）前記第１の信号端子上でパルスをプログラムする
   とともに、前記プログラムしたパルスに伴う入来パルス
   が前記試験装置および前記基準端子で生起する時点を測
   定する過程と、 （ハ）前記試験装置上でパルスをプログラムするととも
   に、前記プログラムしたパルスに伴う入来パルスが前記
   基準端子および前記第２の信号端子で生起する時点を測
   定する過程とをさらに含む請求項５記載の方法。
7. 【請求項７】試験すべき集積回路を試験装置に電気的に
   接続するためのフィクスチャへの挿入に各々が適合した
   複数の基準ブロックの組であって、前記集積回路上で試
   験にかける信号端子と同数の前記基準ブロックを備え、
   前記基準ブロックの各々が一つ以上の信号端子および基
   準端子を前記集積回路の対応位置と同じ相対的位置に備
   えるとともに前記集積回路の対応位置と同じ位置で前記
   フィクスチャと電気的接触を形成する電気的接続をさら
   に含む基準ブロックの組。
8. 【請求項８】試験すべき集積回路を試験装置に電気的接
   続するフィクスチャと、 各々が前記フィクスチャへの挿入に適合した複数の基準
   ブロックの組であって、各々が一つ以上の信号端子と試
   験すべき関連の集積回路上の端子に対応する基準端子と
   を備えるとともに、前記信号端子の一つを前記基準端子
   に電気的に接続して物理的および電気的に前記基準ブロ
   ックの組の上の他の信号経路と等価になる信号経路を表
   面に備える複数の基準ブロックの組とを含む集積回路試
   験装置。