JP2612951B2 - パリティ検出回路の動作確認方式 - Google Patents
パリティ検出回路の動作確認方式Info
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- JP2612951B2 JP2612951B2 JP2058666A JP5866690A JP2612951B2 JP 2612951 B2 JP2612951 B2 JP 2612951B2 JP 2058666 A JP2058666 A JP 2058666A JP 5866690 A JP5866690 A JP 5866690A JP 2612951 B2 JP2612951 B2 JP 2612951B2
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Description
【発明の詳細な説明】 〔概要〕 バスに複数のバスインタフェース回路が接続されてい
るシステムの動作確認方式に関し、 小形のバス構成で、指定したバスインタフェース回路
のパリティ検出回路の動作確認を確実に行なうことを目
的とし、 バスに複数のバスインタフェース回路が接続されるシ
ステムにおいて、 前記バスは、前記バスインタフェース回路からアドレ
スとデータとが時分割で供給されるデータ線と、 前記データ線にアドレスを供給するとき第１のレベル
となり、前記バスにデータを供給するとき第２のレベル
となるバススタート信号が供給されるバススタート線と
を有し、 前記バススタート線に接続され、前記バススタート信
号に応じてテストモード信号の通過／非通過を制御する
第１のゲートと、 前記第１のゲートに接続され、前記第１のゲートの出
力に応じて前記バスに供給されたデータから作成される
パリティ信号を反転させ、前記パリティ線に出力する第
２のゲートとが設けられ、 前記バススタート信号が前記第１のレベルである時
は、パリティ線に前記パリティー信号を反転した反転パ
リティ信号を出力しないように、前記バススタート信号
が前記第２のレベルである時に前記テストモード信号が
有効であれば、前記パリティ線に前記反転パリティ信号
を出力するように構成したことを特徴とする。
るシステムの動作確認方式に関し、 小形のバス構成で、指定したバスインタフェース回路
のパリティ検出回路の動作確認を確実に行なうことを目
的とし、 バスに複数のバスインタフェース回路が接続されるシ
ステムにおいて、 前記バスは、前記バスインタフェース回路からアドレ
スとデータとが時分割で供給されるデータ線と、 前記データ線にアドレスを供給するとき第１のレベル
となり、前記バスにデータを供給するとき第２のレベル
となるバススタート信号が供給されるバススタート線と
を有し、 前記バススタート線に接続され、前記バススタート信
号に応じてテストモード信号の通過／非通過を制御する
第１のゲートと、 前記第１のゲートに接続され、前記第１のゲートの出
力に応じて前記バスに供給されたデータから作成される
パリティ信号を反転させ、前記パリティ線に出力する第
２のゲートとが設けられ、 前記バススタート信号が前記第１のレベルである時
は、パリティ線に前記パリティー信号を反転した反転パ
リティ信号を出力しないように、前記バススタート信号
が前記第２のレベルである時に前記テストモード信号が
有効であれば、前記パリティ線に前記反転パリティ信号
を出力するように構成したことを特徴とする。
本発明は、バスに複数のバスインタフェース回路が接
続されているシステムの動作確認方式に関する。
続されているシステムの動作確認方式に関する。
このような複数のバスインタフェース回路を接続され
たシステムでは処理動作が複雑になり、このような複雑
な処理にも十分対応できるようにするためには各インタ
フェース回路のパリティ検出回路が重要である。このた
め、パリティ検出回路が正常に動作するか否かを確認す
ることが必要である。
たシステムでは処理動作が複雑になり、このような複雑
な処理にも十分対応できるようにするためには各インタ
フェース回路のパリティ検出回路が重要である。このた
め、パリティ検出回路が正常に動作するか否かを確認す
ることが必要である。
第４図は一般のシステムブロック図を示す。同図にお
いて、バスインタフェース回路10,11,12はバス２に共通
に接続されており、バス２を介して種々の信号の授受が
行なわれている。３はバスハンドラ（バス監視装置）
で、バス２の状態を監視する。このようなシステムにお
いて、パリティ検出回路の動作確認を行なうに際し、例
えばバスインタフェース回路10がアドレス線を用いてバ
スインタフェース回路11を指定し、パリティ線に反転信
号（パリティエラー信号）を出力してバスインタフェー
ス回路11のパリティ検出回路からのステータス信号を検
出し、その動作確認を行なっていた。この場合、アドレ
ス線にはバスインタフェース回路10からバスインタフェ
ース回路11に対する識別子（ID）が出力されており、各
バスインタフェース回路はこの識別子（ID）を見て自分
が指定されているか否かを確認する。
いて、バスインタフェース回路10,11,12はバス２に共通
に接続されており、バス２を介して種々の信号の授受が
行なわれている。３はバスハンドラ（バス監視装置）
で、バス２の状態を監視する。このようなシステムにお
いて、パリティ検出回路の動作確認を行なうに際し、例
えばバスインタフェース回路10がアドレス線を用いてバ
スインタフェース回路11を指定し、パリティ線に反転信
号（パリティエラー信号）を出力してバスインタフェー
ス回路11のパリティ検出回路からのステータス信号を検
出し、その動作確認を行なっていた。この場合、アドレ
ス線にはバスインタフェース回路10からバスインタフェ
ース回路11に対する識別子（ID）が出力されており、各
バスインタフェース回路はこの識別子（ID）を見て自分
が指定されているか否かを確認する。
第５図は各バスインタフェース回路10〜12の概略構成
図を示す。通常動作時（テストモード時ではない）、テ
ストモード信号は「０」としておく。これにより、バス
インタフェース回路10のパリティ出力信号はエクセルシ
ブオア回路ゲート４を介してそままの極性でパリティ線
に得られ、他のバスインタフェース回路に送られる。一
方、テストモード時、テストモード信号を「１」にす
る。これにより、バスインタフェース回路10のパリティ
信号はエクスクルシブオアゲート４によって極性反転さ
れ、前述のように反転信号（パリティエラー信号）がパ
リティ線に得られる。この場合、前述のようにアドレス
線には指定したバスインタフェース回路11の識別子が出
力される。
図を示す。通常動作時（テストモード時ではない）、テ
ストモード信号は「０」としておく。これにより、バス
インタフェース回路10のパリティ出力信号はエクセルシ
ブオア回路ゲート４を介してそままの極性でパリティ線
に得られ、他のバスインタフェース回路に送られる。一
方、テストモード時、テストモード信号を「１」にす
る。これにより、バスインタフェース回路10のパリティ
信号はエクスクルシブオアゲート４によって極性反転さ
れ、前述のように反転信号（パリティエラー信号）がパ
リティ線に得られる。この場合、前述のようにアドレス
線には指定したバスインタフェース回路11の識別子が出
力される。
ところで、第４図に示すシステムはアドレス線とデー
タ線とが別々であるのでバス２の構造が大形化する。そ
こで、アドレス線データ線とを兼用し、第６図に示すよ
うにデータ線（アドレス線と同じ）に、バススタート
（BS）のタイミングの時だけ指定するバスインタフェー
ス回路に対するコマンド／アドレス（C/A）を送り、そ
の後にデータ（D/D）を送るようにしてバスの構造を少
しでも小形化することが考えられる。コマンド／アドレ
スは第７図に示すようにフォーマットとされ、SID（送
信側識別子）及びDID（受信側識別子）にて構成され
る。なお、BEはバスエンドで、データの終了を示す。バ
スインタフェース回路は、通常動作時であれば、第５図
に示す構成（但し、アドレス線が省略されてデータ線と
兼用）で何ら支承ない。即ち、テストモード信号を
「０」にしておけば、パリティ線にはパリティ信号と同
じ極性の信号がそのまま（第６図で示す「正」）出力さ
れ、指定されたバスインタフェース回路11は発信元のバ
スインタフェース回路10に対して「OK」のステータスを
送る。
タ線とが別々であるのでバス２の構造が大形化する。そ
こで、アドレス線データ線とを兼用し、第６図に示すよ
うにデータ線（アドレス線と同じ）に、バススタート
（BS）のタイミングの時だけ指定するバスインタフェー
ス回路に対するコマンド／アドレス（C/A）を送り、そ
の後にデータ（D/D）を送るようにしてバスの構造を少
しでも小形化することが考えられる。コマンド／アドレ
スは第７図に示すようにフォーマットとされ、SID（送
信側識別子）及びDID（受信側識別子）にて構成され
る。なお、BEはバスエンドで、データの終了を示す。バ
スインタフェース回路は、通常動作時であれば、第５図
に示す構成（但し、アドレス線が省略されてデータ線と
兼用）で何ら支承ない。即ち、テストモード信号を
「０」にしておけば、パリティ線にはパリティ信号と同
じ極性の信号がそのまま（第６図で示す「正」）出力さ
れ、指定されたバスインタフェース回路11は発信元のバ
スインタフェース回路10に対して「OK」のステータスを
送る。
然るに、バスインタフェース回路が第５図に示す構成
（但し、アドレス線が省略されてデータ線と兼用）であ
ると、次の問題点を生じる。即ち、テストモード信号を
「１」にすると、前述のようにパリティ信号はエクスク
ルシブオアゲート４で極性反転されるのでパリティ線に
は第８図に示すような反転信号（パリティエラー信号）
が出力され、この場合、データ線とアドレス線とを兼用
してデータ線にはバススタート（BS）のタイミングの時
のみコマンド／アドレスを出力するようにしているの
で、このタイミング時に反転信号が出力されてしまうと
バスインタフェース回路11がコマンド／アドレスで指定
されていてもバスインタフェース回路11はアドレスを識
別できない。このため、バスハンドラ３が発信元のバス
インタフェース回路10に対して「ERR」のステータスを
返すのみとなり、各バスインタフェース回路のパリティ
検出回路の動作確認を行なうことができない問題点があ
った。
（但し、アドレス線が省略されてデータ線と兼用）であ
ると、次の問題点を生じる。即ち、テストモード信号を
「１」にすると、前述のようにパリティ信号はエクスク
ルシブオアゲート４で極性反転されるのでパリティ線に
は第８図に示すような反転信号（パリティエラー信号）
が出力され、この場合、データ線とアドレス線とを兼用
してデータ線にはバススタート（BS）のタイミングの時
のみコマンド／アドレスを出力するようにしているの
で、このタイミング時に反転信号が出力されてしまうと
バスインタフェース回路11がコマンド／アドレスで指定
されていてもバスインタフェース回路11はアドレスを識
別できない。このため、バスハンドラ３が発信元のバス
インタフェース回路10に対して「ERR」のステータスを
返すのみとなり、各バスインタフェース回路のパリティ
検出回路の動作確認を行なうことができない問題点があ
った。
本発明は、小形のバス構成で、指定したバスインタフ
ェース回路のパリティ検出回路の動作確認を確実に行な
うことができるパリティ検出回路の動作確認方式を提供
することを目的とする。
ェース回路のパリティ検出回路の動作確認を確実に行な
うことができるパリティ検出回路の動作確認方式を提供
することを目的とする。
第１図は本発明の原理図を示す。同図中、21aは第１
のゲート、21bは第２のゲートで、バスインタフェース
回路のパリティ信号202をテストモード信号203により正
転／反転を制御される。即ち、テストモード信号203の
極性に応じて動作状態が変化するものであり、バススタ
ート信号204がアドレス情報を出力する第１のレベルの
時のみパリティ線に反転信号を出力しないようにし、バ
ススタート信号204がデータを出力する第２のレベルの
時になってからパリティ線に反転信号を出力する構成と
されている。
のゲート、21bは第２のゲートで、バスインタフェース
回路のパリティ信号202をテストモード信号203により正
転／反転を制御される。即ち、テストモード信号203の
極性に応じて動作状態が変化するものであり、バススタ
ート信号204がアドレス情報を出力する第１のレベルの
時のみパリティ線に反転信号を出力しないようにし、バ
ススタート信号204がデータを出力する第２のレベルの
時になってからパリティ線に反転信号を出力する構成と
されている。
通常動作時、テストモード信号203を「０」にする。
これにより、パリティ信号202の出力は第１のゲート21
a、及び、第２のゲート21bを介してそのままの極性でパ
リティ線に出力される。一方、テストモード時、テスト
モード信号203を「１」にする。これにより、先ず、バ
ススタート信号204のアドレス情報を出力する第１のレ
ベル時ではパリティ信号202の出力は第１のゲート21a、
及び、第２のゲート21bで反転されずに出力され、次
に、バススタート信号204がデータを出力する第２のレ
ベルになるとパリティ信号202は第１のゲート21a、及
び、第２のゲート21bにて反転されて出力される。従っ
て、バススタート信号204のタイミングでデータ線201に
出力される受信側バスインタフェース回路の識別子は各
バスインタフェース回路で確実に識別でき、指定したバ
スインタフェース回路のパリティ検出回路の動作確認を
正しく行なうことができる。しかも、この場合、データ
線にはデータと共に識別子（コマンド／アドレス）を送
出（つまり、データ線とアドレス線とを兼用）している
ので、バスを小形に構成できる。
これにより、パリティ信号202の出力は第１のゲート21
a、及び、第２のゲート21bを介してそのままの極性でパ
リティ線に出力される。一方、テストモード時、テスト
モード信号203を「１」にする。これにより、先ず、バ
ススタート信号204のアドレス情報を出力する第１のレ
ベル時ではパリティ信号202の出力は第１のゲート21a、
及び、第２のゲート21bで反転されずに出力され、次
に、バススタート信号204がデータを出力する第２のレ
ベルになるとパリティ信号202は第１のゲート21a、及
び、第２のゲート21bにて反転されて出力される。従っ
て、バススタート信号204のタイミングでデータ線201に
出力される受信側バスインタフェース回路の識別子は各
バスインタフェース回路で確実に識別でき、指定したバ
スインタフェース回路のパリティ検出回路の動作確認を
正しく行なうことができる。しかも、この場合、データ
線にはデータと共に識別子（コマンド／アドレス）を送
出（つまり、データ線とアドレス線とを兼用）している
ので、バスを小形に構成できる。
第２図は本発明の一実施例の要部のブロック図を示
す。同図中、10はバスインタフェース回路で、データ信
号301,パリティ信号302,テストモード信号303,バススタ
ート信号304,バスエンド信号305,ステータス信号306で
ある。テストモード信号303とバススタート信号304とに
はアンドゲート11が接続されており、パリティ信号302
とアンドゲート11の出力信号とにはエクスクルーシブオ
アゲート４が接続されてパリティ線とされている。本発
明は、アドレス線とデータ線とが兼用（第２図にはデー
タ線として示す）されたものに適用される。
す。同図中、10はバスインタフェース回路で、データ信
号301,パリティ信号302,テストモード信号303,バススタ
ート信号304,バスエンド信号305,ステータス信号306で
ある。テストモード信号303とバススタート信号304とに
はアンドゲート11が接続されており、パリティ信号302
とアンドゲート11の出力信号とにはエクスクルーシブオ
アゲート４が接続されてパリティ線とされている。本発
明は、アドレス線とデータ線とが兼用（第２図にはデー
タ線として示す）されたものに適用される。
12はドライバ回路、13はレシーバ回路で、データ、コ
マンド／アドレスの送信及び受信に用いられる。14はパ
リティ生成回路で、レシーバ回路13の出力タイミングに
基づいてパリティビットを生成する。15はパリティ生成
回路で、送信データのタイミングに基づいて、パリティ
チェックのためのパリティビットを生成する。16はパリ
ティ検出回路（パリティチェック回路）で、パリティ生
成回路14,15の各出力を供給されてパリティ検出（パリ
ティチェック）を行ない、その結果即ちNG又はOKをステ
ータス線に出力する。17はバススタートバッファで、第
３図に示す如く、第２図に示すデータ信号301のコマン
ド／アドレス（C/A）のタイミング時にバススタート信
号（BS）を出力する。18はバスエンドバッファで、第３
図に示す如く、データ（D/D）の終了タイミング時にバ
スエンド信号（BE）を出力する。
マンド／アドレスの送信及び受信に用いられる。14はパ
リティ生成回路で、レシーバ回路13の出力タイミングに
基づいてパリティビットを生成する。15はパリティ生成
回路で、送信データのタイミングに基づいて、パリティ
チェックのためのパリティビットを生成する。16はパリ
ティ検出回路（パリティチェック回路）で、パリティ生
成回路14,15の各出力を供給されてパリティ検出（パリ
ティチェック）を行ない、その結果即ちNG又はOKをステ
ータス線に出力する。17はバススタートバッファで、第
３図に示す如く、第２図に示すデータ信号301のコマン
ド／アドレス（C/A）のタイミング時にバススタート信
号（BS）を出力する。18はバスエンドバッファで、第３
図に示す如く、データ（D/D）の終了タイミング時にバ
スエンド信号（BE）を出力する。
次に、本発明の要部の動作について説明する。
先ず、通常動作時、テストモード信号303を「０」と
する。これにより、アンドゲート11の出力はバススター
ト信号（BS）に無関係に「０」とされ、このため、パリ
ティ信号302はエクスクルシブオアゲート４を介してそ
のままの極性でパリティ線に出力され、他のバスインタ
フェース回路に送られる。このとき、データ信号301は
バススタート信号（BS）のタイミングでコマンド／アド
レス（C/A）が出力され、データ線には指定したバスイ
ンタフェース回路の識別子が出力される。指定されたバ
スインタフェース回路はこの識別子を見て送信側バスイ
ンタフェース回路と信号授受を行なう。
する。これにより、アンドゲート11の出力はバススター
ト信号（BS）に無関係に「０」とされ、このため、パリ
ティ信号302はエクスクルシブオアゲート４を介してそ
のままの極性でパリティ線に出力され、他のバスインタ
フェース回路に送られる。このとき、データ信号301は
バススタート信号（BS）のタイミングでコマンド／アド
レス（C/A）が出力され、データ線には指定したバスイ
ンタフェース回路の識別子が出力される。指定されたバ
スインタフェース回路はこの識別子を見て送信側バスイ
ンタフェース回路と信号授受を行なう。
次に、テストモード時、テストモード信号303「１」
にする。アンドゲート11は、バススタート信号304はバ
ススタート信号「１」によってその出力を「０」とさ
れ、これにより、パリティ信号302はエクスクルシブオ
アゲート４を介してそのままの極性でパリティ線に第３
図に示すように「正」として出力される。続いて、アン
ドゲート11は、バススタート信号303が「０」によって
その出力を「１」とされ、これにより、パリティ信号30
2はエクスクルシブオアゲート４にて極性反転され、パ
リティ線には第36図に示すような反転信号（パリティエ
ラー信号）が出力される。
にする。アンドゲート11は、バススタート信号304はバ
ススタート信号「１」によってその出力を「０」とさ
れ、これにより、パリティ信号302はエクスクルシブオ
アゲート４を介してそのままの極性でパリティ線に第３
図に示すように「正」として出力される。続いて、アン
ドゲート11は、バススタート信号303が「０」によって
その出力を「１」とされ、これにより、パリティ信号30
2はエクスクルシブオアゲート４にて極性反転され、パ
リティ線には第36図に示すような反転信号（パリティエ
ラー信号）が出力される。
このように、テストモード時、バススタート信号（B
S）の「１」出力によってこのタイミングの時だけエク
スクルシブオアゲート４の一方の入力信号を強制的に
「０」にしているので、このタイミング時に出力される
パリティ信号302はそのままの極性でパリティ線に得ら
れ（第３図に示す「正」）、従って、第３図に示すよう
に、このタイミング時に出力されるコマンド／アドレス
（C/A）は指定されたバスインタフェース回路11によっ
て正しく識別されることになる。これにより、第３図に
示す如く、バスインタフェース回路11はバスインタフェ
ース回路10に「OK」のステータスを返し、指定されたバ
スインタフェース回路11のパリティ検出回路の動作確認
が正しく行なわれる。即ち、その後に続くデータ（D/
D）によってパリティエラーが発生するため、バスイン
タフェース回路11のパリティ検出回路が「ERR」のステ
ータスを返す。
S）の「１」出力によってこのタイミングの時だけエク
スクルシブオアゲート４の一方の入力信号を強制的に
「０」にしているので、このタイミング時に出力される
パリティ信号302はそのままの極性でパリティ線に得ら
れ（第３図に示す「正」）、従って、第３図に示すよう
に、このタイミング時に出力されるコマンド／アドレス
（C/A）は指定されたバスインタフェース回路11によっ
て正しく識別されることになる。これにより、第３図に
示す如く、バスインタフェース回路11はバスインタフェ
ース回路10に「OK」のステータスを返し、指定されたバ
スインタフェース回路11のパリティ検出回路の動作確認
が正しく行なわれる。即ち、その後に続くデータ（D/
D）によってパリティエラーが発生するため、バスイン
タフェース回路11のパリティ検出回路が「ERR」のステ
ータスを返す。
上記説明では、ゲート回路4,11をバスインタフェース
回路10の外側に設けた例で説明したが、内部に設けてあ
っても本発明の効果は変わらない。
回路10の外側に設けた例で説明したが、内部に設けてあ
っても本発明の効果は変わらない。
〔発明の効果〕 以上説明した如く、本発明によれば、テストモード時
においてバススタート信号がアドレス情報を出力する第
１のレベルである時のみパリティ反転しないゲート回路
を設けたため、データ線にデータ及び識別子（コマンド
／アドレス）を送出し（つまり、アドレス線を省略し
て、アドレス線とデータ線とを兼用）できるような小形
のバス構成でありながら、テストモード時において指定
した受信側バスインタフェース回路は確実に識別子を受
信でき、そのパリティ検出回路を正確に動作確認するこ
とができる。
においてバススタート信号がアドレス情報を出力する第
１のレベルである時のみパリティ反転しないゲート回路
を設けたため、データ線にデータ及び識別子（コマンド
／アドレス）を送出し（つまり、アドレス線を省略し
て、アドレス線とデータ線とを兼用）できるような小形
のバス構成でありながら、テストモード時において指定
した受信側バスインタフェース回路は確実に識別子を受
信でき、そのパリティ検出回路を正確に動作確認するこ
とができる。
第１図は本発明の原理図、 第２図は本発明の一実施例の要部のブロック図、 第３図は本発明におけるテストモード時の動作シーケン
ス、 第４図は一般のシステム構成図、 第５図は従来のバスインタフェース回路の概略構成図、 第６図は従来例における通常動作時の動作シーケンス、 第７図はコマンドフォーマット、 第８図は従来考えられる構成をとった場合におけるテス
トモード時の動作シーケンスである。 図において、 ４はエクスクルシブオアゲート、 10はバスインタフェース回路、 11はアンドゲート、 201,301はデータ信号、 202,302はパリティ信号、 203,303はテストモード信号、 204,304はバススタート信号、 21はゲート手段、 305はバスエンド信号 を示す。
ス、 第４図は一般のシステム構成図、 第５図は従来のバスインタフェース回路の概略構成図、 第６図は従来例における通常動作時の動作シーケンス、 第７図はコマンドフォーマット、 第８図は従来考えられる構成をとった場合におけるテス
トモード時の動作シーケンスである。 図において、 ４はエクスクルシブオアゲート、 10はバスインタフェース回路、 11はアンドゲート、 201,301はデータ信号、 202,302はパリティ信号、 203,303はテストモード信号、 204,304はバススタート信号、 21はゲート手段、 305はバスエンド信号 を示す。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−17541（ＪＰ，Ａ) 特開 平１−211038（ＪＰ，Ａ) 特開 昭63−292334（ＪＰ，Ａ) 特開 平１−171031（ＪＰ，Ａ) 特開 昭63−184138（ＪＰ，Ａ)
Claims (1)
- 【請求項１】バスに複数のバスインタフェース回路が接
続されるシステムにおいて、 前記バスは、前記バスインタフェース回路からアドレス
とデータとが時分割で供給されるデータ線と、 前記データ線にアドレスを供給するとき第１のレベルと
なり、前記バスにデータを供給するとき第２のレベルと
なるバススタート信号が供給されるバススタート線とを
有し、 前記バススタート線に接続され、前記バススタート信号
に応じてテストモード信号の通過／非通過を制御する第
１のゲートと、 前記第１のゲートに接続され、前記第１のゲートの出力
に応じて前記バスに供給されたデータから作成されるパ
リティ信号を反転させ、前記パリティ線に出力する第２
のゲートとが設けられ、 前記バススタート信号が前記第１のレベルである時は、
パリティ線に前記パリティー信号を反転した反転パリテ
ィ信号を出力しないようにし、前記バススタート信号が
前記第２のレベルである時に前記テストモード信号が有
効であれば、前記パリティ線に前記反転パリティ信号を
出力するように構成したことを特徴とするパリティ検出
回路の動作確認方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2058666A JP2612951B2 (ja) | 1990-03-09 | 1990-03-09 | パリティ検出回路の動作確認方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2058666A JP2612951B2 (ja) | 1990-03-09 | 1990-03-09 | パリティ検出回路の動作確認方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03260735A JPH03260735A (ja) | 1991-11-20 |
| JP2612951B2 true JP2612951B2 (ja) | 1997-05-21 |
Family
ID=13090911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2058666A Expired - Fee Related JP2612951B2 (ja) | 1990-03-09 | 1990-03-09 | パリティ検出回路の動作確認方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2612951B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6017541A (ja) * | 1983-03-31 | 1985-01-29 | Fujitsu Ltd | エラ−チエツク機能のテスト制御方式 |
-
1990
- 1990-03-09 JP JP2058666A patent/JP2612951B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03260735A (ja) | 1991-11-20 |
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