JPH09149481A - 全電子交換器で二重化されたハイウェイデータ受信装置及び方法 - Google Patents
全電子交換器で二重化されたハイウェイデータ受信装置及び方法Info
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- JPH09149481A JPH09149481A JP8096703A JP9670396A JPH09149481A JP H09149481 A JPH09149481 A JP H09149481A JP 8096703 A JP8096703 A JP 8096703A JP 9670396 A JP9670396 A JP 9670396A JP H09149481 A JPH09149481 A JP H09149481A
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- Detection And Prevention Of Errors In Transmission (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Monitoring And Testing Of Exchanges (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】
【課題】 二重化されたハイウェイデータの受信時、パ
リティエラーが連続的又はランダムに発生する場合、パ
リティエラーのないデータを受信する。 【解決手段】 パリティチェックラッチ１６と選択部１
８が基準クロックＣＰ２ＤＡに同期し、制御部１７は式
Ｊ＝／Ｂ∩（Ａ∪Ｐ）、Ｋ＝／Ａにより出力Ｊ，Ｋを制
御する。二重化されたハイウェイデータの受信時、入力
ラッチクロックＣＰ３ＲＡの半周期を基準クロックＣＰ
２Ｄ＼Ａとし、選択されたハイウェイデータのパリティ
チェック結果は基準クロックの半周期に同期され、パリ
ティエラー時に他のハイウェイデータを交替受信し、且
つ入力ラッチクロックの次のライジングエッジに同期す
るパリティエラーのあるハイウェイデータを他のハイウ
ェイデータで交替受信して出力し、ハイウェイデータに
すべて有効データがあればパリティエラー発生時にトグ
ルし、他のハイウェイデータを交互に反復受信する。
リティエラーが連続的又はランダムに発生する場合、パ
リティエラーのないデータを受信する。 【解決手段】 パリティチェックラッチ１６と選択部１
８が基準クロックＣＰ２ＤＡに同期し、制御部１７は式
Ｊ＝／Ｂ∩（Ａ∪Ｐ）、Ｋ＝／Ａにより出力Ｊ，Ｋを制
御する。二重化されたハイウェイデータの受信時、入力
ラッチクロックＣＰ３ＲＡの半周期を基準クロックＣＰ
２Ｄ＼Ａとし、選択されたハイウェイデータのパリティ
チェック結果は基準クロックの半周期に同期され、パリ
ティエラー時に他のハイウェイデータを交替受信し、且
つ入力ラッチクロックの次のライジングエッジに同期す
るパリティエラーのあるハイウェイデータを他のハイウ
ェイデータで交替受信して出力し、ハイウェイデータに
すべて有効データがあればパリティエラー発生時にトグ
ルし、他のハイウェイデータを交互に反復受信する。
Description
【０００１】
【発明の属する技術分野】本発明はコード分割多重接続
（ＣＤＭＡ）方式を用いる全電子交換器（ＥＳＳ： Ele
ctronics Switching System ）に使用される技術に関す
るもので、特に全電子交換器内の受信装置（Differenti
al Receiver ）で二重化されたハイウェイデータを受信
する時、どの一側のデータ受信集積回路の不良又はケー
ブルの接触不良により発生されたパリティエラーが連続
的に又はランダムに発生する場合、パリティをチェック
した結果を用いてパリティエラーのないデータを受信す
るための装置及び方法に関するものである。
（ＣＤＭＡ）方式を用いる全電子交換器（ＥＳＳ： Ele
ctronics Switching System ）に使用される技術に関す
るもので、特に全電子交換器内の受信装置（Differenti
al Receiver ）で二重化されたハイウェイデータを受信
する時、どの一側のデータ受信集積回路の不良又はケー
ブルの接触不良により発生されたパリティエラーが連続
的に又はランダムに発生する場合、パリティをチェック
した結果を用いてパリティエラーのないデータを受信す
るための装置及び方法に関するものである。
【０００２】
【従来の技術】従来の技術を図面を参照して説明する
と、図１ａは従来の二重化されたハイウェイデータを受
信する装置のブロック構成図、図１ｂは図１ａが使用さ
れる交換器の部位を示す概略図、図２は従来の二重化さ
れたハイウェイデータを受信する装置の要部別タイミン
グ図であって、図１ｂに示したデータリンクユニット
（ＤＬＵ）からデータ受信装置（Differential Receive
r ）（１０１）に複数のケーブルを介して提供されるも
ので、データ受信装置（１０１）で二重化されたハイウ
ェイデータを受信してデータ率変換部（Data Rate Conv
ersion）（１０２）、伝送部（Differential Transmitt
er）（１０３）を介してスペーススイッチ部（ＳＭＸ
Ａ：Space Matrix Switch Board Assembly）に伝送し、
前記データ受信装置（１０１）を通じたデータはプロセ
ッサインターフェース部（ＰＩＣＡ：Processor Interf
ace and Control board Assembly）にも提供される。
と、図１ａは従来の二重化されたハイウェイデータを受
信する装置のブロック構成図、図１ｂは図１ａが使用さ
れる交換器の部位を示す概略図、図２は従来の二重化さ
れたハイウェイデータを受信する装置の要部別タイミン
グ図であって、図１ｂに示したデータリンクユニット
（ＤＬＵ）からデータ受信装置（Differential Receive
r ）（１０１）に複数のケーブルを介して提供されるも
ので、データ受信装置（１０１）で二重化されたハイウ
ェイデータを受信してデータ率変換部（Data Rate Conv
ersion）（１０２）、伝送部（Differential Transmitt
er）（１０３）を介してスペーススイッチ部（ＳＭＸ
Ａ：Space Matrix Switch Board Assembly）に伝送し、
前記データ受信装置（１０１）を通じたデータはプロセ
ッサインターフェース部（ＰＩＣＡ：Processor Interf
ace and Control board Assembly）にも提供される。
【０００３】先ず、図１ａに示した二重化されたハイウ
ェイデータ（Highway Ａ，Ｂ）は複数のケーブル（例え
ばケーブル（ＳＳＷＤＣ：Space Switch Duplication C
able）と（ＳＳＷＬＣ：Space Switch link Cable ））
を介して提供され、前記ケーブルにはハイウェイデータ
があるかないかを知らせる有効データ（VALID ＿A 、VA
LID ＿B ）ラインがそれぞれ包含され、前記ケーブルの
接続有無はその接地線を活用した警報ライン（ＳＳＷＤ
ＣＧ：Space Switch Duplication Cable Ground ）、
（ＳＳＷＬＣＧ：Space Switch Link Cable Ground）で
認識する。従って、図１ａで、一つのケーブルには例え
ばハイウェイデータ（Highway Ａ）９ビット、有効デー
タ（VALID ＿A ）ライン１ビットと接地線を用いる警報
ライン（ＳＳＷＤＣＧ）を提供し、他の一つのケーブル
にはハイウェイデータ（Highway Ｂ）９ビット、有効デ
ータライン（VALID ＿B ）１ビットと接地線を用いる警
報ライン（ＳＳＷＬＣＧ）を提供するようにする。この
状態でハイウェイデータ（Highway Ａ）が図２（ｃ）の
ように受信されたと仮定する。この際に、データ１及び
データ２等の最終ビットにはパリティビットがある（例
えば、データ１は８ビットであり、９番目ビットはパリ
ティビットとして使用する）。
ェイデータ（Highway Ａ，Ｂ）は複数のケーブル（例え
ばケーブル（ＳＳＷＤＣ：Space Switch Duplication C
able）と（ＳＳＷＬＣ：Space Switch link Cable ））
を介して提供され、前記ケーブルにはハイウェイデータ
があるかないかを知らせる有効データ（VALID ＿A 、VA
LID ＿B ）ラインがそれぞれ包含され、前記ケーブルの
接続有無はその接地線を活用した警報ライン（ＳＳＷＤ
ＣＧ：Space Switch Duplication Cable Ground ）、
（ＳＳＷＬＣＧ：Space Switch Link Cable Ground）で
認識する。従って、図１ａで、一つのケーブルには例え
ばハイウェイデータ（Highway Ａ）９ビット、有効デー
タ（VALID ＿A ）ライン１ビットと接地線を用いる警報
ライン（ＳＳＷＤＣＧ）を提供し、他の一つのケーブル
にはハイウェイデータ（Highway Ｂ）９ビット、有効デ
ータライン（VALID ＿B ）１ビットと接地線を用いる警
報ライン（ＳＳＷＬＣＧ）を提供するようにする。この
状態でハイウェイデータ（Highway Ａ）が図２（ｃ）の
ように受信されたと仮定する。この際に、データ１及び
データ２等の最終ビットにはパリティビットがある（例
えば、データ１は８ビットであり、９番目ビットはパリ
ティビットとして使用する）。
【０００４】従って、一つのハイウェイデータ（第１ハ
イウェイデータ）（Highway Ａ）は第１ラッチ（１）
で、他のハイウェイデータ（第２ハイウェイデータ）
（Highway Ｂ）は第２ラッチ（４）でそれぞれ入力ラッ
チクロック（ＣＰ３ＲＡ）（図２（ｂ））に同期してラ
ッチされ、出力制御信号（ＯＣ：Output Control）によ
り、図２（ｄ）のように、第１及び第２ラッチ（１，
４）で出力される。この際に、第１及び第２ラッチ
（１，４）の出力は９ビットで、この中の８ビットはハ
イウェイデータ（Highway Ａ又はＢ）であり、残り１ビ
ットはパリティデータである。
イウェイデータ）（Highway Ａ）は第１ラッチ（１）
で、他のハイウェイデータ（第２ハイウェイデータ）
（Highway Ｂ）は第２ラッチ（４）でそれぞれ入力ラッ
チクロック（ＣＰ３ＲＡ）（図２（ｂ））に同期してラ
ッチされ、出力制御信号（ＯＣ：Output Control）によ
り、図２（ｄ）のように、第１及び第２ラッチ（１，
４）で出力される。この際に、第１及び第２ラッチ
（１，４）の出力は９ビットで、この中の８ビットはハ
イウェイデータ（Highway Ａ又はＢ）であり、残り１ビ
ットはパリティデータである。
【０００５】望ましくは出力ハイウェイデータラッチ
（５）としては８ビットのデータが印加され、パリティ
チェック（６）には９ビット（８ビットのデータと１ビ
ットのパリティデータ）が印加される。このようにパリ
ティチェック（６）でチェックされたパリティ値（”
１”又は”０”）はパリティチェックラッチ（７）に印
加され、前記入力ラッチクロック（ＣＰ３ＲＡ）のライ
ジングエッジに同期されて、図２（ｅ）のような出力”
０”（Low ）又は”１”（High）をフリップフロップ機
能の制御部（８）の入力端（Ｐ）に提供する。
（５）としては８ビットのデータが印加され、パリティ
チェック（６）には９ビット（８ビットのデータと１ビ
ットのパリティデータ）が印加される。このようにパリ
ティチェック（６）でチェックされたパリティ値（”
１”又は”０”）はパリティチェックラッチ（７）に印
加され、前記入力ラッチクロック（ＣＰ３ＲＡ）のライ
ジングエッジに同期されて、図２（ｅ）のような出力”
０”（Low ）又は”１”（High）をフリップフロップ機
能の制御部（８）の入力端（Ｐ）に提供する。
【０００６】一方、有効データ（VALID ＿A 、VALID ＿
B ）をラッチさせてハイウェイデータ（Highway Ａ，
Ｂ）があるかないかを知らせるVALID ＿A ラッチ（２）
及びVALID ＿B ラッチ（３）の出力は制御部（８）の他
の入力端（Ａ，Ｂ）に印加される。
B ）をラッチさせてハイウェイデータ（Highway Ａ，
Ｂ）があるかないかを知らせるVALID ＿A ラッチ（２）
及びVALID ＿B ラッチ（３）の出力は制御部（８）の他
の入力端（Ａ，Ｂ）に印加される。
【０００７】前記制御部（８）は制御ロジックによって
制御値を出力させて選択部（９）に印加し、選択部
（９）では同期クロック（ＣＰ２Ｄ＼Ａ）に同期され図
２（ｆ）のような状態で第１及び第２ラッチ（１，４）
の出力制御入力端（ＯＣ：OutputControl）に印加され
る。この場合、パリティチェック（６）の出力をラッチ
して制御部（８）に提供するパリティチェックラッチ
（７）は第１及び第２ラッチ（１，４）の入力ラッチク
ロック（ＣＰ３ＲＡ）と同一クロックを使用するので、
ハイウェイデータ（highway Ａ又はＢ）中の例えばデー
タ１をパリティチェックした結果はハイウェイデータ
（Highway Ａ，Ｂ）をそれぞれ初期ラッチする９ビット
ラッチ（１，４）の出力制御信号（ＯＣ）として反映さ
れず、その次のデータ２のデータ選択にだけ影響を及ぼ
すことになる。
制御値を出力させて選択部（９）に印加し、選択部
（９）では同期クロック（ＣＰ２Ｄ＼Ａ）に同期され図
２（ｆ）のような状態で第１及び第２ラッチ（１，４）
の出力制御入力端（ＯＣ：OutputControl）に印加され
る。この場合、パリティチェック（６）の出力をラッチ
して制御部（８）に提供するパリティチェックラッチ
（７）は第１及び第２ラッチ（１，４）の入力ラッチク
ロック（ＣＰ３ＲＡ）と同一クロックを使用するので、
ハイウェイデータ（highway Ａ又はＢ）中の例えばデー
タ１をパリティチェックした結果はハイウェイデータ
（Highway Ａ，Ｂ）をそれぞれ初期ラッチする９ビット
ラッチ（１，４）の出力制御信号（ＯＣ）として反映さ
れず、その次のデータ２のデータ選択にだけ影響を及ぼ
すことになる。
【０００８】一方、前記受信ハイウェイデータを選択す
る制御部（８）の動作は下記の真理表１のように例示し
得る。データが有効であるかを示す有効データ（VALID
＿DとVALID ＿B ）をラッチさせる各ラッチ（２，３）
の出力（制御部（８）の入力（Ａ，Ｂ）共に”０”（Ｌ
ｏｗ）である時、ハイウェイデータ（Highway Ａ）側の
パリティがエラー（１：High）であり、ハイウェイデー
タ（Highway Ｂ）側のパリティが正常（０：Ｌｏｗ）で
あると（真理表１ではＢ側のパリティ値を示したと仮定
する）、制御部（８）の出力がパリティ値によって変わ
るように、例えばＡ側データを選択する代わりにＢ側デ
ータを選択することになる。
る制御部（８）の動作は下記の真理表１のように例示し
得る。データが有効であるかを示す有効データ（VALID
＿DとVALID ＿B ）をラッチさせる各ラッチ（２，３）
の出力（制御部（８）の入力（Ａ，Ｂ）共に”０”（Ｌ
ｏｗ）である時、ハイウェイデータ（Highway Ａ）側の
パリティがエラー（１：High）であり、ハイウェイデー
タ（Highway Ｂ）側のパリティが正常（０：Ｌｏｗ）で
あると（真理表１ではＢ側のパリティ値を示したと仮定
する）、制御部（８）の出力がパリティ値によって変わ
るように、例えばＡ側データを選択する代わりにＢ側デ
ータを選択することになる。
【０００９】
【表１】
【００１０】但し、制御部入力で、１は”High”（エラ
ー）であり、０は”Low ”（正常）である。
ー）であり、０は”Low ”（正常）である。
【００１１】前記真理表１は次の式で現すことができ
る。
る。
【００１２】 Ｊ＝／Ｂ∩（Ａ∪Ｐ）、Ｋ＝／Ａ∩（Ｂ∪Ｐ） （但し、Ａは有効データ（VALID ＿A ）のVALID ＿A ラ
ッチ（２）の出力である制御部（８）の入力、Ｂは有効
データ（VALID ＿B ）のVALID ＿B ラッチ（３）の出力
である制御部（８）の入力、∩は論理乗算、∪は論理加
算、／はインバースである。）
ッチ（２）の出力である制御部（８）の入力、Ｂは有効
データ（VALID ＿B ）のVALID ＿B ラッチ（３）の出力
である制御部（８）の入力、∩は論理乗算、∪は論理加
算、／はインバースである。）
【００１３】
【発明が解決しようとする課題】しかしながら、前記Ｂ
側のパリティが続けてエラーである時、Ａ側データを選
択するが、Ａ側にも一時パリティが発生すると、パリテ
ィがあるＢ側のハイウェイデータを選択することになる
問題点があった。
側のパリティが続けてエラーである時、Ａ側データを選
択するが、Ａ側にも一時パリティが発生すると、パリテ
ィがあるＢ側のハイウェイデータを選択することになる
問題点があった。
【００１４】一方、通信での送受信時、エラーを減らそ
うとする技術の一例としては、米国特許第５４４２６４
６号を例示し得るが、これは車両交通情報連絡用通信シ
ステムで、受信器チャンネルの信頼のため、複数のビッ
トを割り当てたもので、受信データの信頼のためパリテ
ィを検出する技術を捜すことができなかった。
うとする技術の一例としては、米国特許第５４４２６４
６号を例示し得るが、これは車両交通情報連絡用通信シ
ステムで、受信器チャンネルの信頼のため、複数のビッ
トを割り当てたもので、受信データの信頼のためパリテ
ィを検出する技術を捜すことができなかった。
【００１５】従って、本発明は前記従来の問題点を改善
するためのもので、全電子交換器内の受信装置で二重化
されたハイウェイデータを受信する時、どの一側のデー
タ受信集積回路の不良又はケーブルの接触不良により発
生されたパリティエラーが連続的に又はランダムに発生
する場合、パリティをチェックした結果を用いてパリテ
ィエラーのないデータを受信するための装置及び方法を
提供することをその目的とする。
するためのもので、全電子交換器内の受信装置で二重化
されたハイウェイデータを受信する時、どの一側のデー
タ受信集積回路の不良又はケーブルの接触不良により発
生されたパリティエラーが連続的に又はランダムに発生
する場合、パリティをチェックした結果を用いてパリテ
ィエラーのないデータを受信するための装置及び方法を
提供することをその目的とする。
【００１６】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、第１及び第２ハイウェイデータを第１入
力ラッチクロックよってそれぞれラッチする一対のラッ
チ部、第１、第２ハイウェイデータが有効であるかを示
す有効データをラッチするVALID ＿A 、VALID ＿B ラッ
チ、各ラッチ部出力をパリティチェックするパリティチ
ェック部、パリティチェック部のチェック値をラッチチ
ェックラッチ、パリティチェックラッチのチェック値
（Ｐ）とVALID ＿A 、VALID ＿B ラッチ出力である入力
値（Ａ，Ｂ）を設定テーブルによって制御する制御部、
制御部の出力によってパリティエラーのない側を選択す
る選択部、選択部の選択によってパリティエラーのない
データを選択出力する全電子交換器のハイウェイデータ
受信装置において、チェックラッチと選択部が入力ラッ
チクロックの１／２周期を有する基準クロックＣＰ２Ｄ
Ａにより同期され、制御部は次の式によりその出力
（Ｊ，Ｋ）を制御する装置を提供する。
め、本発明は、第１及び第２ハイウェイデータを第１入
力ラッチクロックよってそれぞれラッチする一対のラッ
チ部、第１、第２ハイウェイデータが有効であるかを示
す有効データをラッチするVALID ＿A 、VALID ＿B ラッ
チ、各ラッチ部出力をパリティチェックするパリティチ
ェック部、パリティチェック部のチェック値をラッチチ
ェックラッチ、パリティチェックラッチのチェック値
（Ｐ）とVALID ＿A 、VALID ＿B ラッチ出力である入力
値（Ａ，Ｂ）を設定テーブルによって制御する制御部、
制御部の出力によってパリティエラーのない側を選択す
る選択部、選択部の選択によってパリティエラーのない
データを選択出力する全電子交換器のハイウェイデータ
受信装置において、チェックラッチと選択部が入力ラッ
チクロックの１／２周期を有する基準クロックＣＰ２Ｄ
Ａにより同期され、制御部は次の式によりその出力
（Ｊ，Ｋ）を制御する装置を提供する。
【００１７】Ｊ＝／Ｂ∩（Ａ∪Ｐ）、Ｋ＝／Ａ 又、本発明は、全電子交換器の二重化されたハイウェイ
データのパリティをチェックしてエラーのないデータを
受信する方法において、二重化されたハイウェイデータ
を受信する時、パリティチェックラッチ用クロックをハ
イウェイデータ入力ラッチクロック（ＣＰ３ＲＡ）の半
周期である基準クロック（ＣＰ２Ｄ＼Ａ）として使用
し、二重化されたハイウェイデータ中の選択された任意
のハイウェイデータのパリティチェック結果は基準クロ
ックの半周期に同期されて、パリティエラー時に他のハ
イウェイデータを交替受信し、交替受信時、前記入力ラ
ッチクロックの次のライジングエッジに同期されるよう
に出力待機中である前記パリティエラーのある任意のハ
イウェイデータを前記他のハイウェイデータで交替させ
受信してから出力させ、二重化されたハイウェイデータ
にすべて有効データがあれば任意のハイウェイデータで
パリティエラー発生時にトグル（toggle）されて、他の
ハイウェイデータを交互に反復受信することを特徴とす
る全電子交換器で二重化されたハイウェイデータ受信方
法を提供する。
データのパリティをチェックしてエラーのないデータを
受信する方法において、二重化されたハイウェイデータ
を受信する時、パリティチェックラッチ用クロックをハ
イウェイデータ入力ラッチクロック（ＣＰ３ＲＡ）の半
周期である基準クロック（ＣＰ２Ｄ＼Ａ）として使用
し、二重化されたハイウェイデータ中の選択された任意
のハイウェイデータのパリティチェック結果は基準クロ
ックの半周期に同期されて、パリティエラー時に他のハ
イウェイデータを交替受信し、交替受信時、前記入力ラ
ッチクロックの次のライジングエッジに同期されるよう
に出力待機中である前記パリティエラーのある任意のハ
イウェイデータを前記他のハイウェイデータで交替させ
受信してから出力させ、二重化されたハイウェイデータ
にすべて有効データがあれば任意のハイウェイデータで
パリティエラー発生時にトグル（toggle）されて、他の
ハイウェイデータを交互に反復受信することを特徴とす
る全電子交換器で二重化されたハイウェイデータ受信方
法を提供する。
【００１８】
【発明の実施の形態】以下、図面を参照して本発明の実
施例を詳細に説明する。
施例を詳細に説明する。
【００１９】本発明の二重化されたハイウェイデータを
選択するブロック構成図と、本発明の二重化されたハイ
ウェイデータを選択するタイミング図はそれぞれ図３及
び図４に示すもので、第１ハイウェイデータ（Highway
Ａ）を入力ラッチクロック（ＣＰ３ＲＡ）に同期してラ
ッチさせ、選択部（１８）の出力（Ｑ）である出力制御
信号（ＯＣ：Output Control）に応じて第１ハイウェイ
データ（Highway Ａ）を出力させる第１ラッチ（１０）
と、第２ハイウェイデータ（Highway Ｂ）を入力ラッチ
クロック（ＣＰ３ＲＡ）に同期してラッチさせ、選択部
（１８）の出力（／Ｑ）である出力制御信号（ＯＣ）に
応じて第２ハイウェイデータ（HighwayＢ）を出力させ
る第２ラッチ（１３）と、第１ハイウェイデータ（High
way Ａ）があることを指示する有効データ（VALID ＿A
）が入力ラッチクロック（ＣＰ３ＲＡ）に同期してラ
ッチされ、警報ライン（ＳＳＷＤＣＧ）により警報及び
出力されるVALID ＿A ラッチ（１１）と、第２ハイウェ
イデータ（Highway Ｂ）の有効値を指示する有効データ
（VALID ＿B)が入力ラッチクロック（ＣＰ３ＲＡ）に同
期してラッチされ、警報ライン（ＳＳＷＬＣＧ）により
警報及び出力されるVALID ＿B ラッチ（１２）と、前記
第１及び第２ラッチ（１０，１３）の出力を受け、前記
入力ラッチクロック（ＣＰ３ＲＡ）によってハイウェイ
データ（Highway Ａ又はＢ）を出力する出力ハイウェイ
データラッチ（１４）と、前記第１及び第２ラッチ（１
０，１３）の出力をそれぞれ入力受けしてパリティをチ
ェックした後、パリティチェック値をパリティチェック
ラッチ（１６）に提供するパリティチェック部（１５）
と、前記パリティチェック部（１５）のチェック結果を
受けて前記入力ラッチクロック（ＣＰ３ＲＡ）の半周期
を有する基準クロック（ＣＰ２Ｄ＼Ａ）に同期させ制御
部（１７）に出力するパリティチェックラッチ（１６）
と、前記VALID ＿A ラッチ（１１）とVALID ＿B ラッチ
（１２）の出力と、パリティチェックラッチ（１６）の
出力を各入力端（Ａ，Ｂ，Ｐ）で入力受け、ラッチ（１
１，１２）の出力が正常であるがパリティチェックラッ
チ（１６）の出力がエラーであると制御部（１７）の両
出力がトグル状態で選択部（１８）に提供されるように
制御する制御部（１７）と、前記制御部（１７）により
Ｊ−Ｋフリップフロップ機能で入出力制御されて、前記
各９ビットラッチ（１０，１３）の出力制御入力端（Ｏ
Ｃ）に相反するレベルを提供し、パワークリヤー端子
（POWER CLEAR ）を有する選択部（１８）とから構成す
る。
選択するブロック構成図と、本発明の二重化されたハイ
ウェイデータを選択するタイミング図はそれぞれ図３及
び図４に示すもので、第１ハイウェイデータ（Highway
Ａ）を入力ラッチクロック（ＣＰ３ＲＡ）に同期してラ
ッチさせ、選択部（１８）の出力（Ｑ）である出力制御
信号（ＯＣ：Output Control）に応じて第１ハイウェイ
データ（Highway Ａ）を出力させる第１ラッチ（１０）
と、第２ハイウェイデータ（Highway Ｂ）を入力ラッチ
クロック（ＣＰ３ＲＡ）に同期してラッチさせ、選択部
（１８）の出力（／Ｑ）である出力制御信号（ＯＣ）に
応じて第２ハイウェイデータ（HighwayＢ）を出力させ
る第２ラッチ（１３）と、第１ハイウェイデータ（High
way Ａ）があることを指示する有効データ（VALID ＿A
）が入力ラッチクロック（ＣＰ３ＲＡ）に同期してラ
ッチされ、警報ライン（ＳＳＷＤＣＧ）により警報及び
出力されるVALID ＿A ラッチ（１１）と、第２ハイウェ
イデータ（Highway Ｂ）の有効値を指示する有効データ
（VALID ＿B)が入力ラッチクロック（ＣＰ３ＲＡ）に同
期してラッチされ、警報ライン（ＳＳＷＬＣＧ）により
警報及び出力されるVALID ＿B ラッチ（１２）と、前記
第１及び第２ラッチ（１０，１３）の出力を受け、前記
入力ラッチクロック（ＣＰ３ＲＡ）によってハイウェイ
データ（Highway Ａ又はＢ）を出力する出力ハイウェイ
データラッチ（１４）と、前記第１及び第２ラッチ（１
０，１３）の出力をそれぞれ入力受けしてパリティをチ
ェックした後、パリティチェック値をパリティチェック
ラッチ（１６）に提供するパリティチェック部（１５）
と、前記パリティチェック部（１５）のチェック結果を
受けて前記入力ラッチクロック（ＣＰ３ＲＡ）の半周期
を有する基準クロック（ＣＰ２Ｄ＼Ａ）に同期させ制御
部（１７）に出力するパリティチェックラッチ（１６）
と、前記VALID ＿A ラッチ（１１）とVALID ＿B ラッチ
（１２）の出力と、パリティチェックラッチ（１６）の
出力を各入力端（Ａ，Ｂ，Ｐ）で入力受け、ラッチ（１
１，１２）の出力が正常であるがパリティチェックラッ
チ（１６）の出力がエラーであると制御部（１７）の両
出力がトグル状態で選択部（１８）に提供されるように
制御する制御部（１７）と、前記制御部（１７）により
Ｊ−Ｋフリップフロップ機能で入出力制御されて、前記
各９ビットラッチ（１０，１３）の出力制御入力端（Ｏ
Ｃ）に相反するレベルを提供し、パワークリヤー端子
（POWER CLEAR ）を有する選択部（１８）とから構成す
る。
【００２０】即ち、全電子交換器の二重化されたハイウ
ェイデータを受信することにおいて、図３のようにパリ
ティチェックラッチ（１６）のラッチクロックを選択部
（１８）のクロック入力と同クロック（ＣＰ２Ｄ＼Ａ）
を使用（従来図１ａでは、図３のパリティチェックラッ
チ（１６）に対応するパリティチェックラッチ（７）ク
ロックが入力ラッチクロック（ＣＰ３ＲＡ）であった）
するので、受信ハイウェイデータ（Highway Ａ又はＢ）
のパリティチェック結果が該当受信ハイウェイデータ選
択に直接影響を及ぼし、下記の真理表２のように有効デ
ータ（VALID ＿A とVALID ＿B ）共に正常（０）である
時（各ケーブルにハイウェイデータ入力がある時）、パ
リティエラーが発生すると（ハイウェイデータ（Highwa
y Ａ又はＢ）の該当ケーブルが接触不良であると）、選
択部（１８）の出力がトグルされるように制御部（１
７）を作動させる。
ェイデータを受信することにおいて、図３のようにパリ
ティチェックラッチ（１６）のラッチクロックを選択部
（１８）のクロック入力と同クロック（ＣＰ２Ｄ＼Ａ）
を使用（従来図１ａでは、図３のパリティチェックラッ
チ（１６）に対応するパリティチェックラッチ（７）ク
ロックが入力ラッチクロック（ＣＰ３ＲＡ）であった）
するので、受信ハイウェイデータ（Highway Ａ又はＢ）
のパリティチェック結果が該当受信ハイウェイデータ選
択に直接影響を及ぼし、下記の真理表２のように有効デ
ータ（VALID ＿A とVALID ＿B ）共に正常（０）である
時（各ケーブルにハイウェイデータ入力がある時）、パ
リティエラーが発生すると（ハイウェイデータ（Highwa
y Ａ又はＢ）の該当ケーブルが接触不良であると）、選
択部（１８）の出力がトグルされるように制御部（１
７）を作動させる。
【００２１】
【表２】
【００２２】但し、１は”High”（エラー）であり、０
は”Low ”（正常）である。
は”Low ”（正常）である。
【００２３】前記真理表２は次の式で現すことができ
る。
る。
【００２４】Ｊ＝／Ｂ∩（Ａ∪Ｐ）、Ｋ＝／Ａ （但し、Ａは有効データ（VALID ＿A ）のVALID ＿A ラ
ッチ（１１）の出力である制御部（１７）の入力、Ｂは
有効データ（VALID ＿B ）のVALID ＿B ラッチ（１２）
の出力である制御部（１７）の入力、∩は論理乗算、∪
は論理加算、／はインバースである。） 前記説明に基づいて本発明の実施例を詳細に説明する。
ッチ（１１）の出力である制御部（１７）の入力、Ｂは
有効データ（VALID ＿B ）のVALID ＿B ラッチ（１２）
の出力である制御部（１７）の入力、∩は論理乗算、∪
は論理加算、／はインバースである。） 前記説明に基づいて本発明の実施例を詳細に説明する。
【００２５】図４（ａ）〜図４（ｄ）は図２（ａ）〜図
２（ｄ）と同様であるので、その説明を省略し、図４
（ｅ）〜図４（ｉ）を主に説明する。
２（ｄ）と同様であるので、その説明を省略し、図４
（ｅ）〜図４（ｉ）を主に説明する。
【００２６】図４（ｅ）はパリティチェック（１６）出
力図面で、図４（ａ）に示す基準クロック（ＣＰ２Ｄ＼
Ａ）のライジングエッジによって出力される。この際
に、VALID ＿A ラッチ（１１）及びVALID ＿B ラッチ
（１２）は有効データ（VALID ＿A 、VALID ＿B ）の有
無によって”１”（high）又は”０”（Low ）状態の出
力を制御部（１７）の入力端（Ａ，Ｂ）に提供する。こ
の際に、VALID ＿A ラッチ（１１）及びVALID ＿B ラッ
チ（１２）の警報ライン（ＳＳＷＤＣＧ，ＳＳＷＬＣ
Ｇ）はハイウェイデータケーブルの連結状態を認識する
ためのもので、望ましくはそのレベルが”０”であると
正常であり、”１”であるとケーブル分離であることを
認識するためのものであり、このような認識、警報手段
等の提示は省略する。この状態で制御部（１７）の入力
端（Ｐ，Ａ，Ｂ）によって前記真理表２のように出力端
（Ｊ，Ｋ）の値が設定される。この際に、選択部（１
８）の出力（Ｑ，／Ｑ）はＪ−Ｋフリップフロップの機
能であるので、それぞれ図４（ｇ）及び図４（ｈ）のよ
うに相反する。又、選択部（１８）は図４（ｆ）のよう
にパワークリヤー端子（POWER CLEAR ）により初期ロー
（Low ）レベルからハイレベルになる時に駆動されるよ
うにすることにより初期作動エラーを無くす。
力図面で、図４（ａ）に示す基準クロック（ＣＰ２Ｄ＼
Ａ）のライジングエッジによって出力される。この際
に、VALID ＿A ラッチ（１１）及びVALID ＿B ラッチ
（１２）は有効データ（VALID ＿A 、VALID ＿B ）の有
無によって”１”（high）又は”０”（Low ）状態の出
力を制御部（１７）の入力端（Ａ，Ｂ）に提供する。こ
の際に、VALID ＿A ラッチ（１１）及びVALID ＿B ラッ
チ（１２）の警報ライン（ＳＳＷＤＣＧ，ＳＳＷＬＣ
Ｇ）はハイウェイデータケーブルの連結状態を認識する
ためのもので、望ましくはそのレベルが”０”であると
正常であり、”１”であるとケーブル分離であることを
認識するためのものであり、このような認識、警報手段
等の提示は省略する。この状態で制御部（１７）の入力
端（Ｐ，Ａ，Ｂ）によって前記真理表２のように出力端
（Ｊ，Ｋ）の値が設定される。この際に、選択部（１
８）の出力（Ｑ，／Ｑ）はＪ−Ｋフリップフロップの機
能であるので、それぞれ図４（ｇ）及び図４（ｈ）のよ
うに相反する。又、選択部（１８）は図４（ｆ）のよう
にパワークリヤー端子（POWER CLEAR ）により初期ロー
（Low ）レベルからハイレベルになる時に駆動されるよ
うにすることにより初期作動エラーを無くす。
【００２７】又、前記選択部（１８）の出力とパリティ
チェックラッチ（１６）は基準クロック（ＣＰ２Ｄ＼
Ａ）に同期されるので、どのハイウェイデータ（Highwa
y Ｂ）を通じたデータに基づいた選択（１８）の出力
（例えば／Ｑ）が”１”（ハイウェイデータ(Highway
Ｂ）のデータでパリティエラー発生）であると、他のハ
イウェイデータ（Highway Ａ）を通じたデータで交替選
択させて（例えば、第２ビットラッチ（１３）出力を使
用する代わりに第１ビットラッチ（１０）出力を使用す
る）、出力ハイウェイデータラッチ（１４）にパリティ
エラーのないハイウェイデータを提供する。
チェックラッチ（１６）は基準クロック（ＣＰ２Ｄ＼
Ａ）に同期されるので、どのハイウェイデータ（Highwa
y Ｂ）を通じたデータに基づいた選択（１８）の出力
（例えば／Ｑ）が”１”（ハイウェイデータ(Highway
Ｂ）のデータでパリティエラー発生）であると、他のハ
イウェイデータ（Highway Ａ）を通じたデータで交替選
択させて（例えば、第２ビットラッチ（１３）出力を使
用する代わりに第１ビットラッチ（１０）出力を使用す
る）、出力ハイウェイデータラッチ（１４）にパリティ
エラーのないハイウェイデータを提供する。
【００２８】即ち、パリティチェックラッチ（１６）が
周期の遅い入力ラッチクロック（ＣＰ３ＲＡ）でない基
準クロック（ＣＰ２Ｄ＼Ａ）に図４（ｅ）のように同期
されるので（それもパリティチェックラッチ（１６）は
基準クロック（ＣＰ２Ｄ＼Ａ）のライジングエッジに、
選択部（１８）は基準クロック（ＣＰ２Ｄ＼Ａ）のフォ
ーリングエッジに）、パリティエラー時、制御部（１
７）を通じた選択部（１８）の出力（Ｑ又は／Ｑ）が第
１又は第２ラッチ（１０，１３）を介してハイウェイデ
ータ（Highway Ａ又はＢ）を変更選択させる。
周期の遅い入力ラッチクロック（ＣＰ３ＲＡ）でない基
準クロック（ＣＰ２Ｄ＼Ａ）に図４（ｅ）のように同期
されるので（それもパリティチェックラッチ（１６）は
基準クロック（ＣＰ２Ｄ＼Ａ）のライジングエッジに、
選択部（１８）は基準クロック（ＣＰ２Ｄ＼Ａ）のフォ
ーリングエッジに）、パリティエラー時、制御部（１
７）を通じた選択部（１８）の出力（Ｑ又は／Ｑ）が第
１又は第２ラッチ（１０，１３）を介してハイウェイデ
ータ（Highway Ａ又はＢ）を変更選択させる。
【００２９】具体的に、選択したデータ（例えば、High
way ＡのＤＡＴＡ１）のうち（例えば、図４（ｅ）の＊
のような時点で）パリティエラーであると、パリティチ
ェックラッチ（１６）の出力が変わり（基準クロック
（ＣＰ２Ｄ＼Ａ）の上昇エッジ）、次いで選択部（１
８）に印加される基準クロック（ＣＰ２Ｄ＼Ａ）のフォ
ーリングエッジ（基準クロック（ＣＰ２Ｄ＼Ａ）で選択
部（１８）の出力を図４（ｇ）又は図４（ｈ）のように
変更させる。
way ＡのＤＡＴＡ１）のうち（例えば、図４（ｅ）の＊
のような時点で）パリティエラーであると、パリティチ
ェックラッチ（１６）の出力が変わり（基準クロック
（ＣＰ２Ｄ＼Ａ）の上昇エッジ）、次いで選択部（１
８）に印加される基準クロック（ＣＰ２Ｄ＼Ａ）のフォ
ーリングエッジ（基準クロック（ＣＰ２Ｄ＼Ａ）で選択
部（１８）の出力を図４（ｇ）又は図４（ｈ）のように
変更させる。
【００３０】一方、前記第１ラッチ（１０）を通じたデ
ータ（例えばＤＡＴＡ１）は入力ラッチクロック（ＣＰ
３ＲＡ）の次の周期による上昇エッジで出力しようと出
力ハイウェイデータラッチ（１４）が待機している。
ータ（例えばＤＡＴＡ１）は入力ラッチクロック（ＣＰ
３ＲＡ）の次の周期による上昇エッジで出力しようと出
力ハイウェイデータラッチ（１４）が待機している。
【００３１】ところで、前記のようにパリティエラーで
あると、第２ビットラッチ（１３）を通じてラッチされ
たデータ（Highway ＢのＤＡＴＡ１）を（入力ラッチク
ロック（ＣＰ３ＲＡ）の次のライジングエッジである
時）出力ハイウェイデータラッチ（１４）で図４（ｉ）
のように＊＊時点で出力させる。結局、例えば第４ｂに
０で表示した一周期（出力ハイウェイデータラッチ（１
４）がハイウェイデータ（Highway Ａ又はＢ）を出力し
ようとするラッチ時間）内でパリティチェックラッチ
（１６）と選択部（１８）は同一基準クロック（ＣＰ２
Ｄ＼Ａ）を使用し、さらに図４（ｅ）及び図４（ｇ）の
ように基準クロック（ＣＰ２Ｄ＼Ａ）の半周期差（ライ
ジングエッジとフォーリングエッジ時点）で動作する。
従って、ハイウェイデータ（Highway Ａ又はＢ）中の選
択データ（例えば HighwayＢ）がパリティエラーである
と、入力ラッチクロック（ＣＰ３ＲＡ）の一周期内で他
のデータ（Highway Ａ）で交替させてパリティエラーの
ないデータを出力ハイウェイデータラッチ（１４）が出
力するようにする。
あると、第２ビットラッチ（１３）を通じてラッチされ
たデータ（Highway ＢのＤＡＴＡ１）を（入力ラッチク
ロック（ＣＰ３ＲＡ）の次のライジングエッジである
時）出力ハイウェイデータラッチ（１４）で図４（ｉ）
のように＊＊時点で出力させる。結局、例えば第４ｂに
０で表示した一周期（出力ハイウェイデータラッチ（１
４）がハイウェイデータ（Highway Ａ又はＢ）を出力し
ようとするラッチ時間）内でパリティチェックラッチ
（１６）と選択部（１８）は同一基準クロック（ＣＰ２
Ｄ＼Ａ）を使用し、さらに図４（ｅ）及び図４（ｇ）の
ように基準クロック（ＣＰ２Ｄ＼Ａ）の半周期差（ライ
ジングエッジとフォーリングエッジ時点）で動作する。
従って、ハイウェイデータ（Highway Ａ又はＢ）中の選
択データ（例えば HighwayＢ）がパリティエラーである
と、入力ラッチクロック（ＣＰ３ＲＡ）の一周期内で他
のデータ（Highway Ａ）で交替させてパリティエラーの
ないデータを出力ハイウェイデータラッチ（１４）が出
力するようにする。
【００３２】又、受信ハイウェイのデータを選択する制
御部（１７）の動作は真理表２のように有効データ（VA
LID ＿A とVALID ＿B ）が共に”ロー”である時（ハイ
ウェイデータ（Highway Ａ，Ｂ）がある時）パリティが
エラー”１”であると（ケーブルは連結されているが接
続エラーがあると）制御部（１７）の出力がトグルされ
るようにする。具体的にハイウェイデータ（Highway
Ａ）であるデータ１のパリティがエラー”１”である
と、選択部（１８）により受信ハイウェイデータ（例え
ばＤＡＴＡ１）の初期半周期時点はＡ側データ（Highwa
y Ａ）を選択するが、トグルにより残り半周期時点はＢ
側データ（Highway Ｂ）を選択する。
御部（１７）の動作は真理表２のように有効データ（VA
LID ＿A とVALID ＿B ）が共に”ロー”である時（ハイ
ウェイデータ（Highway Ａ，Ｂ）がある時）パリティが
エラー”１”であると（ケーブルは連結されているが接
続エラーがあると）制御部（１７）の出力がトグルされ
るようにする。具体的にハイウェイデータ（Highway
Ａ）であるデータ１のパリティがエラー”１”である
と、選択部（１８）により受信ハイウェイデータ（例え
ばＤＡＴＡ１）の初期半周期時点はＡ側データ（Highwa
y Ａ）を選択するが、トグルにより残り半周期時点はＢ
側データ（Highway Ｂ）を選択する。
【００３３】従って、出力ハイウェイデータラッチ（１
４）はラッチクロック（ＣＰ３ＲＡ）に同期されて、前
記のようにエラーのないＢ側のデータを受信することに
なる。
４）はラッチクロック（ＣＰ３ＲＡ）に同期されて、前
記のようにエラーのないＢ側のデータを受信することに
なる。
【００３４】一方、入力ハイウェイデータ（Highway
Ｂ）側でパリティエラーが連続的に発生し、入力ハイウ
ェイデータ（Highway Ａ）側のデータ１でエラーが一度
発生したら、データ１はハイウェイデータ（Highway
Ｂ）側データが選択されたものであるが、再びトグルさ
れて、その次のデータはエラーのないハイウェイデータ
（Highway Ａ）側データを選択することになる。
Ｂ）側でパリティエラーが連続的に発生し、入力ハイウ
ェイデータ（Highway Ａ）側のデータ１でエラーが一度
発生したら、データ１はハイウェイデータ（Highway
Ｂ）側データが選択されたものであるが、再びトグルさ
れて、その次のデータはエラーのないハイウェイデータ
（Highway Ａ）側データを選択することになる。
【００３５】
【発明の効果】以上説明したように、本発明によれば、
交換器の受信装置で二重化されたハイウェイのデータを
受信する時、どの一方にケーブルの接触不良又はインタ
ーフェース回路の不良によるパリティエラーが発生する
場合、パリティエラーのない側のハイウェイデータを正
確に選択することにより交換器の通話特性を向上させる
ことができる。
交換器の受信装置で二重化されたハイウェイのデータを
受信する時、どの一方にケーブルの接触不良又はインタ
ーフェース回路の不良によるパリティエラーが発生する
場合、パリティエラーのない側のハイウェイデータを正
確に選択することにより交換器の通話特性を向上させる
ことができる。
【図１ａ】従来の二重化されたハイウェイデータを選択
受信する受信装置のブロック構成図である。
受信する受信装置のブロック構成図である。
【図１ｂ】全電子交換器のデータリンクユニットとスペ
ーススイッチ部間に図１ａの装置が使用されることを示
すブロック図である。
ーススイッチ部間に図１ａの装置が使用されることを示
すブロック図である。
【図２】従来の二重化されたハイウェイデータを受信す
る装置の要部別タイミング図である。
る装置の要部別タイミング図である。
【図３】本発明の二重化されたハイウェイデータを受信
する装置のブロック構成図である。
する装置のブロック構成図である。
【図４】本発明の二重化されたハイウェイデータを受信
する装置の要部別タイミング図である。
する装置の要部別タイミング図である。
１０ 第１ラッチ １１ VALID ＿A ラッチ １２ VALID ＿B ラッチ １３ 第２ラッチ １４ 出力ハイウェイデータラッチ １５ パリティチェック部 １６ パリティチェックラッチ １７ 制御部 １８ 選択部
Claims (4)
- 【請求項１】 全電子交換器で二重化されたハイウェイ
データを受信する受信装置において、 第１ハイウェイデータ（Highway Ａ）を入力ラッチクロ
ック（ＣＰ３ＲＡ）に同期してラッチさせ、選択部（１
８）の出力である出力制御信号（ＯＣ）に応じて第１ハ
イウェイデータ（Highway Ａ）を出力させる第１ラッチ
（１０）と、 第２ハイウェイデータ（Highway Ｂ）を入力ラッチクロ
ック（ＣＰ３ＲＡ）に同期してラッチさせ、選択部（１
８）の出力である出力制御信号（ＯＣ）に応じて第２ハ
イウェイデータ（Highway Ｂ）を出力させる第２ラッチ
（１３）と、 第１ハイウェイデータ（Highway Ａ）があることを指示
する有効データ（VALID ＿A ）が入力ラッチクロック
（ＣＰ３ＲＡ）に同期してラッチされ、警報ライン（Ｓ
ＳＷＤＣＧ）により警報及び出力されるVALID ＿A ラッ
チ（１１）と、 第２ハイウェイデータ（Highway Ｂ）の有効値を指示す
る有効データ（VALID＿B)が入力ラッチクロック（ＣＰ
３ＲＡ）に同期してラッチされ、警報ライン（ＳＳＷＬ
ＣＧ）により警報及び出力されるVALID ＿B ラッチ（１
２）と、 前記第１及び第２ラッチ（１０，１３）の出力を受け、
前記入力ラッチクロック（ＣＰ３ＲＡ）によってハイウ
ェイデータ（Highway Ａ又はＢ）を出力する出力ハイウ
ェイデータラッチ（１４）と、 前記第１及び第２ラッチ（１０，１３）の出力をそれぞ
れ入力受けしてパリティをチェックした後、パリティチ
ェック値をパリティチェックラッチ（１６）に提供する
パリティチェック部（１５）と、 前記パリティチェック部（１５）のチェック結果を受け
て前記入力ラッチクロック（ＣＰ３ＲＡ）の半周期を有
する基準クロック（ＣＰ２Ｄ＼Ａ）に同期させ制御部
（１７）に出力するパリティチェックラッチ（１６）
と、 前記VALID ＿A ラッチ（１１）とVALID ＿B ラッチ（１
２）の出力と、パリティチェックラッチ（１６）の出力
を各入力端（Ａ，Ｂ，Ｐ）で入力受けをし、前記VALID
＿A ラッチおよびVALID ＿B ラッチラッチ（１１，１
２）の出力が正常であるがパリティチェックラッチ（１
６）の出力がエラーであると制御部（１７）の両出力が
トグル状態で選択部（１８）に提供されるように制御す
る制御部（１７）と、 前記制御部（１７）によりＪ−Ｋフリップフロップ機能
で入出力制御されて、前記各９ビットラッチ（１０，１
３）の出力制御入力端（ＯＣ）に相反するレベルを提供
し、パワークリヤー端子を有する選択部（１８）とを含
んで構成することを特徴とする全電子交換器で二重化さ
れたハイウェイデータ受信装置。 - 【請求項２】 前記制御部の両出力（Ｊ，Ｋ）はVALID
＿A ラッチ（１１）の出力である入力（Ａ）と、VALID
＿B ラッチ（１２）の出力である入力（Ｂ）と、パリテ
ィチェックラッチ（１６）の出力である入力（Ｐ）とに
より決定され、下記の論理式を満足させることを特徴と
する請求項１記載の全電子交換器で二重化されたハイウ
ェイデータ受信装置。 Ｊ＝／Ｂ∩（Ａ∪Ｐ）、Ｋ＝／Ａ （但し、∩：論理乗算、∪：論理加算、／：インバー
ス） - 【請求項３】 前記選択部（１８）は、制御部（１７）
の両出力（Ｊ，Ｋ）のうち、Ｊだけ１（エラー）である
時はハイウェイデータ（Highway Ｂ）を選択し、Ｋだけ
１（エラー）である時はハイウェイデータ（Highway
Ｂ）を選択し、両出力（Ｊ，Ｋ）が共に１（エラー）で
ある時はトグルされるようにすることを特徴とする請求
項１記載の全電子交換器で二重化されたハイウェイデー
タ受信装置。 - 【請求項４】 全電子交換器の二重化されたハイウェイ
データのパリティをチェックしてエラーのないデータを
受信する方法において、 二重化されたハイウェイデータを受信する時、パリティ
チェックラッチ用クロックをハイウェイデータ入力ラッ
チクロック（ＣＰ３ＲＡ）の半周期である基準クロック
（ＣＰ２Ｄ＼Ａ）として使用し、二重化されたハイウェ
イデータ中の選択された任意のハイウェイデータのパリ
ティチェック結果は基準クロックの半周期に同期され
て、パリティエラー時に他のハイウェイデータを交替受
信し、 交替受信時、前記入力ラッチクロックの次のライジング
エッジに同期されるように出力待機中である前記パリテ
ィエラーのある任意のハイウェイデータを前記他のハイ
ウェイデータで交替させ受信してから出力させ、二重化
されたハイウェイデータにすべて有効データがあれば任
意のハイウェイデータでパリティエラー発生時にトグル
されて、他のハイウェイデータを交互に反復受信するこ
とを特徴とする全電子交換器で二重化されたハイウェイ
データ受信方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950009093A KR0147147B1 (ko) | 1995-04-18 | 1995-04-18 | 전전자 교환기에서 이중화된 하이웨이 데이타 수신 장치 및 방법 |
| KR95-9093 | 1995-04-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09149481A true JPH09149481A (ja) | 1997-06-06 |
| JP2978108B2 JP2978108B2 (ja) | 1999-11-15 |
Family
ID=19412422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8096703A Expired - Fee Related JP2978108B2 (ja) | 1995-04-18 | 1996-04-18 | 全電子交換器で二重化されたハイウェイデータ受信装置及び方法 |
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| Country | Link |
|---|---|
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| KR (1) | KR0147147B1 (ja) |
| CN (1) | CN1081864C (ja) |
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|---|---|---|---|---|
| KR100199959B1 (ko) * | 1996-10-14 | 1999-06-15 | 김영환 | 시디엠에이 이동통신 시스템의 패리티 검사장치 및 그 방법 |
| US6973523B1 (en) * | 2000-03-27 | 2005-12-06 | Interdigital Technology Corp. | Code division multiple access modem interface |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940006010B1 (ko) * | 1991-02-05 | 1994-06-30 | 대우통신 주식회사 | 전전자 교환기의 u-LAW, A-LAW 상호 변환장치. |
| JP3088143B2 (ja) * | 1991-08-29 | 2000-09-18 | 日本電気株式会社 | 電子交換機 |
| US5442646A (en) * | 1994-02-01 | 1995-08-15 | The Mitre Corporation | Subcarrier communication system |
-
1995
- 1995-04-18 KR KR1019950009093A patent/KR0147147B1/ko not_active IP Right Cessation
-
1996
- 1996-04-18 JP JP8096703A patent/JP2978108B2/ja not_active Expired - Fee Related
- 1996-04-18 CN CN96104640A patent/CN1081864C/zh not_active Expired - Fee Related
- 1996-04-18 US US08/634,391 patent/US5793841A/en not_active Expired - Fee Related
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| KR960040070A (ko) | 1996-11-25 |
| CN1081864C (zh) | 2002-03-27 |
| KR0147147B1 (ko) | 1998-08-17 |
| CN1138786A (zh) | 1996-12-25 |
| JP2978108B2 (ja) | 1999-11-15 |
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