JPH025665A - アダプタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は物理的に離れた場所にある電子機器間のデータ
・リンクに関係し、特に、単一の物理的デュープレッタ
ス通信リンクによシ接続されたこのような機器間に数本
の時分割多重の論理的な、すなわち仮想のシリアルデー
タ径路を提供するリンクに関する。

〔従来技術およびその問題点〕

物理的に離れた場所にある電子機器間でデータをやりと
りすることは一般的に必要な事項であも一つの用途例で
は、周辺機器を本発明のアダプタを介してホスト・コン
ピュータに取付けなければならない。距離が短い場合に
は、このような通信に対していわゆる入出力（Ｉｌｏ）
チャ次ネルが使用されてきた。Ｉ１０チャ次ネルは高速
特性を持っており、多数の配線導体を使用しているので
単位距離あたりの経費がかさむ。従って、Ｉ１０チャン
ネルは短距離に限られている。Ｉ１０チャをネルは一般
に単純な、完全にインターロックされた。ハンドシェー
ク・プロトコルを利用してリンク上のデータ・フローを
制御している。

これらにおいてはフロー制御が比較的単純なため、リン
クを動作させるのに必要なハンドシェーキングをサポー
トするのに多数の配線導体が必要である。たとえば、Ｈ
ｅｗｌｅ　ｔ　ｔ　−Ｐ　ａｃｋａｒｄ社が製作してい
るＩｎｔｅｒｆａｃｅ　Ｂｕｓでは１６本、　Ｅ、　Ｍ
、　Ｐｅｔｒｙｃｋ　。

Ｊｒ、に与えられた米国特許第４，２７６．６５６号に
記されている通信リンクでは２２本、ＤｉｇｉｔａｌＥ
ｑｕｉｐｍｅｎｔ社が製造しているＭＡ８８ＢＵＳでは
約５０本である。たとえば単純なパリティ・チエツクに
より、原始的なエラー制御が行われている。

導体の数が多いということに関する問題に加えて、Ｉ１
０チャネルを使用する際には他に４つの困難に直面する
。第１に、信号の完全性が多重導体バスで搬送される劣
化した信号によシ損われる。

線路の長さは、外部雑音を誘導するので、この劣化の幾
分かの原因となっている。第２に、内部の、つまり相互
結合のエネルギが隣接する導線で運ばれている信号に雑
音を誘起する。第３に、データの並列伝送により、リン
クの遠端で受取られる信号にタイミング・スキューが発
生する。すなわち、信号は送信されたときは異なる順序
で受信機に到達することがある。従って、信号速度相互
のずれが「最悪の場合」Ｋも問題が起らないようにする
には、受信機でその正しい順序で処理することができる
ように、すべての信号の受信が完了するのを待たなけれ
ばならない。第４に、物理的距離の伝播に要する伝播遅
延のため、最大データ速度を制限する送受端間の相互作
用の遅れがＩ１０チャネルを使用することによシ発生す
る。たとえば、４エツジ・プロトコルでは、物理的距離
のため２．５マイクロ秒の伝播遅れが発生するとすれば
、４エツジ・プロトコルによるチャネルで１語の並列送
信を終了するのに４Ｘ２．５すなわち１０マイクロ秒が
必要である。

Ｉ１０チャネルに関連する幾つかの問題を解決しようと
した努力の結果として、いわゆるチャネル・エクステン
ダが知られている。多数の並列データ径路の代りに、チ
ャネル・エクステンダと関連して単一の時分割多重（Ｔ
ＤＭ）シリアル物理リンクを使用する。Ｐｅｔｒｙｃｋ
の特許はファイバ光学物理リンクを使用するこのような
システムの利用を開示している。この手法は、単一の光
フアイバ媒体は外部の雑音も内部の雑音も拾わないので
、上述の信号完全性の問題を解決している。しかしなが
ら、チャネル・エクステンダの使用により、別の面での
複雑性がもたらされる。すなわち単一物理リンクで送信
されるＴＤＭデータをサンプリングする必要があるとい
うことである。３７２０３Ａまたは３７２０３Ｂと名付
けられているＨｅｗｌｅｔｔ−ＰａｃｋａｒｄのＩｎｔ
ｅｒｆａｃｅ　Ｂｕｓは規則的な時間間隔でサンプリン
グを行う。Ｐｅｔｒｙｃｋが教示しているシステムは伝
送されるデータ・パターンの変化が検出されたときのみ
サンプリングを行う。しがしながら、いずれにせよ、チ
ャネル・エクステンダを使用しても問題は残る。何故な
ら「ホスト」電子機器とそれが使用するチャネル・エク
ステンダとの間で（比較的短かいが）ある距離だけ並列
にデータを物理的に伝送しなければならないからである
。更に、チャネル・エクステンダを導入することは、デ
ータリンクに更に一対の！素を付加することになる。

電子機器間にデータリンクを実現する第２の方法は、い
わゆるデータ通信の技術による方法である。この技術の
特性はＩ１０チャネルの場合よりも使用する電線の数が
少く、従ってより長距離にわたり経済的に相互接続を行
うことができるということである。このようなシステム
では、高度に構造化されたデータ・フォーマット等、比
較的複雑なデータ・フロー制御およびエラー制御が必要
である。典型的にはデータはプロトコルにより管理され
た各種の「レイヤ」すなわちレベルを持つ「フレーム」
で直列に通信される。データ通信システムの代表的なも
のはＸ２５およびＨＤＬＣで規定される広域ネットワー
クである。後者はリンクで送受信される並列データをパ
イプラインするｒｗｉｎｄｏｗｉｎｇＪ　と呼ばれるフ
ロー制御方法を採用している。別の形式のシステムはＩ
　Ｅ　ＥＥ８０２．３規格で規定されているＥｔｈｅｒ
Ｎｅｔのようなローカル・エリア・ネットワーク（ＬＡ
Ｎ　）として知られている。

データ通信技術を使用するネットワークに接続される電
子機器はそれ自身システムにわたシデータを送受信しな
ければならないから、実現される伝送速度は比較的低い
。たとえば、ＣＲＣのような複雑なエラー制御が採用さ
れるが、これはホストによる処理量がかなり多い。たと
えば、ＨＤＬＣは、そのｔまでは、フレームのアドレス
・ヘッダ部分を利用する非常にぎこちないフロー制御し
か行わない。

データの比較的大きなブロックをデータ通信の技術によ
って伝送することができる。各フレームは典型的に数千
ビットのデータのデータ・ブロックを含んでいる。デー
タ通信の方法の更に別の利益は、第１に、純然たるシリ
アル伝送により、データ・スキューが回避されること、
第２に、１本の物理的リンクが必要なだけであるから光
ファイバ・リンクに特に適していること、および高度に
構造化されたデータ・パッケージを使用するので、複雑
なフロー制御やエラーの制御が可能であるということで
ある。

しかしながら、上述した通シ、データ通信の技術は速度
が遅い。なんとなれば、データを処理してフレームへ入
れまた各種の層のプロトコルを処理するのに専用のマイ
クロプロセッサが必要だからである。更に、データが大
きなブロックで伝送されるので、マイクロプロセッサの
外部に、伝送用フレームを構成しあるいは処理している
間−時記憶するための記憶装置が必要である。このよう
な外部記憶装置を使用すればシステムによるデータのス
ループットが低下する。

更に、データ通信機能、すなわち、アルゴリズム、を実
現するのに汎用マイクロプロセッサを使用するので、ソ
フトウェア・グロダラムはマイクロプロセッサで実行さ
れるが、これは甚だしく時間を消費する。データ通信機
能に専用されるハードウェアは実質的にないが、Ｉ１０
チャネル技術では専用ハードウェアが使用され、簡単で
より高速の伝送を専門に行うことができる。

〔発明の概要〕

本発明の一実施例によればＩ１０チャネル・エクステン
ダの速度および相対的な簡略性と、データ通信技術の精
巧なデータ・フロー制御およびエラー制御とを備えたハ
イブリッド・データ通信リンクが提供される。専用のプ
ログラマブル論理アレイ（ＰＬＡ）式のプロセッサがリ
ンク・レイヤ・プロトコルを処理し、ソフトウェアには
より高位のプロトコル・レイヤだけを受持たせる。更に
、各受信側および送信側にはメモリのかわりに１６バイ
トの８個のバッファが使用されるので、速度を向上する
フロースル・アーキテクチャ（ｆｌｏｗ−ｔｈｒｏｕｇ
ｈ　ａｒｃｈｉｔｅｃｔｕｒｅ　）が作られる。ウィン
ドーインクとハンドシェーキングの組合せは本実施例の
ハイブリッド・データ・リンクによりサポートされる。

このハイブリッド・データ・リンクは長さ１６バイトの
比較的短いフレームを利用するので、１バイトのフレー
ムを使用するＩ１０チャネル技術と約１０００バイトの
フレームを使用するデータ通信技術とが融合する。

本実施例のハイブリッド・リンクが利用する構造は入出
力（Ｉｌｏ）バックブレーンとファイバ光学フロンドグ
レーンとの間でデータが容易に流れるようＫする。バッ
クプレーン・アダゲタの部分はリンクの一端にあるホス
ト機器の相互接続点として役立つ。データ、制御および
状態の情報はバックプレーン・アダプタにより送受され
る。バンクプレーン・アダプタはホストと物理的デユー
ブレックス・ファイバ光学リンクとの間に論理チャネル
を設定することができる。また、各種の直接メモリ・ア
クセス（ＤＭＡ）がＩ１０バンクプレーン、本発明のハ
イブリッド・リンク内のプロセッサ・ブロック、および
ハイブリッド・リンクのプロトコル・コントローラ・ブ
ロックの間で動作する。

不実施例のハイブリッド・リンクにより、リンクの他端
にある機器との通信を確立し維持する複雑で時間のかか
る細々とした動作についてはホスト機器が手を下す盛装
をなくする。リンクは唯一つの物理的デー−ブレックス
・リンクから構成されているが、ハイブリッド・リンク
はホストからは個々の物理接続のように見える物理リン
クの論理的複製である時間多重論理チャネルを作る。

プロトコル・コントローラの部分はバックプレーン・ア
ダプタの部分とインタフェースをファイバ光学物理リン
クに結合させる。プロトコル・コントローラはハイブリ
ッド・リンクの専用ハードウェアの部分であって、デー
タをレイヤ２プロトコル・フォーマットとの間で変換す
ることを担当する。

プロトコル・コントローラの制御ポートにより、プロセ
ッサ・ブロックがプロトコル ラ・ブロック内の制御レジスタにアクセスでき、またプ
ロセ，す・ブロックとリンクとの間でデータ転送ができ
るようになる。これらのレジスタはリンクの挙動とその
データ転送を制御し監視すムエラー状態と修復の判断は
制御ポートを通して行われる。

プロトコル・コントローラの装置ホードはバックプレー
ン・アダプタへのアクセスを行う。このポートはハイブ
リッド・リンクにより確立されたリンクによるデータ転
送の大部分を占める高速直接アクセスを行なうポートで
ある。プロトコル・コントローラはリンクに乗せて伝達
すべきデータまたはリンクにより受信したデータを、装
置ポートを経てバックプレーン・アダプタに、あるいは
制御ポートを経てプロセッサに伝えることができるスイ
ッチを備えている。

プロトコル・コントローラ部分はまた送信ポートと受信
ポートを備えている。これらはファイバ光学インタフェ
ース用のデータをそれぞれ発信し、受信する。

ハイブリッド・リンクのファイバ光学インタフェース部
分はファイバ光学リンクを通して送信すべきデータ、お
よび受信すべきデータをそれぞれ並列から直列に、およ
び直列から並列に変換する。

ファイバ光学インタフェースはまたレイヤ１（リンク・
レイヤ）動作に関係するディジタル電気信号とアナログ
光学信号との間の変換を行う光学送信機変換器と光学受
信機変換器を備えている。

本実施例のハイプリント・リンクのプロセッサ・ブロッ
クの部分はもっばらプロトコル・レイヤ３（サーキット
）動作に使用される。その主な役割ハバンクプレーン・
アダプタを経由して受信したチャネル要求を処理し，こ
れより要求を実現すルフロトコル・コントローラ・ブロ
ックへの制御信号を発生することである。プロセッサは
本実施例のハイブリッド・リンクの資源を管理し、リン
クのエラー、状態、および制御の動作を維持する。

プロセッサに組込まれているメモリはチャネル要求，デ
ータ・メツセージ、タスク・リスト、およびハイブリッ
ド・リンク内の回路の状態についての情報を一時的に格
納するためにプロセッサが使用する。

不実施例のハイブリッド・リンクの最後の要素はｉｌ［
器（　ａｒｂｉ　ｔｅｒ　）ブロックである。調停器ブ
ロックはプロセッサ・ブロックをバックプレーン・アダ
プタとプロトコル制御器とを接続するデータ径路に結合
させる。これにより調停器はバックプレーン・アダプタ
とプロトコル・コントローラとの間のデータ径路とプロ
トコル・コントローラとプロセッサとの間のデータ径路
の両者の一部を使用しなければならないデータ・アクセ
スを制御する。調停器はバックプレーン・アダプタかプ
ロセッサ・ブロックかのいずれかを両データ径路のマス
クとする。調停器はプロセッサ・ブロックとプロトコル
・コントローラ制御ポートとの間のデータ転送およびバ
ックプレーン・アダプタとプロセッサ・ブロックに組込
まれているメモリとの間のデータ転送を行うことができ
る。

〔発明の実施例〕

本発明の一実施例のハイブリッド・データ通信用のリン
ク・アダプタ１０は第１図に機能ブロック図の形で示さ
れている。リンク・アダプタ１０は入出力（Ｉｌｏ）バ
ックプレーン・インタフェース１２とフロントプレーン
・インタフェース１４を備えている。バンクプレーン１
２はホスト・データ端末機器（ＤＴＥ）をリンクに結合
させ、フロントプレーン１４はリモートＤＴＥとの全二
重ファイバ光学リンクとなる。リモートＤＴＥは典型的
な用途ではホストから５００ｍも離すことができる。

リンク・アダプタ１０はホストからの６４というように
多数の要求を処理することができる他に、リモートＤ’
ｌｈ；からの要求も処理することができる。リンク・ア
ダプタ１０はリモートＤＴＥに対してマスクとしである
いはスレーブとして動作することができる。

リンク・アダプタ１０からリモートＤＴＥへの信号の送
信は階層化されたプロトコル・レベルにより制御される
。第１図に示すリンク・アダプタの特定の部分は、以後
に記述するように、プロトコルの異なるレイヤな処理す
る。これにより高レベルの性能が確保され、またデータ
の送受信のこの局面のホス１−Ｌ）Ｔｌ；の負担を軽く
する。リンク・アダプタ１０はＩ１０バックプレーン・
インタフェース１２に向けられたプロトコルに応答して
フロントプレーン・インタフェース１４における送信に
適するプロトコルを発生する。リンク・アダプタ１０は
逆にフロントプレーン・プロトコルに応答してバックプ
レーン・インタフェースに適するプロトコルを発生する
。

第１図に示すように、バックプレーン・アダプタ１６は
双方向バス１８を経由してＩ１０バックプレーン・イン
タフェース１２に接続されている。

バックプレーン・アダプタ１６はまた双方向バス２２を
経由してプロトコル・コントローラ２０に接続されてい
る。プロトコル・コントローラ２０は１対の単方向バス
２６および２８によりファイバ光学変換ブロック２４に
接続されている。光学送信機３０と光学受信機３２はフ
ロントプレーン・インタフェース１４を備えており、そ
れぞれ信号線３４と３５によりファイバ光学変換ブロッ
ク２４に接続されている。プロセッサ・ブロック３６は
調停器３８を経由してバックプレーン・アダプタ１６お
よびプロトコル・コントローラ２０に接続されている。

調停器３８は双方向バス４（Ｄ）を経てプロセッサ・ブ
ロック３６に接続されており、調停器３８は双方向バス
４２を経て双方向バス２２に接続されている。

第１図に示すリンク・アダプタｌＯの要素は。

Ｉ１０バックプレーン・インタフェース１２の杷は、好
ましい実施例では、プリント回路カードに入っており、
従って、リンク・アダプタ１０はここではカード１０と
して参照することもある。

第１図の各ブロックの詳細な説明を今後詳細な図と関連
して示すが、これらブロックをここで簡単に概観するこ
とにする。バックプレーン・アダプタ１６はリンク・ア
ダプタ１０のＩ１０バックプレーン・インタフェース１
２へのインタフェースとして働き、このバックプレーン
を介してカードｌＯとの間でデータ、制御および状態の
情報が出入りする機構である。バックプレーンについて
当業者には理解されるとおり、バックプレーン・アダプ
タ１６はバックプレーンのアドレス指定機構を通して選
択可能な多数のアドレス可能レジスタ（チャネル・レジ
スタ　（、’ＨＲＥＧ　４４　’）のように見える。デ
ータのスループットを増すため、データ転送に対してＤ
ＭＡ形式のバースト転送（ｂｕｒｓｔｉｎｇ）機能を設
けて、バンクプレーン・アダプタ１６の内部のチャネル
・レジスタが一旦選択されると、データ要素を連続して
送出したり受取ったりできるようにする。

バックプレーン・アダプタ１６はメモリ・リスト・ベー
スのコントローラのように見え、高速直接メモリ・アク
セス（Ｌ）ＭＡ　）マシンのように見える。メモリ・リ
スト・ベースのコントローラとして、バックプレーン・
アダプタ１６はメモリの各ロケーシツンに格納されてい
るタスクのリストに作用する周辺装置のように、プロセ
ッサ・ブロック３６には見える。バックプレーン・アダ
プタ１６はまたある条件が検出されたときはプロセッサ
・ブロック３６に割込むこともできる。

バックプレーン・アダプタ１６はメモリ・インＭｈ、Ｍ
ＩＮ４６ブロツクを経由してプロセッサ・ブロック３６
へまたその中に設置されているメモリと通信する。状態
、データ、および制御の情報はメモリに格納される。バ
ックプレーン・アダプタ１６はこの情報を調べて、たと
えば、どのサンチャネル上の相互通信をプロセッサ・ブ
ロックに伝え、どれを自動的に処理しなければならない
かを決定する。また実行するように指示されているデー
タ処理のソースとデスティネーションを決定する。

ＤＭＡの動作はバックプレーン・アダプタ１６により利
用され、バンクプレーン・インタフェース１２からプロ
トコル・コントローラ２０へノ径路、バックプレーン・
インタフェース１２からプロセッサ・ブロック３６への
径路、およびプロトコル・コントローラ２０からプロセ
ッサ・ブロック３６への径路の３つの径路のどれかとの
間でデータを転送する。これら径路のソースとデスティ
ネーシヨンはメモリに格納されているリストを調べるこ
とによシ決まる。バックプレーン・アダプタ１６の直接
メモリ・アクセス部ＤＭＡ４８がＤＭＡ動作に使用され
る。バックプレーン・アダプタ１６の中の内部半二重の
Ｆ　Ｉ　Ｆ　０５０は、データをバッファし、これらデ
ータ転送のベースを調節するのに使用される。

リンク・アダプタ（カード）１０のプロトコル・コント
ローラ２０は、データ・フローの方向に応じての、リン
ク・アダプタのレイヤ２のプロトコル・フォーマットか
らのあるいは逆方向のデータ変換を担当する。プロトコ
ル・コントローラ２０は双方向の半二重および全二重イ
ンタフェースから成る。これは４つのポート、すなわち
制御ポート５２．装置ポート５４、受信ポートＲＸ５６
、および送信ポートＴＸ５８を形成している。制御ポー
ト５２と装置ポート５４はプロトコル・コントローラ２
（Ｄ）を双方向バス２２に接続し、受信ポートＲＸ５６
と送信ポートＴＸ５８はプロトコル・コントローラ２（
Ｄ）をそれぞれ単方向バス２８と２６に接続する。スイ
ッチ６０として知られている特殊な機能は制御ポートお
よび装置ポートにより共有されている半二重インタフェ
ースを制御する。外へ向かうデータは制御ポート５２か
装置ポート５４を通って送信ポート５８に伝わり、ここ
でフォーマントされる。受信ポート５６から中へ入って
来るデータはレイヤ２のフォーマットの「皮をむかれ」
制御ポート５２または装置ポート５４に伝えられる。外
から入って来るデータおよび外へ向からデータの径路は
それぞれ入力ＦＩＦＯ６２および出力ＦＩＦＯ６４に入
っている。

プロトコル制御は送信ポート５８および受信ボー１−５
６により送出、受信されるデータの管理で行われる。出
力ＦＩＦＯ６４に入っているデータの場合には、プロト
コル・コントローラ２０により、出力ＦＩ　Ｆ　Ｏ６４
にロードされるデータはリモートＤＴＥが正しく受信し
てしまうまで重ね書きされず、更にリモートＤＴＥが使
用するリンク・アダプタ１０の対応する入力ＦＩＦＯが
重ね書きされないことが保証される。

入来するデータに対しては、プロトコル・コントローラ
２０は、すべてのデータがリモート側にある出力ＦＩＦ
Ｏにロードされた順序で受信されることを保証し、オー
バランを防止する。

制御ポート５２は、プロセッサ・ブロック３６がプロト
コル・コントローラ２０内部の制御レジスタにアクセス
すると共に、リンク・アダプタ１０との間でデータをや
り取りするのに使われる。これらレジスタはリンク・ア
ダプタ１０の挙動とこれに働（データ転送を制御し監視
するのに使用される。エラー状態と修復の尺度はこの径
路を通して管理される。

制御ポートを経由するデータ転送は通常サーキット・レ
イヤ（レイヤ３）プロトコルに従うヘッダ・メソセージ
から構成される。これらヘッダはローカル・リンク・ア
ダプタとリモート装置との間でデータ転送を設定し、実
行するのに使用される。

装置ポート５４はリンク上のＩ１０トラフィックの大部
分を処理する高速直接アクセス・ポートである。このポ
ートはデータ転送の方向により内部の入力Ｆ　Ｉ　Ｆ　
０６２および出力ＦＩＦＯ６４への直接データ経路とな
る。

状態指示器がバックプレーン・アダプタ１６に設けられ
ていて、装置ポートがデータを送受できる状態になって
いるか指示する他に、データの特定のフローが終結状態
に達したことを確認する手段が設けられている。

スイッチ６０は入来および当行のデータ径路が手動であ
るいは自動的に装置ポート側に指示される（バックプレ
ーン・アダプタ）かまたは制御ポート側に指示される（
プロセッサ）ようにできるようにする、プロトコル・コ
ントローラの特別な機能である。各）’　Ｉ　Ｆ　Ｏ（
入力および出力）はそれぞれ、それ自身の独立したスイ
ッチ６０ａと６０ｂを備えている。スイッチを手動で操
作するときは、プロセッサ・ブロック３６はスイッチに
ポートの１つを指させることによりＩ１０データ径路へ
の接続を明示的に確立する。自動モードでは、各スイッ
チはプロセッサにより制御ポート・レジスタにあらかじ
めロードされた情報により制御ポートと装置ポートとの
間でトグルする。スイッチはデータ転送径路に影響を与
えるだけであって、制御ポート・レジスタへのアクセス
を禁止することはない。

送信ポート４８は、プロトコル・コントローラ２０がデ
ータを出力ＦＩＦＯ６４からファイバ光学変換ブロック
２４に送出するのに用いられる。送信ポート４８はまた
、状態情報をリモート・ノードに供給してリンク・アダ
プタ１０の管理ができるようにする（レイヤ２プロトコ
ル）。データおよび状態の情報は制御フレームおよび情
報フレームとして知られているユニットに入れられてい
る。

制御フレームは入力ＦＩＦＯ６２の現行状態の他。

リンク・アダプタ１００制御命令をも含んでいる。

制御フレームの完全性はＣＲＣコードにより保護されて
いる。情報フレームは出力）’ＩＦＯ６４から得られた
フォーマットされたバッファから構成されている。フォ
ーマノティングでは、データのバノファニ送出すべき特
定のバッファを識別する情報ヘッダを付け、それからバ
ッファにＣＲＣを付加してデータ・バッファの内容を保
護しなければならない。

２つの主な因子がプロトコル・コントローラ２０が送信
ポート５８から情報フレームを送出するかどうかに影響
する。２つの因子とは、別のバッファを受入れるリモー
ト装置の能力と、送出すべきバッファの有無である。プ
ロトコル・コントローラは受信ポート５６を通して受信
したデータからリモートＤ’ｌの入力ＦＩＦＯの状態を
確認することができる。制御フレームはプロトコル・コ
ントローラが情報フレームを送出することができない場
合に使用される。

リモートの入力ＦＩＦＯの状態を調べることにより、未
解決のフレームのアクノレツジおよび送信の再試行を行
うこともできる。

受信ポート５６はデータをファイバ光学変換ブロック２
４から並列で受取り、これを処理し、その完全性を確認
し、これから不可欠なリンク・アダプタ・プロトコル・
レイヤ２の情報を抜き出す。

情報フレームから抜き出された有効データは入力ＦＩＦ
Ｏ６２にロードされる。リモート装置の状態情報は情報
フレームおよび制御フレームから抜き出され、先に述べ
たとおり送信ポートの挙動を指導する。受信ポート５６
はまたファイバ光学変換ブロック２４の受信機部分の状
態を監視し、この情報を制御ポート５２を経由してプロ
セッサ・ブロック３６に供給する。

ファイバ光学変換ブロック２４は並列と直列のデータ・
フローの間の変換を行う。このブロックは元送信機３０
と光受信機３２をそれぞれグロトコル・コントローラの
受信ポート５６と送信ポート５８のポートに連結する直
並列変換器６６と並直列変換器６８を備えている。

光学受信機３２は入力ファイバに乗っている光束を入来
光束の強さに比例するアナログ波形に変換する。

光学受信機３２からのアナログ信号は情報を抜き出す前
に調節される。後置増幅器および量子化器（Ｐｏｓｔ　
ａｍｐｌｉｆｉｅｒ　ａｎｄ　ｑｕａｎｔｉｚｅｒ）Ｐ
ＡＱ７０は低レベル・アナログ信号を増幅し、これをプ
ール論理レベルに量子化する。量子化された信号は直並
列変換器６６に導かれる。

直並列変換器６６は入来する直列波形に口、りして復号
し１元の物理レイヤ１の同期、制御、およびデータの情
報を抜き出し、これを並列フォーマントに再構成し、そ
の結果をバス２８を経てプロトコル・コントローラ２０
に送ル。

不法なライン・コードは、そのパターンをプロトコル・
コントローラ２０に転送するときフラグが上げられる。

ファイバが活動しているか否か、および直列データ・フ
ローにロックすることができるか否かはプロトコル・コ
ントローラ２０が監視している。

並直列変換器６８はプロトコル・コントローラ２０から
並列データを受信し、これをコード化しデータを直列化
して光ファイバで伝送する準備をする。コード化動作は
リンク・アダプタが冗長性の目安となるゼロ直流電圧（
すなわち、平衡レベル）以外を寛大に扱うことができな
いという事実に適合させるために必要である。ドライバ
Ｄ７２は並直列変換器６８から直列出力を受信し、これ
を光学送信機３００Å力要件と使用ファイバの電力要件
に適合するように調節する。光学送信機３０はドライバ
７２が発生した信号を受信し、これを光束エネルギに変
換する。このエネルギは出力側の光ファイバを駆動する
ことができる。

プロセッサ・ブロック３６はＩ１０バックプレーン・イ
ンタフェース１２経由でホスト・プロセッサの要求を受
信し、リンク・アダプタ・プロトコル・サーキット・レ
イヤのフォーマットを発生する。これはリンク・アダプ
タ・プロトコル・レイヤ３専用のプロセッサである。こ
れらの要求はバックプレーン・アダプタ１６と関連して
処理される。プロセッサ・ブロック３６が起動してプロ
トコル・コントローラ２ｏによるデータの転送をともな
うリモート・リンク・アダプタへの要求を処ａする。プ
ロセッサ・ブロック３６は、要求された転送を始めるこ
とができることを確認すると、バックプレーン・アダプ
タ１６とプロトコル・コントローラへの信号を発生し、
また自分自身の処理を独立に継続する。プロセッサ・ブ
ロック３６はｔ　ｒｓプロトコル・コントローラ２ｏに
現われるリモート・リンク・アダプタからの要求に応答
してリンクのエラー、状態、および制御動作を維持する
。

プロセッサ・ブロック３６はチャネルの読み書きの要求
をリモート・リンクとの通信に必要な一連のステップに
変換する。ここでは、基本的に、リンクの資源の一つを
獲得して、データを転送するためＫこの資源を通して必
安なコマンドな送出することが行なわれる。チャネルが
リンク・アダプタ・カード１（Ｄ）を、ログチャネル（
Ｌｏｇｃｈａｎｎｅｌ　）を使用する複数の入出力装置
と見る場合には、リンク・アダプタ１０はフロントプレ
ーン資源を多重化する際に仮想サーキット（ｖｉｒｔｕ
ａ星ｃｉｒｃｕｉｔ　）の概念を使用する。リンク・ア
ダプタにより転送されるデータにはすべてレイヤ３ヘツ
ダとして知られているこの仮想サーキット識別子を前に
付けなければならない。この）ノダの中の情報は仮想サ
ーキット資源を何に使うつもりであるかをも示している
。

プロセッサ・ブロック３６のマイクロプロセッサＪＪＰ
７４はプロトコル・コントローラ２００制御ポート５２
にアクセスでき、またメモリ７６を介してバックプレー
ン・アダプタ１６に、およびリンク・アダプタ１０の現
行状態と動作モードを制御し指示する構成レジスタおよ
び状態レジスタにアクセスできる。後述するファームウ
ェアはマイクロプロセッサ７６により実行される。チャ
ネル要求の周辺装置コマンドへの翻訳はマイクロプロセ
ッサ７４により行われ、リモート・リンク・アダプタか
ら発生する要求はマイクロプロセッサ７４により処理さ
れる。マイクロプロセッサ７４の役割としては、オンカ
ード診断を行い、リンク・アダプタ１０の挙動特性を監
視することもある。

メモリ７６はプロセッサ・ブロック３６とバックプレー
ン・アダプタ１６との間の通信媒体である。ある種の形
式のチャネル安来とチャネル・データ・メツセージがバ
ックプレーン・アダプタを介してプロセッサ・ブロック
３６に渡されメモリ７６に入る。プロセッサ・ブロック
３６はそれに応答してバックプレーン・アダプタが処理
するタスクのリストを作る。このリストにより、プロセ
ッサはチャネルからバックプレーン・アダプタ１６のＤ
ＭＡインタフェースへのデータ・フローを制御すること
ができる。

メモリ７６は解消されていない仮想サーキットの状態を
維持するのにも使用される。リンク・アしている仮想回
路の状態がメモリ７６の中で更新される。

リンク・アダプタ１０は全体状態ＬＥＤブロックおよび
全体制御ＬＥＤブロックを使用して、カード構成、ハー
ドウェア改版コードに関する情報を得、ＬＥＤ８２によ
シリング・アダプタの状態を表示し、動作モードについ
ての制御を行う。通常動作中、ＬＥＤはリンク・アダプ
タの活動（ａｔ。

信号品質（ｓ）、遠隔部状態（ｒ）、および適正な構成
（ｃ）をわかりやすく指示する。ＬＥＤは２色のどちら
かの色になるが、緑は正常活動を示し、赤はエラー状態
を示す。

調停器３８はプロセッサ・ブロック３６の双方向バス４
（Ｄ）をバンクプレーン・アダプタとプロトコル・コン
トローラとの間のリンク・アダプタ・データ通信径路か
ら分離する。調停器３８は両バスにまたがらなければな
らないデータ・アクセスを制御し、バックプレーン・ア
ダプタ１６かプロセッサ・ブロック３６が両バスの実効
的なマスクになれるようにする。

マイクロプロセッサ７４と制御ポート５２との間の入出
力動作はすべて調停器３８を通して始動しなければなら
ない。これらの動作中、バックプレーン・アダプタ１６
はプロトコル・コントローラ２０またはプロセッサ・ブ
ロック中のメモリ７４にアクセスしないようにされる。

バックプレーン・アダプタ１６からのメモリ７６へのア
クセスは調停器３８を通して開始される。

この動作中、マイクロプロセッサ７４は内部的にキュー
イングされている命令（もし存在すれば）を実行するこ
とができるだけである。

第２図を参照して、本実施例のハイブリッド・データ通
信リンク・アダプタ１０が採用しているデータ完全性の
規準について説明することにする。

双方向バス１８および２２に乗っているデータはパリテ
ィ保護されている。バス１８で並列に伝送される各バイ
トに対して１ビツトのパリティが割当てられる。

プロトコル・コントローラ２０とファイバ光学変換ブロ
ック２４との間のデータ通信は幾つかの方法で保護され
ている。出て行く方向では、ＣＲＣカフロトコル・コン
トローラ２０によｐ／＜ス２６で搬送される各フレーム
に付加される。入って来る方向では、バス２８から受信
されたＣＲＣの妥当性がプロトコル・コントローラ２０
で確認され、またファイバ光学変換ブロック２４が発生
する制御コードの特定のシーケンスをプロトコル・コン
トローラ２０で検出しなければならない。プロトコル・
コントローラ２０はまたファイバ光学変換器２４から出
ているステータス・ライン（図示せず）を監視し、故障
状態指示により生じたフレームを排除する。

ファイバ光学変換ブロック２４の送信側は光学リンク・
アダプタ上のレベルを信号線３４上の出力信号ストリー
ムについて平衡状態を維持するコード化方式を使用して
いる。ファイバ光学変換ブロック２４の光学受信機部は
入来ビット・ストリーム中の不法コードを検出し、信号
線３６上のストリームに対してロックすることができな
いことを報告する。

プロセッサ・ブロック３６はメモリ７６のＲＯＭ部分お
よび二重リンク付きリスト（ｄｏｕｂｌｙ−１ｉｎｋｅ
ｄｌｉｓｔ　）に格納されているデータを、そのデータ
にアクセスするときＣＲＣ法を用いて確認する。このよ
うＫして、リンク・アダプタ１０は下記のエラー制御階
層構造を採用している。

１１）　　ファイバ光学変換ブロック２４による物理的
コード化。これには不法コード、未使用コード、および
リンク状態コードの検出が含まれも（Ａ）物理層でのバ
イト同期。これにはフレームの終ｐ（ＥＯＦ）、（ＶＬ
Ｆ）、および１６バイトのデータが含まれる。

（３）ＣＲＣ （４）　　７’ロトコル・コントローラ２０のプロトコ
ル拳エラー機構 （５）バス上のパリティ・チエツク （５１ＲＯＭチエツクサムとデータ構造の冗長性。

今度は第３図を参照して、バックプレーン・アダプタ１
６の機能ブロック図を使用してその動作をリンク・アダ
プタ１０の他のブロックと関連して説明することにする
。

Ｉ１０バックフレーン・インタフェース１２に接続され
ているバス１８に乗っているデータは一般にクロックさ
れていない、すなわち非同期である。このデータはバッ
クプレーン・アダプタ１６のバス・ドライバ／レシーバ
ｌＯＯに出入シする。

パリティ・ジェネレータ／チエッカ１０２はバス・ドラ
イバ／レシーバ１００、チャネル・レジスタ１０４（第
１図の４４）、および同期化データ・バッファ１０６を
相互接続している。第３図の破線の左側の部分のデータ
は非同期領域にある。データは同期化データ・バッファ
１０６を出て破線の右側の同期領域に入ｐ、スタティッ
クからダイナミックへのバス変換器１０８に導かれる。

同期化器制御ブロック１１０は、同期化データ・バッフ
ァ１０６と関連して使用され、バス１８から受信された
データの同期化での遅れを補償する。

同期化データ・バッファ１０６は非同期領域と同期領域
との間のインタフェースとして働く。同期化データ・バ
ッファ１０６はデータを書込み側（非同期）から受入れ
、読出し側（同期）Ｋ送出する。

同期化データ・バッファ１０６と同期化器制御ブロック
１１０の構造および動作は１９８７年１月３０日に米国
で出願された＠Ａ　　ＳＹＮＣＨＲＯＮＩＺＩＮＧＳＹ
ＳＴＥＭ’″と題する、米国特許出願第０１１，３５２
号の主題でありここで引用しておく。この出願は１９８
５年９月２７日に出願された米国特許出願第７８１．８
６８号の一部継続出願である。

−旦同期領域に入れば、データはそこからＦＩＦ　Ｏ１
１２（第１図にブロック５０として示しである）を通っ
てパリティ・ジェネレータ／チエッカ１１４に流れる。

装置アダプタ・ドライバおよびレシーバ１１６は次にパ
リティ・ジェネレータ／チエッカ１１４をバス２２に接
続する。ＦＩＦＯ制御フロック１１３　ハＦ　Ｉ　Ｆ　
０１１２にデータのパイプライン式送信を行わせる信号
を発生する。

バックプレーン・アダプタ１６を通るデータ・フローの
他に、制御情報もここを通して伝えられる。この制御情
報径路には同期化データ・バッファ１０６の代りにチャ
ネル・レジスタ１０４が、ＰＩＦＯ１１２０代りに動的
データ径路ブロック１１８が含まれている。バックプレ
ーン制御倫理１２０と自動直接メモリ・アドレス（ＤＭ
Ａ）処理ブロック１２２（第１図の４６と４８）はそれ
ぞれチャネル・レジスタ１０４と動的データ径路１１８
を通過する制御情報にアクセスすることができる。

バックプレーン・アダプタ１６はプロセッサ・ブロック
３６０メモリ７６と関連して動作する自動ＤＭＡＩＪス
ト処理（ＡＬＰ）機能を行う。以下に第５図と関連して
説明するように、プロセッサ・ブロック３６はバックプ
レーン・アダプタが直接アクセスできるメモリを備えて
いる。このメモリは特定のチャネルとデバイス・ドライ
バの状態の「スナップショット」を構成するリンク付き
リスト（ＡＬＩリスト）を備えている。ＡＬＩリストと
自動Ｌ）ＭＡ処理ブロック１２２があるおかげで、プロ
セッサ・ブロック３６はバックプレーン・アダプタ１６
とともに同時に動作を行うことができる。このようなオ
プションとしては、上述のチャネル動作も含まれる。

プロセッサ・ブロック３６へのＤＭＡ径路に加えて、バ
ックプレーン・アダプタ１６はプロトコル・コントロー
ラ２０との間でやり取りする。ＦＩＦＯ１１２、同期化
データ・バッファ１０６、および同期化制御ブロック１
１０は毎秒最大８Ｍデータ語をバックプレーン・アダプ
タ１６とプロトコル・コントローラ２０との間で連続的
に伝送する。

ＰＩＦＯ１１２に格納されている２４語の中の６語をこ
のデータ通信の同期化に使用する。

”Ａ　　５ＹＮＣＨＲＯＮＩＺＩＮＧ　　ＳＹＳＴＥＭ
”と題する。

関連出願書をこの同期化機能の説明のためここに引用し
ておく。

今度は第４図を参照して、バックプレーン・アダプタ１
６の構造を説明することにする。バンクプレーン・アダ
プタ１６はプロセッサ・ブロック３６、プロトコル・コ
ントローラ２０．およヒエ１０バツクプレーン・インタ
フェース１２０間の通信径路コントローラとして動作す
る。

バックプレーン・アダプタ１６の非同期領域部はＩ１０
バックプレーン書インタフェース１２の非同期データに
対するチャネル・インタフェースを含んでいる。チャネ
ル・インタフェース・バス１８は１６ビツトのデータ・
バスＤＢ（０：１５）−２つのパリティ・ビットＣＤＰ
（０：１）−および４本の補助ライン（チャネル・エン
ド（（ＪＮＤ）−チャネル・バイト（ＣＢＹＴ　”）−
、データ・エンド（１）ｌ；ＮＤ）−１およびデータ・
バイト（ＤＢＹＴ）−）を備えている。（信号ラベルの
次に付いている＋および−は、その信号がそれぞれ論理
高レベルまたは低レベルになっているときにアサートさ
れていることを示す。）バス１８のこの部分はバンクブ
レーン・インタフェース１２との通常Ｉ１０通信の他に
ポーリング・サイクル動作にも使用される。

補助フィールドはＦ　Ｉ　Ｆ　０１１２　　のデータ・
レジスタを用いる読み書き動作と関連して使用される。

２つの終結デリミタＤＥＮＤ−とＣＥＮＤ−はデータ・
レジスタに対して読み書きするのに必要な順序に応答し
てデータ転送の終了を示す。ＤＷＮＤ−は読取り動作中
にバックプレーン・アダプタ１６によってのみアサート
される。ＣＥＮＤ−は書込み動作中または読取り動作中
にチャネルによりアサートされることができる。ここで
読取り時のアサートでは、装置ではなくチャネルがデー
タ転送を終結することを示す。

データ・レジスタによる転送はバックしてもしなくても
よい。バック転送中、バイト・フラグ信号ＤＢＹＴ−と
ＣＢＹＴ−を使用して、データ・バス上でバイト転送さ
れているのかそれともワード転送なのかを示す。ＤＢＹ
Ｔ−はＤ　ＥＮ　ｌ）−と同時にアサートされるが、上
位バイトＤＢ［：Ｏニア］−だけが有効である。ＣＢＹ
Ｔ−はＣＨＮＤ−と同時に受信されなければならないが
、上位ノ（イトＤＢＣＯニア）−だけが受入れられる。

ノ（ツクしない転送では、データ・レジスタの動作はす
べてデータ・バスの下位バイ１−ＤＨ（８：１５）−を
使用スる。バス１８はアドレス部および制御部も備えて
いる。

バックプレーン・アダプタ１６はプログラム可能なパリ
ティ・チエツク・モードを備えている。

このモードでは、パリティ・ジェネレータ／チエッカ１
０２が制御バス、アドレス・バス、またはデータ・バス
上のパリティ・エラーをチエツクし。

これに応答する。パリティ・チエツク・モードはチャネ
ル動作によりイネーブルとなる。バス１８の制御バスお
よびアドレス・バスはＡＰ−ビットによりパリティ保護
されている。ＡＰ−ビットと制御入力およびアドレス入
力のパリティが奇数にならない場合には、バックプレー
ン・アダプタ１６はチャネル制御パリティ・エラー状態
に入る。この場合は、チャネル動作に応じてマイアドレ
ス信号（ＭＹＡＤ）−をアサートすることはない。パリ
ティ・ジェネレータ／チエッカ１０２はデータ・バス１
８のすべての読取シ動作（ポール・サイクルを除＜）Ｋ
常に奇数パリティを発生し、ＣＤＰ（０：１）−を適切
なレベルにする。ＣＤＰＩＩ：０：）−は上位パイ）Ｄ
Ｂ［：０ニア］−と共に使用され、ＣＤＰ（１］は下位
バイトＤＢ（８：１５）−に関連する。パリティ・チエ
ツク・モードがイネーブルされていれば、パリティ・ジ
ェネレータ／チェッカ１０２は書込み制御レジスタを除
くすべてのレジスタへのチャネル書込み動作中データが
奇数パリティかをチエツクする。パリティ・エラーが検
出されるとバックプレーン・アダプタ１６がプロセッサ
・ブロック３６に割込みをかけ、チャネル動作が書込み
データ形式の場合にはその制御ブロック状態にチャネル
・データ・パリティ・エラーを示し、チャネル動作が書
込みコマンドまたは書込みオーダーの場合にはその制御
ブロック状態にチャネル制御パリティ・エラーを示す。

チャネル・レジスタ１０４とバックプレーン制御論理１
２０はＣＩＯペースのインプリメンテーションのための
レベル２のレジスタ・セットおよびチャネルおよび装置
／メモリ・インタフェースの両者からレジスタ・セント
を更新し監視するのに必要な制御論理から構成されてい
る。これらのブロックは第１図に関連して上に述べた各
糧制御チャネル動作を実施する。

同期化器制御ブロック１１０とバックプレーン制御論理
１２０は共に動作して、データ読取りおよびデータ書込
みのチャネル動作中バースト要求信号（ＢＲ）−がアサ
ートされる時点を判断する。

ＢＲ−は、データ径路が現在の方向の他の転送を直ちに
完了することができれば、Ｉ１０ストローブ信号（ＩＯ
８Ｂ）の立上り縁でアサートされムデータ転送中であっ
てＤＥＮＤ−かＣＥＮＤ−がアサートされる前にＢＲ傷
信号アサートが取消されると、これはチャネルが転送を
進める前に後続のサービス要求を待たなければならない
ことを示している。

装置／メモリ・インタフェースはバックプレーン・アダ
プタ１６の同期データ部から成り、Ｉ１０チャネル（チ
ャネル・インタフェースを介して）とプロトコル・コン
トローラ２０とプロセッサ・ブロック３６との間のデー
タのフローを制御すム装置／メモリ・インタフェースは
機能ブロックＦＩＦＯ１１２とスタック１２４を備えて
おり、これらはメモリとして使用される。このブロック
内のデータの流れについては、２つの概念的バス、すな
わちデポジット・バスおよびフェッチ・バスに関して説
明することにする。

クロック領域変換回路つまりバス変換器１０８はデータ
が同期および非同期のクロック領域間を正しく確実に通
過するのに必要である。

Ｂ”　Ｉ　）’　０１１２はすべてのデータ読取り、デ
ータ書込み動作中にデータをバッファするのに使用され
る。ＦＩＦＯ１１２は１８転送分の深さがあり、データ
・バス１８の状態とその関連パリティ・ビットの他に、
補助バイトと終結デリミタも格納する。ＦＩＦＯ１１２
はデータをデポジット・バスから受取り、フェッチ・バ
スを駆動する。

ＦＩＦＵ１１２の制御は一方向だけにアクティブな転送
をサポートするように行われる。すなわち。

ＰＩＦ’０１１２はデータ転送に論理的な中断点が発生
するまではデータ読取りとデータ書込みの動作を交換で
きない。

スタック１２４はプロセッサ・インタフェース１２６お
よびメモリ・インタフェース１２８とともに、主として
バックプレーン・アダプタの自動リスト処理機構により
データ構造の内部格納に使用される他、データ読取りお
よびデータ書込みのチャネル動作を行っていない間にチ
ャネル・インタフェースとの通信にも使用される。スタ
ック１２４はデータをデポジット・バスから受取り、フ
ェッチ・バスを駆動する。

パリティ・ジェネレータ／チエッカ１１４はデポジット
・バスのパリティにより保護されるべきすべてのデータ
が有効であるかどうかを確認するのに使用される他に、
データ・ソースがパリティを発生しない場合にＦＩＦＯ
にストアするパリティを発生するために使用され、メモ
リ・インタフェース１２８から来るデータに適用される
。

装置ポート（第３図の１１６）はプロトコル・コントロ
ーラへのインタフェースをとっている。装置ポートは１
６ビノト・データ・バス、２つのパリティ・ビット、２
つの補助ビット、および５本の制御ラインから構成され
るバス２２の一部を含んでいる。装置ポート・データ・
バスは１６ビノト幅であり、上位バイトおよび下位バイ
トと見なすことができる。これら各バイトはパリティ・
ビソトにより保護されている。パリティ・ジェネレータ
／チエッカ１１４は最初奇数パリティを発生しチエツク
するようにプログラムされる。データ・バスはメモリ・
インタフェースとしても使用される。補助ビットＥＯ８
＋とＢＹＴＥ＋はそれぞれデータ終結と奇数データ・カ
ウントとを示すのに使用される。これらビットはデータ
と同時にアサートされる。ＥＯ８＋Ｏ８上とＢｙ’ｒＥ
十ビットはチャネルの（ＤＥＮＤ−ＣＥＮＤ−）および
ゆであり、奇数バイトはデータ転送の上位バイトＬＤ［
Ｏニア］十に置かれる。

バンクプレーン・アダプタ１６はデータをプロトコル・
コントローラ２０に転送するのに５本の制御ラインＤ　
ＲＦ　Ｄ　＋、ＩＪＤＡＶ＋、ＬＩＮＫ−ＥＮ＋、Ｄ　
Ｉ　Ｎ＋、およびＢＲＥＱ±／ＤＴＡＣＫ−を使用する
。最初の２つの信号ＤＲＦＤ＋とＤＤＡＶ＋はそれぞれ
「装置がデータの受入れ準備完了」、および「装置デー
タ利用可能」を表わす。バックプレーン・アダプタ１６
はこれら信号をサンプリングしてプロトコル・コントロ
ーラ２０が読取りまたは書込みのトランザクションを行
う準備が完了しているか否かを確認する。ＬＩＮＫ−Ｅ
Ｎ＋はＰＡＳ８ＰＯＲＴがデータ転送を行いたいという
ことを示すためにアサートされるリンク・アダプタ・イ
ネーブル信号である。転送の方向はＤＩＮ＋信号により
規定される。ＤＩＮ＋がアサートされると読取り動作を
示す。逆にデアサートされると、書込み動作を示す。こ
れらの信号については、＠Ａ　　８ＹＮＣＨＲＯＮＩＺ
ＩＮＧ　　８Ｙ８ＴＥＭ’と題する、関連出願を引用し
ておく。

バックプレーン・アダプタが（プロセッサにより）装置
ポート転送を行うようにプログラムされていれば、適切
な「準備完了」信号が現われると、バックプレーン・ア
ダプタはそのＬＩＮＫ　　ｌｕＮ＋ラインとＤＩＮ＋ラ
インを駆動してプロトコル・コントローラにアクティブ
な転送を行うべきことを指示する。後続するクロック・
エツジが生起した時ニプロトコル・コントローラの準備
完了信号がなおも存在すれば、転送が起る。

残りの制御ラインＢＲＥＱ＋／ＤＴＡＣＫ−はプロトコ
ル・コントローラ・インタフェースでは直接使用されな
いが、装置ポート転送中バックプレ要求制御としてＢＲ
ＥＱ＋／１）ＴＡＣＫ−を使用する。バックプレーン・
アダプタ１６はＢＲＥＱ＋がアサートされたことを検出
すると、次のクロック・サイクルでＬＤ［］＋バスを解
放する（すなわち、ＬＩＮＫ　　ｈｉＮをアサートしな
いでおく）ことを保証し、ＢＲ）；Ｑ＋のアサートの解
除に続くクロック・サイクルまでバスの制御権を得る。

プロセッサ・インタフェース１２６はバンクプレーン・
アダプタ１６が新しい情報がないかどうかメモリ７６を
調べるべきときを決定し、またプロセッサ・ブロック３
６に状態情報が利用可能であることを知らせるために使
用される。このインタフェースはＣＩＯバックプレーン
・インタフェース１２から得られるパワー状態指示を供
給するのにも使用される。

プロセッサ・インタフェースは３つの信号すなわちＣＮ
ＴＬ＋、ＩＮＴＡ＋、ＰＡ８ＳＰＯＲＴ　　ＩＮＴ＋を
取扱う。

バックプレーン・アダプタ１６がＣＮＴＬ＋がアサート
されていることを検出すると、処理のためメモリ７６の
ブロックを取り上げ、これがリセット条件以来最初のＣ
ＮＴＬ＋のアサートであるか否かに依存してこのブロッ
クを処理する。いずれの場合でも、ＣＮＴＬ＋がアサー
トされる限り、バックプレーン・アダプタはブロックを
処理しようとする。

バンクプレーン・アダプタがタスクを完了するか、ある
いはＣＮ’Ｉ’Ｌ＋がアサートされると、このアダプタ
はメモリ７６に状態情報を置き１割込み信号Ｉ　Ｎ　Ｔ
　Ｒ−をアサートする。すると、ＩＮＴ　Ｒ−はインバ
ータによりバッファされて、プロセッサ・ブロック３６
に与えられる正の真信号ＰＡ８８ＰＯＲＴ　　ＩＮＴ＋
を形成する。

バックプレーン・アダプタ１６がＩＮＴＡ十のアサート
を見出して割込みが承認されたことを確認するまでは、
ＰＡＳＳＰＯＲＴ　　ＩＮＴ＋はアサートされたままに
なっている。バックプレーン・アダプタ１６は次にＩＮ
ＴＡ＋のアサートが落ちて割込みハンドシェークを完了
すると予期する。

２つの一次電力状態信号（ｐｒｉｍａｒｙ　ｐｏｗｅｒ
ｓｔａｔｕｓ　ｓｉｇｎａｌ　）　ＰＯＮ−）−、Ｐ　
ＦＷ十がバックプレーン・アダプタ１６により駆動され
てプロセッサ・ブロック３６に与えられる。ＰＯＮ＋は
ＣＩＯバックプレーンからの電力表示信号と同じもので
あって単にプロセッサ・ブロック領域に渡されるに過ぎ
ない。ＰＦＷ＋はやはりバックプレーンから取られるＰ
ＦＷ−をバッファし且つ反転したものである。

二次電力状態も５ＥＣＯＮＤＡＲＹ−ＰＯＷｈ、Ｒ−Ｌ
Ｏ８Ｓ＋信号の形でプロセッサ・ブロックに与えられる
。この信号がアサートされれば直前の一次電力障害から
の回復の間に二次電力が落ちたことを示す。

プロセッサ・インタフェース１２６の活動はすべてプロ
セッサ・ブロック３６が与える５ＣＬＫ＋に関連してい
る。

バンクプレーン・アダプタ１６はそこでタスク・リスト
が受信され処理される共有メモリを用いてプロセッサ・
ブロック３６と通信し、状態ブロックはタスクが完了し
たときにそこに置かれる。

チャネル・レジスタ・セットへのアクセスのレベルの変
更もここで行われる。メモリ・インタフェース１２８は
、１３ビツト分だけを使っている１６ビツト・アドレス
バス、装置データ・バス２２のデータ部分およびメモリ
制御バスを用いる。

バックプレーン・アダプタのアドレス・バスは１６ビツ
ト・バスＳＡ（１５：　Ｏ〕であり、その中の１３ビツ
トＳＡ［１３：ｌ〕だけを使用する。

これら１３ビツトはバンクプレーン・アダプタとプロセ
ッサ・ブロックが共有するＲＡＭの中のデータの任意を
８に語にアドレスし、ＲＡＭアドレスＯ〜３ＦＩＨを表
わす。カードが拡張ＲＡＭを使うように構成されている
場合には、アドレス・ビット５Ａ（１５：１１＋も使用
し、アドレス範囲を０〜０ＦＦＦＥＨまで、すなわち３
２に語まで拡大する。

メモリ・インタフェース１２８はメモリ制御に使用され
る４本の出力ラインと２本の入力ラインを備えている。

これらのライン上の信号は次の通りである。

ＭＲＱ＋バックブレーン・アダプタによりアサートされ
、このアダプタがメモリ７６にアクセスしたいことを示
す。

ＤＩＮ十　転送の方向を示し、メモリ７６の読出しのと
きはアサートする。

ＲＤ＋　メモリ読出しストローブであり、バックプレー
ン・アダプタがデータをそのデータ・バスに送シ込む準
備が完了したときアサートされる。

ＷＲ−メモリ書込みストローブであり、バンクプレーン
・アダプタが有効なデータをデータ・バスに送り込むと
きアサートされる。

ＭＡＣＫ＋　メモリ・アクルノジ・ラインであって、バ
ンクプレーン・アダプタに対し、そのメモリ要求をプロ
セッサ・ブロック３６が承認したことを示す。

ＢＲＥＱ十／ＤＴＡＣＫ−データ転送アクルツリ。

ラインであって、メモリ転送中では、現在のメモリ動作
を完了することができることを示す。

バックプレーン・アダプタ１６がメモリ７６にアクセス
するときは、まずそのＭ　ＲＱ＋ラインをＤＩＮ＋ライ
ンと共にアサートし、行おうとするメモリのアクセスの
形式、つまり読出しか書込みかを指示する。メモリがア
クセス可能であれば、ＭＡＣＫ＋信号がアサートされる
。この時点でバックプレーン・アダプタはプロセッサ・
ブロック３６内のすべてのＲＡＭについての制御権を保
持している。ＭＡ（、’に＋があればバックプレーン・
尺 アダプタはＳＡ［］＋アドレメ・バスを積極的に駆動す
る。次にバックプレーン・アダプタはＲＤ−またはＷＲ
−を駆動してメモリ・アクセスを始め、データが今セッ
トアツプされたことを示すデータ転送アクルツリ信号Ｄ
ＴＡＣＫ−を待つ。次にバックプレーン・アダプタはＭ
ＲＱ＋とＲＤ−またはＷ　Ｒ−のアサートを解除して転
送を完了する。

ＲＤ−、ＷＲ−の他にＳＡ〔〕＋バスも通常は高インピ
ーダンスの状態にある。これらはメモリ要求の間ＭＡＣ
Ｋ＋がアサートされるまで高インピーダンスのままにな
っている。これら制御信号は次にメモリ転送が完了すれ
ば高インピーダンス状態に戻る。

ＬＬ）（〕＋　バスはメモリ要求サイクルが始まった場
合だけ高インピーダンスになり、またメモリ書込みサイ
クルがアクティブである場合に限りＭＡＣＫ＋がアサー
トされたとき駆動される。

メモリ転送に関するこれ以上の詳細は、第６図に関して
行なう調停器の記述において示す。

メモリ・インタフェース１２８の活動はすべてプロセッ
サ・ブロックにより発生される５ＣＬＫ十に関係してい
る。

各種の形式のデータ転送中の各糧領域におけるバックプ
レーン・アダプタ１６の内部挙動の例をいくつか以下に
提示する。

コル・コントローラへ チャネル・インタフェース・ブロック（バス・ドライバ
／レシーバ）１００で、ホストのデータ書込み動作から
のデータはバス・ドライバ／レシーバ１００中のバス・
レシーバからパリティ・ジェネレータ／チエッカ１０２
中のチエッカを通って、同期化データ・バッファ１０６
に進む。次に装置インタフェースはこれをバス変換器１
０８により処理し、デポジット・バスに載せる。パリテ
ィ・ジェネレータ／チエッカ１１４でパリティが再度チ
エツクされ、そのデータがＦＩＦＯ１１２にロードされ
る。

この同じデータが結局Ｆ　Ｉ　Ｆ　Ｏの出力に現われ、
装置ポート制御信号がその適正な状態にあると仮定すれ
ば、データはプロトコル−コントローラが受入れるため
フェッチ・バスに与えられる。

プロトコル・コントローラは、データが獲得できること
を装置ポート１１６において示す。装置ポートはこのデ
ータをハンドシェークし、これをデポジット・バスに載
せる。パリティがチエツクされ、データがＦＩＦＯにロ
ードされる。このデータは結局ＦＩＦＯのフェッチ・バ
スに現われ、ここでバス変換器１０８に拾い上げられチ
ャネル・インタフェース１００に転送される。データ径
路同期化器（同期化データバッファ）１０６はデータを
受入れ、データの存在によりサービス要求が発生される
。チャネルがデータ読出し動作を行い、ノくス・ドライ
バ／レシーバ１００のドライバがデータをデータ径路同
期化器からチャネルに転送する。

チャネル・データ著述み：チャネルからメモリこの場合
には、チャネルから装置／メモリ・インタフェースまで
の径路は、データがＦ　Ｉ　Ｆ　Ｏから取り除くことが
できるようになるまでは、装置ポート転送の場合と同じ
である。２つのことが発生する。データが送られるメモ
リ・アドレスがスタ、りによってフェッチ・バスに載せ
られ、メモリ・インタフェースにより格納される。次に
、メモリ・インタフェース・コントローラが調停器フロ
ックを介してメモリへのアクセスを要求する。

バス要求が承認されると、フェッチ・バスの内容が装置
ポートへ向けて駆動され、適切な制御ストローブな発生
することによりデータをメモリへロードする。

チャネル・データ読出し：メモリからチャネルメモリが
チャネル転送を行なう場合、バックプレーン・アダプタ
はメモリのソース・アドレスをスタックからフェッチ・
バスを介してメモリ・インタフェースにロードし、調停
器を通してメモリへのアクセスを要求する。これが承認
されると。

データは装置ポートを通してサンプルされ、デポジット
・バスへ向けて駆動される。この時点ではデータがパリ
ティを持っていないから５パリテイ・ブロックが適切な
パリティを発生し、これをフェッチ・バスへ向けて駆動
する。次にデータ・ユニット全体がＦＩＦＯにロードさ
れる。転送の残りの部分は装置ポートがデータ・ソース
であるときのようにして行なわれる。

他のチャネル書込み動作 コマンドおよびオーダーはチャネル・レジスタ・ブロッ
クに書込まれる。この動作が行なわれることにより、バ
ンクプレーン制御論理ブロックは新しいオーダーまたは
コマンドが存在することを装置／メモリ・インタフェー
スに通知する。すると装置／メモリ・インタフェースは
問題となっているレジスタからのデータをバス変換器に
送シ。

そこでデータがデポジット・バスに載せられ、続いて、
スタックが後に使用するため所定のロケーションにロー
ドされる。

チャネル読出し検知レジスタの状態はチャネル・インタ
フェースに同期させられる特別な状態ビットにより更新
される。チャネル読出し状態レジスタの内容はスタック
を経由して更新される。スタック内の所定のロケーショ
ンからの状態情報はフェッチ・バスに載せられ、ここで
領域変換器（バス変換器）を通してチャネル状態レジス
タに伝えられ、読出し検知レジスタ中のＡＲＱビットが
セントされて新しい状態が利用可能であることを示す。

命令ブロックおよび自動リスト項目の読出し処理コマン
ドあるいはリスト項目はメモリ内に構築、すなわち格納
されるが、バックプレーン・アダプタ１６はデータをメ
モリから転送し、通常はこれをスタックにロードする。

メモリのソース・アドレスはスタックからフェッチ・バ
スを経由してメモリ・インタフェースに転送され、ここ
で調停器を通してメモリへのアクセスを要求する。

これが承認されると、データが装置ポートを通してサン
プリングされ、デポジット・バスへ向けて駆動され、次
に後の使用のためスタック内の所定のロケーションにロ
ードされる。

自動リスト項目書込み（更り リスト項目が完成したときまたはチャネルから予期しな
いコマンドまたはオーダーを受信したとき、バックプレ
ーン・アダプタはメモリを更新しなければならない。こ
の時点で２つのことが起る。

すなわち、そこへデータを送ることになっているメモリ
・アドレスがスタックによりフェッチ・バスに載せられ
、メモリ・インタフェースにより格納される。次に、メ
モリインタフェース・コントローラが調停器を介してメ
モリへのアクセスを要求する。スタックから転記される
べきデータがフェッチ・バスに載せられる。バス唆求が
承認されると、フェッチ・バスの内容が装置ポートへ向
けて駆動され、適切な制御ストローブが発行されてデー
タをメモリにロードする。

バックプレーン・アダプタの試験の機能の１つは、デー
タをプロトコル・コントローラ２ｏとメモリ・インタフ
ェース１２８との間で装置ポート１１６を介して転送で
きることである。この糧の転送中に、スタックは中間格
納ユニットとして働く。この種の転送に対しては、１つ
のスタック・ロケーションしか割当てられないから、バ
クファリングは不可能である。

今度は第５Ａ図〜第５Ｄ図を参照して、プロセッサ・ブ
ロック３６の構造を説明することにする。

マイクロプロセッサ３００は８　Ｍ）ｉｚ、　１６ピツ
トのマイクロプロセッサであって、割込み、直接メモリ
・アクセス（ＤＭＡ）、タイマ、およびバス・インタフ
ェースのような周辺回路が組込まれている。マイクロプ
ロセッサ３００はインテル社が製造するような８０１８
６マイクロプロセノサとして構成するのが望ましい。８
ＭＨｚのクロック周波数は１６ＭＨ２の水晶（ＸＴＡＬ
）３０２がら得られる。

時分割多重（ＴＤＭ）アドレスおよびデータ・バスＡＤ
ＣＯ：１５］３０４　（第１図ではバス４ｏとして示し
である）はラッチ３０６に接続されている。

バス３０４はマイクロプロセッサ３００も含めて第５図
に示すすべての１安ブロックを相互接続する。

ラッチ３０６はマイクロプロセッサ３００がらアドレス
・ランチ・イネーブル（ＡＬＥ）信号を受信する他、マ
イクロプロセッサ３００が、バックプレーン・アダプタ
１６のプロセッサ・ブロック３６の内部のメモリへのア
クセスを承認していることを示す信号（ＨＬＤＡ）も受
信する。

ＤＭＡアクセスはプロトコル・コントローラ２゜がデー
タ転送を安水するとき、プロセッサ・ブロック３６によ
り行われる。ＤＭＡ信号はマイクロプロセッサ３００の
内部にあるＤＭＡブロックにより処理される。この目的
の割込み信号は割込みバス３０８としてマイクロプロセ
ッサ３００に導かれムプロセノサ・プロ７り３６はメモ
リにマツピングされているので、そのすべての要素がメ
モリの所定ロケーションでアクセスできる。メモリ・デ
コードはマイクロプロセッサ３００の内部のバス・イン
タフェース・ブロックとＲＡ　Ｍコントローラ３１０に
より行われる。Ｉ（ＡＭコントローラ３１０はプロセッ
サ・ブロック３６の各安素間でメモリ・ロケーションを
伝達するシステム・アドレス・バへ゛′ マイクロプロセッサ３００によシ制御される。

ＡＬＥおよびＨＬＤＡ制御信号に加えて、マイクロプロ
セッサ３００は以下の信号を生成する：書込みストロー
ブ信号（ＷＲ−）、読出しストローブ信号（ＲＤ−）、
メモリへのバイト・アクセスがアクティブなのかそれと
もワード・アクセスがアクティブなのかを定めるバス高
イネーブル信号（ＢＨＥ−）、マイクロプロセッサ３０
０がデータを発生するかそれとも受信するかを示す方向
ライン信号（ＤＴ／Ｒ−）、バックプレーン・アダプタ
が共有メモリへのアクセスを要求していることを示す信
号ＨＯＬ　Ｄ　＋、および同期化信号８ＹＮＣ−ＰＦＷ
＋ｏこれらの信号は制御バス３１４として伝達される。

マイクロプロセッサ３００は内部アドレス・バスをデコ
ードしこれからライン選択信号を発生する内部チップ選
択ユニットを備えている。上側チップ・セレクト信号（
ＵＯ３−）、下側チップ・セレクト信号（ＬＣ８−’）
、中間チップ・セレクト信号（ＭＣ８Ｃ１〕−）、およ
びプロトコル・コントローラ０．４、および５信号（Ｐ
ＲＯＮＴＯＩＬ−〔０，４，５〕）はマイクロプロセッ
サ３００により発生され制御バス３１４を経由し℃伝達
される。

ＲＡＭコントローラ３１０は制御信号をマイクロプロセ
ッサ３００から受信し、これからランダム・アクセス・
メモリ（ＲＡＭ　）　３１６　　により受信されるＲＡ
Ｍ選択ストローブを発生する。Ｕ　Ｐ　Ｐ　Ｅ　Ｒ−Ｒ
ＡＭ’１ｓＥＬおよびＬＯＷＥＲＲＡＭ　ＳＥＬのＲＡ
Ｍ選択信号は表に従ってＲＡ　Ｍコントローラ３１０　
Ｋより発生される。

ＲＡＭ３１６はバイト・アドレスもワード・アドレスも
可能である。そのアドレスが偶数である語がアクセスさ
れると１両方のＲＡ　Ｍ選択信号がアサートされる。バ
イトまたは奇数アドレスにある語がアクセスされると、
ＲＡＭ選択信号のうちの一方だけがアサートされる。偶
数アドレスへのバイト・アクセスでは上側ＲＡＭが選択
され、奇数アドレスへのバイト・アクセスでは下側ＲＡ
　Ｍが選択される。ＳＡ［０］十　信号は奇数バイト・
アクセス中にアサートされる。

ＲＡＭ３１６は２つの部分、すなわちバス３０４のＡＤ
（０ニア］＋に接続される上側（ｕｐｐＥｔｔ）ＲＡＭ
と、バス３０４のＡＤ（８：１５）十に接続される下側
（Ｌ（ＪＷＥＲ）ＲＡＭから構成されている。

ＲＡＭ３１６はＵ　ＲＳ・−、ＬＲ８−１ＷＲ−および
ＲＤ−の各信号を受信し、バス３０４を介してデータを
送／受信する。

ラッチ３１２はマイクロプロセッサ３００のアドレス・
サイクル中にＡＤＣＯ：１５〕（バス３ｏ４）の内容を
ラッチし、信号を５Ａ（１５：Ｏ）＋　　（アドレス・
バス３１２）に発生する。新しいデータはＡＬＥ＋信号
がアサートされるとランチ３１２にロードされ。

ＡＩＪ＋　のアサートが解除された時点でホールドされ
る。

ＨＬＩ）Ａ＋　信号はラッチ３１２により受信されるト
ライステート制御信号である。ラッチはＨＬＤＡ＋のア
サートが解除されているときだけバス３１２を駆動する
。これはマイクロプロセッサ３００がバックプレーン・
アダプタ１６にバス使用を許諾していないときに起る。

読出し専用記憶装置（ＲＯＭ）３１８は好ましい実施例
では３２にのメモリ・ロケーションを提供する。ＲＯＭ
３１８はＲＤ−信号およびＵＯ３−信号を受信し、ＵＯ
３−がアサートされるとアクセスされ、ＲＤ−がアサー
トされるとデータがバス３０４にアクデイプに生成され
る。

全体状態レジスタ３２０はバス３０４のＡＤ（８：１５
］＋に接続され、本実施例のハイブリッド・データ通信
リンク・アダプタ１（Ｄ）を実現する「カード」の改版
と構成に関する情報を含んでいる。

全体制御レジスタ３２２はハス３ｏ４ノＡＤ〔８：１５
〕十に接続され、ファイバ光学変換ブロック２４および
ハイブリッド・データ通信リンクの状態を表示するのに
使用される１組のＬＥＤ３２３に関する情報を含んでい
る。ｐｃｓ（ｏ）−、ＷＲ−および８Ａ（３：１１の各
信号ハレジスタ３２ｏト３２２ヘノ書込みを行うのに使
用される。

マイクロプロセッサ３００に組込まれているＤＭＡフロ
ックはプロトコル・コントローラ２０　ドア’。

セッサ・ブロック３６との間の高速データ径路を与える
のに使用され、またこれはプロセッサ・フロック３６の
他の動作と同時に進めることができる。０と１の１対の
チャネルはそれぞれ読出しと書込みのＤ　Ｍ　Ａ動作に
使用される。ＤＭＡ９求が現われると、マイクロプロセ
ッサ３００のＤ　Ｍ　Ａ　ユニットがバス３０４とシス
テム・アドレス・バス３１２の制御を獲得し、その動作
を実行する。Ｄ　Ｍ　Ａ転送が完了すると、マイクロプ
ロセッサ３００は調停器３８を経由するバックプレーン
・アダプタ１６へバスの制御権を許諾する。

ＤＭＡ書込み動作はＣ０ＮＴＲ０Ｌ　　ＲＦＤ＋信号が
アサートされておりＤＭＡチャネル１が現在使用可能で
あるときに行われる。次にデータはメモリ（ＲＡＭ３１
６またはＲＯＭ３１８　’）中であってチャネル１０ソ
ース・アドレスで指示されたロケーションからフェッチ
され、バス３０４０次のサイクルでプロトコル・コント
ローラ２０に書込まれる。

ＤＭＡユニットはＣ０ＮＴＲ０Ｌ　　ＲＦＤ＋信号を書
込み中に再びサンプリンクすることにより、別の語をプ
ロトコル・コントローラ２０に送出することになってい
るか否か判定する。

Ｌ）ＭＡ読出し動作ではデータなプロトコル・コントロ
ーラ２０からＲＡｆ’ｖ１３１６に転送する。ＤＭＡチ
ャネルＯが使用可能になると、Ｃ０ＮＴＲ０Ｌ−ＩＪＡ
Ｖ＋信号がマイクロプロセッサ３００でサンプリンフサ
れる。ｃｏＮ’ｒｔ＜ｏＬ−ＩＪＡｖ＋　が７廿−トさ
れるとマイクロプロセッサ３００のＤＭＡユニノトカハ
ス３０４を獲得し、データ・ワードをプロトコル・コン
トローラ２０からＲＡＭ３１６に読込む。

語はデスティネーション・アドレス・レジスタノ内容に
より決められるメモリ・ロケーションに書込まれる。

マイクロプロセッサ３００に組込まれている割込みコン
トローラはバックプレーン・アダプタ１６、リモート・
リンク・リセット（ＲＬＲ）検出器３２４、またはプロ
トコル・コントローラ２０が発生する割込み信号を割込
みバス３０８で受信して監視し、これに応答する。信号
ＰＡ８８ＰＯＲＴ　　ＩＮＴ＋。

ＲＬＲＩＮＴ＋、およびＰＲＯＮＴＯＩＮＴ＋はそれぞ
れ上述した各割込源から発生される。

また停電警告割込み信号ＰＦ’Ｗ　　ＩＮＴ十が二次電
源サポート３２６により発生され、装置クリア割込み信
号ＤＣＬ　　ＩＮＴ＋がバックプレーン・アダプタ１６
から受信される。

バスポート制御マシン３２８はＲＡＭ３１６とノくツク
プレーン・アダプタ１６との間でデータを伝送させるハ
ンドシェーキング信号を発生する。ＣＮＴＬ＋信号およ
びＩＮＴＡ十信号はバスポート制御マシン３２８により
発生され、バックプレーン・アダプタ１６に導かれる。

ＲＬ　Ｒ検出器３２４はＲＬ　Ｒ信号をアサートするこ
とにより、プロトコル・コントローラ２０からアクセス
できる。ハードウェア改版コード・ブロック３３０、マ
イナー・コード・ブロック３３２、およびイコール・モ
ード・ブロック３３４はバス３３６を介して全体状態レ
ジスタ３２０にアクセスすることができる。

今度は第６図を参照すると、調停器３８がブロック図の
形で示されている。リンク・アダプタ・データ・バスＬ
ｌ）［０：１５）＋２２　　はプロトコル・コントロー
ラ２０とバックプレーン・アダプタ１６とを接続し、ア
ドレス・データ・バスＡＤ（’］＋４０は調停器３８を
プロセッサ・ブロック３６に接続する。バックプレーン
・アダプタ１６によるプロセッサ３６の内部メモリへの
アクセスができるようにする動作やフロセッサ・ブロッ
ク３６にヨルフロトコル・コントローラ２０へのアクセ
スができるようにする動作は調停器３８により取扱われ
る。

調停器３８のバス・トランシーバ４００はＬＤババス２
とＡＤババス（Ｄ）を接続する。リンク・アダプタ送信
出力調停器信号ＬＴＯＡ＋はバス・トランシーバ４００
で受信され、２つのバス間のデータ・フローの方向を確
立する。バッファ・イネ−フル信号ＢＬＩＦ　　ＥＮ−
はバス・トランシーバ４００で受信され、ブロック４０
０内部の２つのバス分離トランシーバをイネーブルする
。

Ｌ′ｖＯＡ＋　がアサートされると、ＢＵＦＥＮ−がア
サートされる場合はデータをＬＤ２２からＡＤ４０へと
流す。Ｌ　Ｔ　ＯＡ　　のアサートが落されていれば、
１：ｌＵＦ　　ＥＮがアサートされない場合データをＡ
ｌ）４０からＬＬ＞２２へ流す。ＢＵＦ　　ＥＮ＋がア
サートされていなければ、両バスは分離される。

パルス伸張ブロック４０２はバス・トランシーバ４００
がイネーブルされている時間を選択的に引き伸ばす。デ
ータ転送の方向がＬＤ２２からＡＬ）４０であるときは
、パルス伸張ブロック４０２は調停器３８中の調停器ス
テート・マシン４０４が発生するＴＬＯＡ信号が偽にな
っていることにより不活性になっている。この場合には
ＢＵＦ　　ＥＮ−信号は調停器ステート・マシン４０４
により発生されるＢ　Ｕ　Ｆ　Ｆ　Ｅ　Ｒ＋倍信号従っ
ている。

データ転送の方向がＡｌ）４０からＬＤ２２であるとき
は、パルス伸張ブロック４０２はＬＴＯＡが真であるこ
とにより活性化される。すると、パルス伸張ブロック４
０２から発生する１３ＵＦ−ＥＮ−信号はＢＵＦ　　Ｅ
Ｎ−のため、ＡＤ４０からＬＤ２２への転送にかかる時
間が追加される。Ｌ　Ｔ　ＯＡ信号が偽に戻ると、　Ｌ
３ＵＦ　　ＥＮ−信号のアサートが解除される。

フロセッサ・ブロック３６が、プロトコル・コントロー
ラ２０ヘアクセスするように調停器３８に安来すると、
調停器はこれに応答して、バックプレーン・アダプタ１
６にＬＤ（）＋バス２２を強制的に手放させ、次にプロ
セッサ・ブロック３６が制御ポート５２に適切な信号を
発生してプロトコル・コントローラ２０にアクセスする
。このアクセスが完了すると、調停器３８はバソクプレ
ーン・アダプタ１６が動作を続行するか判断する。

調停器ステート・マシン４０４はＲＤ　−１ｖｖＲ−Ｈ
ＬＤＡ＋、ＰＲＯＮＴＯ５ＥＬ−ＤＴ／Ｒ−ＲＦＷ−Ｉ
ＮＴ＋、５ＹＮＣＰＦＷ＋、および５ＣＬＫ十の各信号
をプロセッサ・ブロック３６から受信する。またＲＥＳ
ＥＴ＋、ＭＲＱ＋、１）Ｉへ＋、ＷＲ−、オヨびＲＤ−
の各信号をバックプレーン・アダプタ１６から受信する
。調停器ステート・マシン４０４は５ＹＮＣＲ１）−５
ＹＮＣ−ＶＶＲ−の各信号をプロトコル・コントローラ
２０に対して発生し、ＭＡＣＫ＋およびＢＲ１４Ｑ＋／
ＤＴＡＣＫ−の各信号なバックプレーン・アダプタ１６
に対して発生し、またＨＯＬＤ±信号をプロセッサ・ブ
ロック３６に対して発生する。

第７図、第８図、および第９図は調停器ステート・マシ
ン４０４による信号の受信および発生を示す状態遷移図
である。これら状態遷移図を以下の調停器ステート・マ
シンの説明で参照することにする。

第７図を参照すると、方向状態遷移図が示されている。

方向ステート・マシンは調停器ステート・マシン４０４
の一部を形成し、ＬＴＯＡ＋信号を制御する。この信号
は第６図に関連して上に説明したように、ＬＤババス２
とＡＤババス０との間の転送の方向を決定する。方向ス
テート・マシンは、ＬＩＰＩ）Ａ’ｌｌ”１つ一信号が
アサートされ（状態４１０）且つプロセッサ・ブロック
３６かバンクプレーン・アダプタ１６かがそれぞれＰＲ
ＯＮＴＯ８ＥＬ−をアサートするか（状態４１２）また
はＭＲＱ＋　をアサートするか（状態４１４）してバス
２２を制御しようとしているときに限り、ＬＴＯＡ＋信
号が変化する（状態４０８）ように動作する。書込み動
作中プロセッサ３６によりアサートされ読出し動作中ア
サートを解除される（状態４１６）データ送信信号Ｄ　
Ｔ　／　Ｒは４１６の次の状態が状態４０８であるか状
態４１８であるかを判断する。従って、ＬＴＯＡ＋がア
サートされているか（状態４０８）それともそのアサー
トが解除されているか（状態４１６）がそれぞれ判断さ
れる。同様に、バックプレーン・アダプタにより発生さ
れたデータ・イン（ＤＩＮ＋）信号は状態４２０ではア
サートされているかそれともアサートが解除されており
、これにより状態４１４０次の状態がそれぞれ４０８で
あるか４１８であるか判断される。

状態４１０，４１２．４１４．４１６、および４２０に
夫々類似の１組の状態４２２．４２４．４２６．４２８
、および４３０は、ＬＴＯＡがアサート解除状態４１８
にあるときの方向ステート・マシンのシーケンスを決定
する。

この状態４１８の次では、ＬＴＯＡ＋　がアサートされ
ることになっていれば状態４０８に、ＬＴＯＡ＋がアサ
ート解除されることになっていれば状態４１８に戻る。

第８図を参照すると、調停器ステート・マシン４０４の
動作の一部を示す読み／書き発生状態遷移図が示されて
いる。初期状態４３２でセント・ストローブ（ＳＥＴＳ
ＴＢ）を受取ると、状態４３４に遷移する。状態４３６
で、ＤＴ／Ｒ信号がアサートされていると８ＹＮＣＷＲ
倍信号発生する（状態４３８）。ＤＴ／Ｒ信号がアサー
ト解除されている場合は５ＹＮＣＨＤ倍信号発生する（
状態４４０）。

これらの信号はプロトコル・コントローラ２０に伝えら
れる。状態４３８にに１）”ＬＤ４．、アサートされて
いるクリア・ストローブ（ＣＬＲ８ＴＢ）信号を状態４
４２で受取ると、状態４３２に戻り、アサート解除され
ていたＣＬＲ８ＴＢ　　信号を受取ると状態４３８に戻
る。状態４４０で、アサートされているＣＬＲ８ＴＢ信
号を受取る（状態４４４）と初期状態４３２に戻り、ア
サート解除されているＣＬＲ８ＴＢ信号を受取ると状態
４４０に戻る。

プロセッサ３６が、プロトコル・コントローラ２０にア
クセスしたいとい５安求を調停器３８に出すと、調停器
３８はこれに応答し４てバスクプレン・アダプタ１６に
ＬＤ［］＋バスを手放させる。

次に調停器３８は適当な制御ストローブのシーケンスを
とることにより、プロトコル・コントローラ２００制御
ポートのアクセスを進める。このアクセスが完了すると
、調停器３８はバックプレーン・アダプタ１６に動作を
再開させるか判断する。

第９図を参照すると、？Ａ停器３８はプロセッサ・ブロ
ック３６が読出し動作を行うか書込み動作を行うかによ
りわずかに異なる２つの径路を取る。

プロセッサ・ブロック３６はプロトコル・コントローラ
２０にアクセスするときその通常の４サイクル・バス動
作に２つの待ち状態を挿入する。これはくＴ１〉、〈Ｔ
２〉、（Ｔ３）、（ＴＷＩ）、＜ＴＷ２＞、ぐＰ４〉　
　なるバス・サイクルの進行に対応する。

プロセッサ・ブロック３６はバス状態（’ｒ４）の前縁
でデータをサンプルする。この前縁は第６バス・サイク
ルの始まりである。

調停器３８の第９図の状態遷移図を説明するに際し、調
停器３８が発生する信号ＵＰＤＡＴＥ、ＢＲＥＱ、５Ｅ
ＬＥＣＴ％ＢＵＦＦＥＲ，およびＭＡＣＫを１つのベク
トルとして取扱う。１つの状態で発生した信号を１つの
番号、たとえば、ＩＤＬＥＯ４で示す。これは４を２進
数で表したもの、たとえば００１００がこの状態で発生
することを示している。００１００はＵＰＤＡＴＥ＝Ｏ
，ＢＲｇＱ＝ｏ、５ＥＬＥＣＴ＝１、ＢＵＦ’ＦＥＲ＝
０．ＭＡＣＫ＝０　　を示し℃いる。プロトコル・コン
トローラ２０からのプロセッサの読出しに対する状態の
シーケンスは次のとおりである。

調停器状態：（ＩＩ）ＬｉＯ２＞４５０マイクロプロセ
ッサ：＜’Ｌ’ｌ＞ 調停器はこの状態ではアイドルで、ＰＲＯＮＴＯ−８Ｅ
Ｌ−（またはバックプレーン・アダプタからのメモリ安
来（ＭＲＱ＋））のアサートを待っている。ＰＲＯＮＴ
Ｏ５ＥＬ−がアサートされる（状態４５２）と調停器（
状態４５４）はＤＴ／Ｒ−の値をチエツクして、読出し
動作を意図しているか書込み動作を意図しているかを判
断する。（第７図）読出しの場合、ＤＴ／Ｒ−＝低であ
り、調停器３８はＲＤ−のアサートを待つ（状態４５６
）。このアサートは次の状態で起る。

調停器状態：（ｉＤＬＷＯ４）４５０ マイクロプロセッサ：（Ｔ２） この状態の前線で、方向ステート・マシン（第７図）は
プロセッサが読出しを要求中でＬＴＯＡ＋をアサートし
ていることを確認する。

プロセッサはくＴ２〉の期間中ＲＤ−をアサートする。

調停器はこれを検出してその状態を変える。

調停器状態：（ＰＲＯＮ２８）４５８ マイクロプロセッサ：　（Ｔ　３　） この状態の前線で方向ステート・マシンはプロセッサが
なおも読出しを要求中でＬＴＯ人十をフ゛サートし続け
ていることを確認する。この時点で、調停器３８はその
ＵＰＤＡＴＥ−信号のアサートを解除して、それがアク
ティブであることを示している。調停器３８はバンクプ
レーン・アダプタに対してＢＲＥＱ＋をアサートするこ
とによりリンク・アダプタ・バスへのバス要求も発する
が、これはこのバスが次の状態になれば利用できること
を保証するものである。

調停器状態：（ＰＲＯＮ２４＞４６２ マイクロプロセッサ：〈ＴＷｌ〉 調停器はプロトコル・コントローラ２０に対してＰＲＯ
ＮＴＯ−および５ＹＮＣＲＤ−をアサートして、読出し
を始める。

調停器状態：（ＰＲＯＮ２６）２６４ マイクロプロセッサ（ＴＷ２） Ｐｒｏｎｔｏからのデータはこの状態中にＬＤ（］バス
２２上で有効になる。調停器３８はＢＵＦＦＥＲ＋をア
サートする。この信号によりＢＵＦ　　ＥＮ−がアサー
トされる。ＢＵＦＥＮ−が真であることにより、バス・
トランシーバ４００がオンとなり、ＬＤ（）　　バス２
２に乗っているデータがＡＤ（’）バス４ｏへ駆動され
る。ＢＵＦＦＥＲ＋のアサートはパルス伸張７０ツク４
０２により立上り縁でも検出され、５ＴＲＥＴＣＨ＋が
アサートされる。ＲＤがアサートされれば（状態４６６
）調停器は状態４６８に入る。

調停器状態：（ＰＲＯＮＯ８＞４６８ マイクロプロセッサ：＜Ｔ４＞ プロセッサはデータをこのバス・サイクルの前縁でサン
プリングする。調停器３８はＢＵＦＦＥＲ＋のアサート
を解除するが、ＢＵＦ−ＥＮ−は５ＴＲＥＴＣＨ＋によ
り更に半クロツり・サイクルだけアサートされたままに
なっている。これによりプロセッサのデータ保持時間の
仕様が満足される。ＣＬＲ８ＴＢ信号が発生する（状態
４７０）。

調停器状態：（ＩＤＬＥ１２＞４７２ マイクロプロセッサ：くＴ１〉 調停器は５ｈｉＬＥＣＴ−と５ＹＮＣＲＤ−のアサート
を解除する。プロトコル・コントローラは別の装置ポー
ト・アクセスを処理する前に２つの状態を回復すること
を要求する。

それ故調停器はＢＲＥＱ十をアサートし続ける。

プロセッサはその＜’Ｉｌ’ｌ＞状態にあるので、別の
調停器安来が存在することが可能である。

プロトコル・コントローラ書込み要求が存在すれば、調
停器は（ＰＲＯＮ２８＞（状態４５８）の書込み要求径
路に移り、またそれが存在しない場合には、調停器は（
ＩＤＬＥＯ４＞　（状態４５０）に戻る。調停器はＰＲ
ＯＮＴＯ５ＥＬ−状態４７４とＤＴ／Ｒ−（状態４９６
）の値をチエツクすることにより、プロトコル・コント
ローラ書込み要求の有無を確認して、何か動作をするつ
もりであるか、またもし動作するつもりであれば、それ
は読出しであるか書込みであるかを確認する（状態４７
８）。

調停器状態：（ＩＤＬＢＯ４）４５０ マイクロプロセッサ：（Ｔ２） ＢＲｈｉＱ＋のアサートは解除されており、これによｐ
バックプレーン・アダプタは、装置ポート転送が可能な
らばそれを始めることができる。この状態での調停器の
一般的な挙動はプロトコル・コントローラ読出し要求が
存在する場合の読出し要求の説明で先に記した。

要求が存在しなければ、調停器はプロセッサかバックプ
レーン・アダプタかが要求を発するまでアイドル状態に
留まり続ける。

プロセッサは２つの待ち状態を書込みプロント・レジス
タ動作に対するそのバス・サイクルに挿入するように内
部でプログラムされている。データはバス状Ｌｌ＜Ｔ２
＞の間のいつかサンプリングされるように、ＡＤ［〕＋
バス４０に与えられる。

プロセッサによるプロトコル・コントローラへの書込み
についての調停器の状態シーケンスは次のとおりである
。

調停器状態：（ＩＤＬＥＯ４）４５０ マイクロプロセッサ：くＴ１〉 調停器はこの状態ではアイドルであり、ＰＲＯＮＴＯ５
ＥＬ−のアサートを待ってぃもＰＲＯＮＴＯ５ＥＬ−が
アサートされると（４５２）、調停器はｌ）Ｔ／Ｒ−（
４５４）の値をチエツクして、読み出し動作をしたいの
かそれとも書込み動作をしたいのかを判断する。これは
書込み動作であるから、ＤＴ／Ｒ−＝高であり、調停器
は直ちに次の状態４５８に進む。

調停器状態：（ＰＲＯＮ２８＞４５８ マイクロプロセッサ：（Ｔ２） この状態の前縁で、方向ステート・マシン（第７図）は
ＬＴＯＡ＋　のアサートを解除し、プロセッサ書込み動
作のためバス・トランシーバ４０（Ｄ）を設定する。調
停器はそのＵＰＤＡＴＥ−信号のアサートを解除し、ア
クティブであることを示す。調停器はまたＢＲＥＱ＋を
アサートし、調停器が次のクロック・サイクルにＬＤ（
）　　バスを欲しがっていることをＰａ５ｓｐｏｒｔ　
Ｉｃ対して示す。８　ｎ　’ｌ’　８　Ｔ　１３　ハ状
態４６０で発生される。

調停器状態：（ＰＲＯＮ２４）４６２ マイクロプロセッサ：＜Ｔ３＞ 調停器はＰＲＯＮＴＯ−と８ＹＮＣＷＲ−をプロトコル
・コントローラに対してアサートし、Ｐｒｏｎｔレジス
タ書込みを始める。

調停器状態：（ＰＲＯＮ２６）４６４ マイクロプロセッサ：　＜’ｒｗ　１　＞調停器はＢＵ
ＦＦＥＲ＋をアサートする。この信号はＢＵＦ　　ＥＮ
−をアサートさせる。これによりバス・トランシーバ４
０（Ｄ）をイネーブルする。ＡＤ（）＋　バスからのデ
ータはＬＤ〔〕＋ハスに向けて駆動する。パルス伸張ブ
ロック４０２は、ＬＴＯＡ＋が偽であるからディスエー
ブルされる。Ｒ１）のアサートが解除されているので、
状態４６６は調停器状態４８０に遷移する。

調停器状態：（ＦＲＯＭＩＯ）４８０ マイクロプロセッサ：（ＴＷ２） ＬＬ）（）＋バスに乗っているデータは、プロトコル・
コントローラによりこの状態の前縁でサンプリングされ
る。ＣＬ　ＲＳ　Ｔ　Ｂ信号の発生に戻る（状態４８２
）。

調停器状＠：（ＩＤＬＥＯ４＞４５０ マイクロプロセッサ：＜Ｔ４＞ 調停器はＢｔＪＦＦＥＲ＋、従ってＢＵＦ　　ＥＮ−（
ここには伸張が無いので）のアサートを解除する他、５
ＹＮＣ−〜￥Ｒ−と５ＥＬＥＣＴ−の７サートも解除し
、Ｐ　ｒｏｎ　ｔアクセスを完了すムＢＲＥＱ＋のアサ
ートを解除し、バンクプレーン・アダプタにバス要求が
完了したことを示す。

調停器状態：＜ＩＤＬＬ’０４＞４５０マイクロプロセ
ッサ：（’ｌ’ｔ） 調停器はアイドル状態のままになっており。

次の要求を待っている。

調停器は常に如何なる数の連続マシン・サイクル要求に
対しても遅滞なくＬＤ〔〕＋ノくス２２への連続プロセ
ッサ要求を承認する。

調停器の設計として、バックプレーン・アダプタがＬＤ
［］バス上でデータを転送するための少くとも１つのク
ロック・サイクルを得ることなしには、連続した２つよ
り多くのプロセッサ要求が発生できないようになってい
る。

プロセッサによる完全ローデインダ下でさえ、リンク・
アダプタ・データ・ノ（ス２２はやはり６クロノク・サ
イクルごとに少くとも１つの転送ができ、この結果リン
ク・アダプタのスル−プットは２．７メガバイトになる
。調停器はＲＡＭ３１６に対するバックプレーン・アダ
プタ要求も処理する。

マイクロプロセッサ３００はホールド／ホールド・アク
ルツリ式）１ンドシエークを利用してその外部バスの制
御の移転を行なう。ＨＯＬＤ＋をアサートすることによ
り、マイクロプロセッサ３００１次の好都合な機会、通
常は２から３クロツク・サイクル以内に、そのバスを手
放す。このことが起ったことを示すため、マイクロプロ
セッサ３００はＨＬＤＡ＋をアサートして、ホールド要
求が承認さ、ｌ’＝ｔこことをアクノレツジする。ＨＬ
ＤＡ＋は、ＨＯＬＤ＋のアサート解除によりホールド状
態が除去されるまでアサートされたままになる。

普通、バックプレーン・アダプタ・メモリ要求はすべて
ＨＯＬＤ＋をアサートさせる。ＨＬＤＡ＋がアサートさ
れると、ＲＡＭコントローラ３１０は２つのＲＡＭ選択
線、ＬＩＰＰＥＲ−ＲＡＭ　　８ＥＬ−１ＬＯＷＥＲＲ
ＡＭ　　８ＥＬ−をアサートする。ＲＡＭコントローラ
３１０はＨＬＤＡ十のアサートが解除されるまでどんな
プロセッサ情報も無視する。

メモリ読出しの場合には、ＭＲＱ＋がアサートされてか
らプロセッサがそのアクノレツジに加えていつも〈Ｐ３
〉後アサートされる１固定待ち状態を完了するまでの待
ち状態の数は可変である。従ってバックプレーン・アダ
プタから見たメモリ読出しバス・サイクル・シーケンス
はくＰｌ〉、〔可変個数のくＰＷｌ〉〕、＜Ｐ２＞、＜
Ｐ３＞、（：ＰＷ）、〈Ｐ４〉となる。

バンクプレーン・アダプタ読出しメモリ動作は第９図に
以下の調停器状態シーケンスとして示しである。

調停器状態：（ＩＤＬＥＯ４＞４５０ バツクプレーン・アダプタ：（ＰＬ） 調停器はプロセッサがＨＬＤＡ十状態４８６をアサート
するまでＩＤＬＥＯ４状態４５０になっている。バンク
プレーン・アダプタはバス待ち状態にある。ＭＲＱ＋が
何時アサートされたかにより、調停器はＨＬＤＡ十　信
号が戻されるまで２から５クロツク・サイクル待たなけ
ればならないことがある。結局ＨＬＤＡ＋がアサートさ
れると２つの別の事象が同時に起も第１に、アドレス・
ランチ３０６がディスエーブルとなり、アドレス・バス
ＳＡ［：〕＋３１２　ヲトライステート状態とする。第
２に、２本のＲＡＭ選択線（ＵＲ８−１ＬＲ８−）が了
サートされる。この挙動は）（ＬＤＡ十　が除去される
まで維持される。ＤＩＮがアサートされれば（状態４８
８）調停器は状態４９０に入る。

調停器状態：　（：ＭＥＭ３１　＞４９０バンクプレー
ン・アダプタ：（Ｐ２） 調停器はＭＡＣＫ＋をアサートし、これはバンクプレー
ン・アダプタにより次のサイクルの前縁で検出され、バ
ンクプレーン・アダプタがその読出し動作を開始するこ
とができることを示す。ＭＡＣＫ十がアサートされれば
バックプレーン・アダプタがＳＡ［］バス３１２を駆動
することができる。ＬＤ［］＋バスとＡＤ［）＋パスと
の間のデータ径路はＢＵＦＦＥＲ＋、従って、ＢＵＦ　
　ＥＮ−をアサートすることにより連結される。これに
より、ＬＴＯＡ＋が偽であることから、データがＡＤ（
’］＋バスからバス・トランシーバ４０（Ｄ）を介して
ＬＤ〔〕＋バスに出現する。メモリ・データ径路はバッ
クプレーン・アダプタのタイミングを満足するほど光分
に高速ではないから、Ｌ）ＴＡＣＫ−を非アサートにす
ることによりメモリ・ウエート状態を設定する。ＵＰＤ
ＡＴＥ−は今は偽であり、方向ステート・マシン（第７
図）はＬＴＯＡ＋偽の状態にロックされる。

調停器状態：　（ＭＥＭ３１　）４９０バツクプレーン
・アダプタ：＜Ｐ３＞ バックプレーン・アダプタはＲＤ　−（状態４９２）を
アサートし、ＲＡＭからのデータはＬＤ（）バスまで伝
播し始める。調停器はＤ’ｌＩ’ＡＣＫ−を非アサート
状態に保持し、バックプレーン・アダプタに別の読出し
サイクルを伸張させる。

調停器状態：　＜：ＭＥＭ２３＞４９４バンクプレーン
・アダプタ：（Ｐ３Ｗ）ＤＴＡＣＫ−が調停器によりア
サートされ、バックプレーン・アダプタに読出し状態４
９６を終結させる。

調停器状態：　＜ＭＥＭ２２）４９８ バツクプレーン・アダプタ：　（Ｐ　４　＞バックプレ
ーン・アダプタはＬＤ［］＋バスからこのサイクルの前
縁でデータをサンプリングする。次にバンクプレーン・
アダプタはＭＲＱ＋およびＲＤ−のアサートを解除し、
調停器はＭＡＣＫ＋　のアサートを解除して読出し動作
を終結する。

調停器状態：　（ＭＥＭ２０＞５００ バンクプレーン・アダプタ：＜〉 調停器はＢＵＦＦＥＲ＋のアサートを解除することによ
りＡＤ〔〕十からＬＤ（’：ｌ＋へのデータ径路をディ
スエーブルする。調停器は今度はＨＬＤＡ十信号のアサ
ートがプロセッサにより解除されるのを待ち、これによ
り調停状態５０２を完了できるようにする。ＨＬＤＡ＋
のアサートが解除されると、アドレス・ランチ３０６が
再びイネーブルとなりＲＡＭ３１５の選択線のアサート
が解除される。

バックプレーン・アダプタによるＲ　Ａ　Ｍメモリ書込
みの場合には、ＭＲＱ＋がアサートされてからプロセッ
サがそのアクルノジな完了するまでの待ち状態の数はａ
ｌ′変である。書込み動作にはメモリ待ち状態はない。

従ってバックプレーン・アダプタから見たメモリ書込み
バス・サイクル・シーケンスは〈Ｐｌ〉、〔可変個数の
＜ＰＷＩ＞］、くＰ２〉、〈Ｐ３〉、くＰ４〉　である
。

バックプレーン・アダプタ・メモリ書込の動作は次の調
停器状態シーケンスとして現われる。

調停器状態：（ＩＤＬＥＯ４）４５０ バンクプレーン・アダプタ：＜ＰＩ＞ 調停器はＭＲＱ＋状態４８４のアサートを検出する。た
だし、ＨＬＤＡ十は偽（４８４）であるから、調停器は
その現在の状態４５（Ｄ）を保つ。

調停器はなおもＵＰＤＡＴｇ−状態にあるから、方向機
構はＭＲＱ＋のアサートとＤＩＮ＋の非アサートを検出
してＬＴＯＡ＋をアサートする。それはデータがＬＤ（
：）十からＡＤ〔〕十に転送されることになるからであ
る。

調停器状態：（ＩＤＬＥＯ４＞４５０ バツクプレーン・アダプタ：＜ＰＷＩ＞調停器はプロセ
ッサがＨＬＤ人十をアサートするまでＩＤＩＪＯ４状態
のままになっている。

バックプレーン・アダプタはバス待ち状態にある。ＭＲ
Ｑ＋が何時アサートされたかにより、調停器はＨＬＤＡ
十信号がアサートされる（状態４８６）ｉで２から５ク
ロツク・サイクル待たなければならないことがある。結
局ＨＬＤＡ＋がアサートされると２つの別の事象が同時
に起る。第１に、アドレス・ラッチ３０６カテイスエー
プルとなり、アドレス・バスＳＡＤ：）十をトライステ
ート状態にする。第２に、２本のｌ（ＡＭ選択線（ＵＲ
８−１ＬＲ８−）がアサートされる。この挙動はＨＬＤ
Ａ＋が除去されるまで維持される。

調停器状態：　〈ＭＥＭ２３＞４９４ パツクプレーン・アダプタ：＜Ｐ２＞ 調停器はＭ　Ａ、　ＣＫ十をアサートし、これはバンク
プレーン・アダプタにより次のサイクルの前縁で検出さ
れ、バックプレーン・アダプタがその読出し動作を開始
することができる。ＭＡＣＫ＋がアサートされるとバッ
クプレーン・アダプタが５Ａ（）バス３１２を駆動する
ことができる。ＬＤ（’］ババスＡＤ［］バスとの間の
データ径路はＢＵＦＦ＋を、従ってＢＵＦ　　ＥＮ−を
アサートすることにより連結され、これにより、ＬＴＯ
Ａ＋が真であるから、ＬＤ（）＋バスからのデータがＡ
ｌ）（’）＋バスに現われる。データはバンクプレーン
・アダプタ書込みパルスの後縁で有効でなければならず
、８ＴＲＥＴＣＨ＋はこのサイクルの中途でアサートさ
れる。ＲＡＭ３１６はバックプレーン・アダプタ書込み
アクセスを処理するのに充分速く、それ故ＤＴＡＣＫ−
がアサートされる。ＵＰＤＡＴＥ−は今は偽であり、方
向ステート・マシンはＬＯＴＡ＋が真である状態にロン
グする。

調停器状態：　（ＭＥＭ２３）４９４ バツクプレーン・アダプタ：（Ｐ３） バンクプレーン・アダプタはＷ　Ｒ−（状態５０４）を
アサートする。

調停器状Ｍ：（ＭＥＭ２０）５００ バツクプレーン・アダプタ：＜Ｐ４＞ バンクプレーン・アダプタはＭＲＱ十とＷＲ−のアサー
トを解除し、調停器はＭＡＣＫ＋のアサートを解除して
書込み動作を完了する。調停器はＢＵＦＦＥＲ十のアサ
ートを解除する。

ただし、５ＴＲＥＴＣＨ＋はもう半サイクルだけアサー
トされたままになっており、ＢＵ−ＥＮ−をサイクルの
途中までアサートさせておく。その時点でバス・トラン
シーバ４００はディスエーブルされ、ＬＤ（）バスとＡ
Ｄ（）バスが分離される。調停器はＨＬＤＡ十信号（状
態５０２）がプロセッサによりアサート解除されるのを
待つ状態が、このアサート解除により調停を完了するこ
とができる。それまで、状態５００に戻る。

調停器状態：　（ＭＥＭ２０＞５００ バンクプレーン・アダプタ：＜〉 ＨＬＤＡ＋のアサートが解除されると、アドレス・ラン
チ３０６が再びイネーブルとなり。

ＲＡＭ３１６の選択線のアサートが解除される。

次に調停器は状態５０２からそのアイドル状態４５０に
戻る。

調停器状態：（ＩＤＬＥＯ４＞４５０ バンクプレーン・アダプタ〈〉 ＵＰＤＡＴＥ−が再びアサートされ、調停器力を別の要
求を処理することができることを示もバックプレーン・
アダプタ１６とプロセッサ・ブロック３６が共に同時に
お互いのバスへのアクセスを要求すれば、調停器３８は
常にプロセッサ・ブロックの要求を承認する。バックプ
レーン・アダプタが調停器がプロセッサの制御下にある
間にこのような要求を行うと、調停器はＩＤＬＥＯ４状
態４５０またはＩＤＬＥ１２状態４７２　　になるまで
このような要求を無視する。その結果、バックプレーン
・アダプタはＭＡＣＫのアサートまで３ないし８クロツ
ク・サイクル待つ。

再び第１図を参照して、リンク・アダプタ１０について
簡単に説明することにする。

チャネルがオーダーリンクに送出すると、このデータは
Ｉ１０バンクプレーン（ＩＯＢ　）からバックプレーン
・アダプタＰＩＦＯ５０まで進む。バックプレーン・ア
ダプタは、このＣＬＣはプロセッサ・ブロック３６によ
り作られたリスト内のとのエントリとも合致しないこと
を発見し、従って調停器３８を通してメモリ７６にアク
セスし、チャネル・データをそこへ転送する。

マイクロプロセッサ７４はこの新しいデータについて警
報を受け、これを解析し、ログ・チャネルと仮想サーキ
ットの対をその要求リストに付加する。保留中の要求は
ないので、プロセッサは新しい仮想サーキットを含んで
いるＲＴＳヘッダを作り上げる。この最初のＲＴ　Ｓは
コマンド・フェーズの始まりを標示するのに使用される
。

マイクロプロセッサ７４はプロトコル・コントローラへ
のアクセス安来を調停器３８へ発し、制御ポート５２を
通してのＲ’ｒｓヘッダの送出を始める。ＲＴ　Ｓは出
力ＦＩＦＯ６４を通過し、制御とＣＲＣの情報をこれに
付加させ、ファイバ光学変換ブロック２４の送信部に送
られる。

ファイバ光学ブロックはデータを直列化し、これを光子
ストリームに変換してファイバ光学フロントプレーン１
４に送出する。

ＲＴＲへラダがファイバに現われると、ファイバ光学ブ
ロックの受信部により並列形式に戻され、プロトコル・
コントローラの受信ポートに送られる。プロトコル・コ
ントローラはデータが有効であり且つ現行シーケンスの
予期されているバッファであるかを判断する。ＲＴ　Ｒ
へラダは次に入力Ｆ　Ｉ　Ｆ　Ｏに置かれる。

プロセッサはＲＴＲへラダをプロトコル・コントローラ
から検索し、その仮想サーキットをチエツクし、こうし
てリモート装置がコマンド・フェーズに進む準備が整っ
ているかを判断する。

リンク・アダプタ１０のコマンド・フェーズには２つの
基本ステップ、すなわち切換えと実際のコマンド・デー
タ転送がある。

切換え中、リンク・アダプタ１０はコマンド・データを
転送するためにリンク・アダプタとチャネルを準備する
。リンクの場合、リンク・アダプタはＤＡＴヘッダを調
停器とプロトコル・コントローラを経由してリンク・ア
ダプタに送出するが、これは実際のコマンド・データが
後に続くことになっていることをリモート装置に対して
指示する。

データ・ヘッダを送出する直前に、プロセッサはプロト
コル・コントローラを送信自動モードにする。この特殊
モードにより、ヘッダが一旦制御ボー１−５２を４った
ら、プロトコル・コントローラは制御ポート５２からの
装置ポート５４に切換わる。

チャネルについては、プロセッサ・ブロック３６はバッ
クプレーン・アダプタをプログラムして、読出しトラン
スペアレント・状ｆｉ（ＲＴ８）、ｉ−グーに応答して
ログチャネルに切換わるようにする。プロセッサはまた
バックプレーン・アダプタに対して、データ書込みコマ
ンドがその後に続くはずであること、また入来データを
プロトコル・コントローラに転送するよう告げる。

コマンド・データ転送中、チャネルはデータ書込みオー
ダーを送出し、これをバックプレーン・アダプタが受入
れ、次に入来データがここを通過Ｌ−Ｃプロトコル・コ
ントローラに伝わるようにする。プロトコル・コントロ
ーラにおいてこのデータは転送の準備がなされる。

バックプレーン・アダプタが終端デリミタの付いた語に
出逢うと、この最終転送をプロトコル・コントローラに
伝え、事象の次のリストがプロセスから供給されること
を待つ。

プロトコル・コントローラが最後の語（バイト）に出逢
うと、レベル２のヘッダのあるビットにマークを付ける
ことによりこれを合い図し、その送信スイ、ノチを制御
ポートに戻す。

実際の実行フェーズ・データが転送される前Ｋ、リンク
・アダプタ１０はリモート装置がＲＴ８ヘッダにより所
望の仮想サーキットの使用を要求するのを待つ。

プロセッサが承認を行なうＲＴ　Ｒヘッダを送出すると
、これは前のように、調停器を通ってプロトコル・コン
トローラ１ｔＣＵ！、ム。

−旦ＲＴ　Ｒヘッダが送出されると５プロセッサはバッ
クプレーン・アダプタが従う事象の新しいリストを作る
。これにより、バンクプレーン・アダプタがプログラム
され、プロトコル・コントローラがデータを持っており
１次の読出しトランスペアレント状態オーダーに応答し
てＳＷＩ、ｎを発し１次にデータ読出しオーダーを待つ
ようにされる。データ読出しオーダーがあればプロセッ
サはデータをプロトコル・コントローラからチへ・ネル
に転送する。

その間、プロセッサはプロトコル・コントローラを受信
自動モードにする。これは、ＤＡ′ｒへ。

ダが受信されると、スイッチが装置ポートを指し、残り
の入来データがこのポートを通って転送されるという点
で、送信自動モードと同じである。

アダプタがＤ　Ａ　Ｔヘッダを受信してしまっていると
仮定すると、プロトコル・コントローラは今度はデータ
を持っていることを装置ポートに示曵バックプレーン・
アダプタはｌ＜ＴＳオーダーによって進み、プロトコル
・コントローラから実行フェーズＤＡＴＡを送り始める
。

〔発明の効果〕

以上詳細に説明したように、本発明によれば高速でかり
比較的単純なチャネル拡張用のアダゲタが得られる。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は第１
図の構成におけるデータ完全性の確認手段を説明する図
、第３図は第１図中のバックプレーン・アダプタを説明
する図、第４図はバックプレーン・アダプタの構造を更
に説明する図、第５八図ないし第５Ｄ図は第１図中のプ
ロセッサ・フロックの構造を説明する図、第６図は第１
図中の調停器の構造を説明する図、第７図ないし第９図
は調停器の動作を説明する図である。 １６：バックプレーン・アダプタ １８．２２．２６．２８，４０．４２　：バス２０：プ
ロトコル・コントローラ ２４：ファイバ光学変換ブロック ３０：光学送信器 ３２：光学受信器 ３６：プロセッサ・ブロック ３８：調停器 ４４：チャネル・レジスタ ４８：直接メモリ・アクセス部 ５０　：　ＦＩ　Ｆ　０ ６０、 ：制御ポート ：装置ポート ；受信ポート ：送信ポート ６０ａ６０ｂ　：スイッチ 二人力Ｆ　Ｉ　Ｆ　Ｏ ：出力Ｆ　Ｉ　Ｆ　Ｏ ：直並列変換器 ：並直列変換器 ：ＰＡＱ 二マイクロプロセ、す ：メモリ ：　Ｉ、Ｅｌ）。

Claims (1)

1. 【特許請求の範囲】 データ端末装置（ＤＴＥと称する）への接続を提供する
   バックプレーンと通信媒体への接続を提供するフロント
   プレーンとの間のアダプタであって下記（Ａ）ないし（
   Ｄ）を設けたことを特徴とする： （Ａ）バックプレーン・アダプタ手段：第１ポートで受
   信した第１のプロセッサ制御信号と前記ＤＴＥから受信
   した非同期制御およびデータ信号に応答して、第２ポー
   トに同期制御およびデータ信号を生成しまた前記第２ポ
   ートで同期信号を受信して前記第１ポートに前記非同期
   信号を生成する； （Ｂ）プロトコル・コントローラ手段：第２のプロセッ
   サ制御信号に応答して、前記第２ポートに生成された前
   記同期信号を受取り、これから前記通信媒体上での伝送
   に適する所定のプロトコルに従ってフォーマットされた
   信号を生成し、また前記プロトコルに従ってフォーマッ
   トされた信号を受取り、これから前記第２ポートで受取
   られる前記同期信号を生成する； （Ｃ）交換器手段：前記フロントプレーンに接続され、
   前記プロトコル・コントローラ手段によって生成された
   前記フォーマットされた信号を受取り、これから前記通
   信媒体上への信号を生成し、また前記プロトコル・コン
   トローラによって受信される信号から信号を受信する； （Ｄ）プロセッサ手段：前記非同期制御信号に応答しま
   た前記バックプレーン・アダプタ手段および前記プロト
   コル・コントローラ手段に作動的に接続されたメモリを
   有し、前記第１および第２プロセッサ制御信号を発生し
   、前記メモリは前記バックプレーン・アダプタ手段と前
   記プロトコル・コントローラ手段と直接アクセス可能で
   ある。