JP2004234204A

JP2004234204A - 電子機器

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Publication number: JP2004234204A
Application number: JP2003020462A
Authority: JP
Inventors: Nobumichi Iwanaga; 伸理岩永
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2003-01-29
Filing date: 2003-01-29
Publication date: 2004-08-19

Abstract

【課題】機器内部の記憶部に対する電子情報の読み書き処理のために主電源からの電源供給を受けることなく、その処理に要する操作を簡易化することができる電子機器を提供する。
【解決手段】電子情報が読み書きされる記憶部８と、外部からの電源供給を伴った電子情報のやり取りを中継するコネクタ４及び外部インタフェース部５と、インタフェース部を介して外部との間で電子情報をやり取りするにあたり、他の電源供給経路から外部インタフェース部５等を介した電源供給経路に切り替える電源切替部６と、外部インタフェース部５等を介して外部との間でやり取りされる電子情報を記憶部８に読み書きする制御部７とを備える。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
この発明は記憶部を有する電子機器に係り、特に外部からの電源供給が可能な入出力インタフェースを利用して記憶部に対する電子情報の読み書きを実行する電子機器に関するものである。
【０００２】
【従来の技術】
情報処理システムを構成する場合、その使用目的に応じた情報処理を実行する機能をコンピュータに持たせなければならない。例えば、情報通信ネットワークを介した伝送システムを構成するには、その伝送路端末装置としてコンピュータに少なくとも通信機能を持たせなければならない。ここで、コンピュータに新たな機能を追加する場合、一般的に当該機能を実現するために必要なハードウェアやソフトウェアを具備した機能拡張ユニットをコンピュータに設ける。この機能拡張ユニットとしては、通信機能について言えば、例えばモデムボードやＬＡＮボードなどがある。
【０００３】
上述した機能拡張ユニットは、コンピュータ内の専用のバスに接続されることによって、ＣＰＵを搭載した制御基板であるマザーボード側から監視・制御される被制御基板として機能する。上記専用バスとしては、例えばＰＣＩ（ＰｅｒｉｐｈｅｒａｌＣｏｍｐｏｎｅｎｔＩｎｔｅｒｃｏｎｎｅｃｔ）バスやＳＣＳＩ（ＳｍａｌｌＣｏｍｐｕｔｅｒＳｙｓｔｅｍＩｎｔｅｒｆａｃｅ）バスなどが挙げられる。また、多くの機能拡張ユニットには、例えば基板のシリアルナンバ、基板動作モード、基板上のファームウェアのバージョン等の情報処理に要する電子情報が読み書きされる記憶部が設けられている。
【０００４】
この記憶部の内容を変更するには、被制御基板である機能拡張ユニットをコンピュータ内の専用バスに接続してＣＰＵを搭載した制御基板であるマザーボードとの間の通信経路を確立し、且つコンピュータ側からユニット側に電源電圧を供給した状態において、内容変更処理用のプログラムをコンピュータに実行させる必要がある。つまり、専用バスを搭載しているコンピュータでなければ記憶部の内容を変更することはできない。
【０００５】
このような機能拡張ユニットの記憶部の内容変更処理を簡易に実行するための技術として、例えば特許文献１に開示されるものがある。この特許文献１における携帯端末装置では、内部の電子回路基板から記憶媒体を取り外すことなく、外部ユニットからの信号に従って記憶媒体に記録されている情報を書き換えることができる。
【０００６】
【特許文献１】
特開平７−１９３８６０号公報
【０００７】
【発明が解決しようとする課題】
従来の機能拡張ユニットなどの電子機器では、その記憶部に記録された情報を読み取ったり書き込んだりする場合、制御基板と接続するための専用バスを搭載している処理端末装置を必要とする上に、当該処理端末装置に内蔵しなければならない。このため、上記処理端末装置がない環境では記憶部に対する読み書き処理を実行することができず、また、上記処理端末装置に内蔵させるために煩雑な操作が必要になるという課題があった。
【０００８】
また、特許文献１に開示されている技術では、外部ユニットとの間の情報のやり取りを中継する外部インタフェース回路の他に、携帯端末装置内の電子機器である電子回路基板に駆動電圧を供給する電源を保持している必要があり、基板内回路の肥大化や電池の交換といった基板保守の煩雑化を招いていた。また、記憶媒体に記憶される情報を書き換える処理のみを実行したい場合であっても、主電源からの電源供給を受ける必要があるため、主電源である電池の消費を早めるという課題があった。
【０００９】
さらに、特許文献１に開示されている技術では、上記記憶媒体に書き込み中に、外部ユニットと記憶媒体とを接続するケーブルにノイズがのると、誤った情報が記憶媒体に書き込まれてしまっても、誤った情報の書き込みがリアルタイムに検出されない。このため、ユーザが記憶媒体への電子情報の書き込み処理に失敗したことに気付かない可能性があるという課題もあった。
【００１０】
この発明は上記のような課題を解決するためになされたもので、外部からの電源供給を伴った電子情報のやり取りを中継するインタフェース部を備え、当該インタフェース部を介して供給される電源にて外部と記憶部との間で電子情報のやり取りを行うことで、機器内部の記憶部に対する電子情報の読み書き処理のために主電源からの電源供給を受けることなく、その処理に要する操作を簡易化することができる電子機器を得ることを目的とする。
【００１１】
また、この発明はインタフェース部を介してやり取りされる電子情報にエラーチェック用の情報を付加して通信中にエラーチェックすることで、誤った情報がやり取りされることを防止することができる電子機器を得ることを目的とする。
【００１２】
【課題を解決するための手段】
この発明に係る電子機器は、電子情報が読み書きされる記憶部と、外部からの電源供給を伴った電子情報のやり取りを中継するインタフェース部と、複数の電源供給経路と接続しており、インタフェース部を介して外部との間で電子情報をやり取りするにあたり、他の電源供給経路から当該インタフェース部を介した電源供給経路に切り替える電源切替部と、電源切替部が切り替えた経路から供給される電源にて動作し、インタフェース部を介して外部との間でやり取りされる電子情報を記憶部に読み書きする制御部とを備えるものである。
【００１３】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による電子機器の構成を示すブロック図であり、電子機器の例としてコンピュータの機能を拡張させるための機能拡張ユニット（以下、被制御基板と称する）を示している。被制御基板（電子機器）１は、ケーブル３、コネクタ（インタフェース部）４及び外部インタフェース部（以下、外部Ｉ／Ｆ部と略す）（インタフェース部）５を介して外部ユニット２との間を接続した状態で記憶部８に対する電子情報（基板固有情報）の読み書きを実行する。この被制御基板１において従来の電子機器と異なる点は、第１に、外部ユニット２側の電源を被制御基板１側に供給可能な構成を有する入出力インタフェースで、コネクタ４及び外部Ｉ／Ｆ部５を構成することにある。
【００１４】
この入出力インタフェースとしては、機器内部の記憶部に対する電子情報の読み書き処理に要する操作を簡易化するため、電子情報の読み書きに支障を来さない程度の通信速度と、外部ユニット２側の電源を被制御基板１側に供給可能な構成とを有し、且つ外部ユニット２に被制御基板１を内蔵することなく、外部ユニット２の外部から接続可能な入出力インタフェースを用いる。例えば、ＵＳＢ（ＵｎｉｖｅｒｓａｌＳｅｒｉａｌＢｕｓ）やＩＥＥＥ１３９４などの、外部周辺機器の接続用としてパーソナルコンピュータに装備される入出力インタフェースが挙げられる。
【００１５】
また、従来の電子機器と異なる第２の点として、本発明の電子機器は、被制御基板１が通常使用される際に用いられる電源供給経路Ｐ２（主電源の供給経路）と、記憶部８に対する電子情報の読み書き処理のみを実行するための電源供給経路Ｐ１とを切り替える電源切替部６を有している。この電源切替部６は、電源供給経路Ｐ２から電源電圧が供給されておらず、被制御基板１が通常動作を行えない状態にあっても、ケーブル３及びコネクタ４を介して外部ユニット２と接続するだけで、電源供給経路Ｐ１を介して外部ユニット２側から供給される電源電圧によって記憶部８に対する電子情報の読み書き処理を実行する構成部を駆動させるものである。
【００１６】
電源切替部６としては、例えば図２に示す構成が考えられる。図において、電源切替部６は、ダイオードＤ１，Ｄ２及びスイッチ６ａから構成されている。スイッチ６ａは、電源供給経路Ｐ２に電源電圧が供給されていると開状態となり、電源供給経路Ｐ２に電源電圧が供給されていないと閉状態となる。また、ダイオードＤ１，Ｄ２は、電源供給経路Ｐ１，Ｐ２を介して流れる電流が互いに逆流することを防ぐ目的で設けている。この電源切替部６の主な動作を説明すると、電源供給経路Ｐ２に電源電圧が供給されているとき、スイッチ６ａが開状態となり、電源供給経路Ｐ１と電源供給経路Ｐ３は遮断された状態になる。
【００１７】
このとき、制御部７に対して、外部ユニット２側からの電源供給に切り替わった旨を通知する外部電源切替通知信号Ｓ１は出力されない。つまり、被制御基板１の内部構成部には、電源供給経路Ｐ２からのみ電源電圧が供給される。この状態にて、被制御基板１は、通常動作を行うこととなる。例えば、被制御基板１がコンピュータの機能を拡張する機能拡張ボードであれば、当該基板１がコンピュータ内の専用バスに装着されて動作している状態に相当する。
【００１８】
一方、電源供給経路Ｐ２に電源電圧が供給されておらず、電源供給経路Ｐ１に電源電圧が供給されているとき、スイッチ６ａが閉状態となり、電源供給経路Ｐ３には、電源供給経路Ｐ１からの電源電圧が供給される。このとき、制御部７に対して、外部ユニット２側からの電源供給に切り替わった旨を通知する外部電源切替通知信号Ｓ１が出力される。これにより、制御部７からの指示に従って記憶部８に対する電子情報の読み書き処理が実行されることとなる。詳細については後述する。
【００１９】
制御部７は、被制御基板１の通常動作における基板１内の構成要素の動作制御を実行すると共に、特に外部ユニット２側から供給される電源電圧で駆動して記憶部８に対する読み書き処理の制御も実行する。図３は制御部７の構成の一例を示すブロック図であり、外部ユニット２と記憶部８との間でやり取りされる電子情報データのエラーチェックを行う構成を備えている。
【００２０】
この制御部７の主な動作を説明すると、制御部７は、外部Ｉ／Ｆ部５を介して記憶部８に記憶させるべき電子情報であるデータ信号Ｓａを受け取ると、内部のエラーチェック部１１に出力する。エラーチェック部１１では、データ信号Ｓａをエラーチェックしつつ、バッファ９に出力する。バッファ９は、エラーチェック部１１より入力したデータ信号Ｓａを保持し、出力制御信号Ｓｃの値に従って当該保持データをデータ信号Ｓｂとして記憶部８に書き込む。一方、データ信号Ｓａのエラーを検出した場合、エラーチェック部１１は、外部Ｉ／Ｆ部５を介して外部ユニット２にエラー検出信号Ｓｄを出力し、データエラーの発生を通知する。このとき、データ信号Ｓｂを記憶部８に書き込む処理は実行されない。
【００２１】
また、制御部７は、外部Ｉ／Ｆ部５を介して外部ユニット２に記憶部８から読み出したデータを出力する際、ＣＲＣ（ＣｙｃｌｉｃＲｅｄｕｎｄａｎｃｙＣｈｅｃｋ）やパリティなどのエラーチェックデータも生成して一緒に出力する。つまり、エラーチェックデータ生成部１０は、記憶部８から読み出した記憶部読み出し信号Ｓ_Ａが入力されると、当該信号Ｓ_Ａに基づいてエラーチェックデータを生成し、このエラーチェックデータと記憶部読み出し信号Ｓ_Ａとを出力信号Ｓ_Ｂとして外部Ｉ／Ｆ部５を介して外部ユニット２に送信する。
【００２２】
被制御基板１との間で電子情報をやり取りする外部ユニット２としては、少なくとも、被制御基板１上の記憶部８に電子情報として基板固有情報を書き込んだり、記憶部８から基板固有情報を読み出すためのソフトウェアを稼動させることが可能なコンピュータ装置を使用する。例えば、パーソナルコンピュータや携帯情報端末（ＰＤＡ：ＰｅｒｓｏｎａｌＤｉｇｉｔａｌＡｓｓｉｓｔａｎｔｓ）などが考えられる。また、外部ユニット２から記憶部８へデータを送信する際、書き込みデータとともにＣＲＣやパリティなどのエラーチェックデータも送信し、且つ受信データ中のエラーチェックデータをもとに当該受信データのエラーチェックを行う機能を上記ソフトウェアに持たせてもよい。
【００２３】
次に動作について説明する。
被制御基板１は、コンピュータ内の専用バスに装着して使用されることで、当該コンピュータに新たな情報処理機能を与える。上記専用バスとしては、例えばＰＣＩバスやＳＣＳＩバスなどが挙げられる。このとき、被制御基板１は、上記専用バスを介してコンピュータ側から電源電圧が供給される。つまり、被制御基板１内部では、電源切替部６が電源供給経路Ｐ１と電源供給経路Ｐ３との間を遮断し、電源供給経路Ｐ２を介して上記電源電圧が各構成部に供給される状態となっている。これにより、被制御基板１は、コンピュータ内のマザーボードなどの制御基板から監視・制御されて通常動作を行う。
【００２４】
一方、上記コンピュータから被制御基板１を取り外すと、電源切替部６は、電源供給経路Ｐ１と電源供給経路Ｐ３とを接続する。例えば、電源切替部６が、電源供給経路Ｐ２からの電源電圧によって電源供給経路Ｐ１と電源供給経路Ｐ３との接続を遮断しており、基板１の取り外しによって電源供給経路Ｐ２を介して電源が供給されなくなると、直ちに電源供給経路Ｐ１と電源供給経路Ｐ３とを接続する。
【００２５】
次に、ケーブル３を介してコネクタ４と外部ユニット２とを接続すると、外部ユニット２側から電源供給経路Ｐ１，Ｐ３を介して、外部Ｉ／Ｆ部５、電源切替部６、制御部７及び記憶部８に電源電圧が供給される。このとき、電源切替部６は、外部ユニット２側からの電源供給に切り替わった旨を通知する外部電源切替通知信号Ｓ１を制御部７に出力する。これにより、被制御基板１と外部ユニット２との間でデータ通信接続が確立する。
【００２６】
この状態において、外部ユニット２から被制御基板１に対してデータ書き込み要求と共に書き込みデータが送られると、外部Ｉ／Ｆ部５は、受信データ及びデータ書き込み要求をデータ信号Ｓａとして制御部７に送信する。制御部７では、エラーチェックデータ部１１やバッファ９が協働して受信データのエラーチェックを行い、エラーが検出されなければ、受信データをデータ信号Ｓｂとして記憶部８に書き込む。また、エラーが検出されれば、記憶部８に受信データを書き込まず、外部Ｉ／Ｆ部５を介してデータエラーの発生を通知するエラー検出信号Ｓｄを外部ユニット２に出力する。
【００２７】
反対に、外部ユニット２から被制御基板１に記憶部８のデータ読み出し要求が送られると、外部Ｉ／Ｆ部５は、受信したデータ読み出し要求をデータ信号Ｓａとして制御部７に送信する。制御部７では、データ読み出し要求に合致するデータ（記憶部読み出し信号Ｓ_Ａ）を記憶部８から読み出し、当該データを基にしてエラーチェックデータ生成部１０が生成したエラーチェックデータと共に出力信号Ｓ_Ｂとして、外部Ｉ／Ｆ部５を介して外部ユニット２に送信する。
【００２８】
外部ユニット２では、受信データである信号Ｓ_Ｂのエラーチェックを行い、エラーを検出したら被制御基板１に対して再度読み出し要求を行う。このあと、外部ユニット２にて、規定回数受信データエラーを検出すると、読み出し不可として被制御基板１に対するデータ読み出し要求を停止する。
【００２９】
次に、制御部７によるエラーチェックデータ生成処理を詳細に説明する。
図４に示すように、エラーチェックデータ生成部１０は、カウンタ１２、セレクタ１４、誤り検出符号生成回路１３、パルス生成回路１５及び基準クロック発生器１６から構成される。基準クロック発生器１６が生成した基準クロック信号ＣＬＫ１は、カウンタ１２、誤り検出符号生成回路１３及びセレクタ１４に出力される。これにより、基準クロック信号ＣＬＫ１に同期してエラーチェックデータ生成処理が実行される。カウンタ１２は、基準クロック信号ＣＬＫ１を基にして、記憶部８から読み出された記憶部読み出し信号Ｓ_Ａを構成するデータ数を１ビットずつカウントし、カウント値をパルス生成回路１５に出力する。
【００３０】
パルス生成回路１５では、カウンタ１２からの出力信号であるカウント値を基にしてパルス信号Ｓ_{ｐｕｌｓｅ}を生成し、誤り検出符号生成回路１３及びセレクタ１４に出力する。ここでは、図５に示すように、誤り検出符号生成回路１３を、例えばフリップフロップ１８−０〜１８−７及び排他的論理和回路１７から構成した巡回シフトレジスタ回路にて実現することで、記憶部読み出し信号Ｓ_Ａを基にしてＣＲＣによる誤り検出符号（図５中のＤ０〜Ｄ７）を生成し、出力信号Ｓｅとして出力する。セレクタ１４では、パルス信号Ｓ_{ｐｕｌｓｅ}を基に、記憶部読み出し信号Ｓ_Ａ及び信号Ｓｅのいずれか一方を選択し、出力信号Ｓ_Ｂとして外部Ｉ／Ｆ部５に出力する。
【００３１】
ここで、エラーチェックデータ生成部の動作を説明するタイミングチャートである図６に沿ってエラーチェックデータ生成処理を説明する。
先ず、記憶部８から読み出された記憶部読み出し信号Ｓ_Ａが、ａ，ｂ，ｃ，ｄ，・・・，ｙ，ｚの順でエラーチェックデータ生成部１０に入力してくると、カウンタ１２が逐次カウントする。このとき、セレクタ１４は、記憶部読み出し信号Ｓ_Ａを選択しており、記憶部読み出し信号Ｓ_Ａを出力信号Ｓ_Ｂとして出力している。同時に、誤り検出符号生成回路１３は、フリップフロップ１８−０〜１８−７及び排他的論理和回路１７からなる巡回シフトレジスタ回路によって記憶部読み出し信号Ｓ_Ａを基にして誤り検出符号Ｄ７，Ｄ６，Ｄ５，・・・，Ｄ０を計算する。
【００３２】
カウンタ１２が、記憶部読み出し信号Ｓ_Ａの最後のビットデータまでをカウントすると（図示の例では、カウント値が２６となった時点）、パルス生成回路１５は、パルス信号Ｓ_{ｐｕｌｓｅ}を誤り検出符号生成回路１３及びセレクタ１４に出力する。誤り検出符号生成回路１３では、パルス信号Ｓ_{ｐｕｌｓｅ}の入力をトリガとして、誤り検出符号Ｓｅの生成を停止し、この時点で確定している誤り検出符号Ｄ７，Ｄ６，Ｄ５，・・・，Ｄ０を出力信号Ｓｅとしてそれぞれ順番にセレクタ１４に出力する。
【００３３】
セレクタ１４では、パルス信号Ｓ_{ｐｕｌｓｅ}を受けると、誤り検出符号生成回路１３からの出力信号Ｓｅを選択し、出力信号Ｓ_Ｂとして外部Ｉ／Ｆ部５に出力する。この出力信号Ｓ_Ｂは、外部Ｉ／Ｆ部５からコネクタ４及びケーブル３を介して外部ユニット２に送信される。
【００３４】
続いて、カウンタ１２が、誤り検出符号の数だけカウントすると（図示の例では、カウント値が３３となった時点）、パルス生成回路１５は、パルス信号Ｓ_{ｐｕｌｓｅ}の出力を停止する。これにより、記憶部読み出し信号Ｓ_Ａが、制御部７内のエラーチェックデータ生成部１０を通過すると、当該信号Ｓ_Ａを構成するビット列の最後尾に誤り検出符号が付加されることとなる。
【００３５】
また、外部ユニット２においても、上述したものと同様なエラーチェックデータ生成処理をハードウェア及び／又はソフトウェアにて実行することで、被制御基板１との間でエラーチェックを実施しながらデータのやり取りを行うことができる。
【００３６】
次に、制御部７によるエラーチェック処理を詳細に説明する。
図７は制御部７内のエラーチェック処理を実行する構成を示す図である。図に示すように、エラーチェック部１１は、基準クロック発生器１９、カウンタ２０及び誤り検出回路２１から構成される。基準クロック発生器１９が生成した基準クロック信号ＣＬＫ１は、カウンタ２０及び誤り検出回路２１に出力される。これにより、基準クロック信号ＣＬＫ１に同期してエラーチェック処理が実行される。カウンタ２０は、基準クロック信号ＣＬＫ１を基にして外部ユニット２から送信されたデータ信号Ｓａを構成するデータ数を１ビットずつカウントし、カウント値を誤り検出回路２１に出力する。
【００３７】
誤り検出回路２１は、例えば図８に示すように、フリップフロップ１８−０〜１８−７及び排他的論理和回路１７からなる巡回シフトレジスタと論理和回路２２とから構成し、基準クロック発生器１９からの基準クロック信号ＣＬＫ１に同期しながら、カウンタ２０からのカウント値に従ってデータ信号Ｓａについてのエラーチェック処理を実行する。ここで、データ信号Ｓａは、図４〜６にて説明したエラーチェックデータ生成処理と同様な方法で、外部ユニット２側で誤り検出符号が付加されているものとする。
【００３８】
制御部７に入力されたデータ信号Ｓａがエラーチェック部１１までに誤りが発生していなかった場合、誤り検出回路２１にデータ信号Ｓａ中の最後の誤り検出符号Ｄ０が入力された時点で、巡回シフトレジスタ回路からの出力は、ＣＲＣの計算結果によって全て０になる。従って、論理和回路２２からの出力信号Ｓｃ（Ｓｄ）の値は、「０」となる。一方、誤りが発生していた場合、巡回シフトレジスタ回路からのいずれかの出力が０にならず、論理和回路２２からの出力信号Ｓｃ（Ｓｄ）の値は、「１」となる。
【００３９】
バッファ９では、データ信号Ｓａに係るデータを保持すると共に、誤り検出回路２１から入力した信号Ｓｃの値が「１」であると、データ信号Ｓａに係るデータを出力せず、信号Ｓｃの値が「１」であれば、内部に保持していたデータ信号Ｓａに係るデータを記憶部書き込み信号Ｓｂとして記憶部８に出力する。
【００４０】
ここで、エラーチェック部の動作を説明するタイミングチャートである図９に沿ってエラーチェック処理を説明する。
先ず、外部ユニット２から入力されたデータ信号Ｓａが、ａ，ｂ，ｃ，ｄ，・・・，Ｄ１，Ｄ０の順でエラーチェック部１１に入力してくると、カウンタ２０が逐次カウントする。このとき、バッファ９では、データ信号Ｓａを逐次入力し保持する。カウンタ２０が、データ信号Ｓａの最後のビットデータまでをカウントすると（図示の例では、カウント値が３３となった時点）、誤り検出回路２１は、この時点で確定している誤り検出結果を、出力信号Ｓｃ，Ｓｄとしてそれぞれバッファ９及び外部Ｉ／Ｆ部５に出力する。
【００４１】
バッファ９では、出力信号Ｓｃが「０」のとき、内部に保持していたデータ信号Ｓａに係るデータを記憶部書き込み信号Ｓｂとして記憶部８に出力し記憶させる。一方、出力信号Ｓｃが「１」のとき、データ信号Ｓａに係るデータを出力しない。また、外部ユニット２においても、上述したものと同様なエラーチェック処理をハードウェア及び／又はソフトウェアにて実行することで、被制御基板１との間でエラーチェックを実施しながらデータのやり取りを行うことができる。
【００４２】
以上のように、この実施の形態１によれば、電子情報データのやり取りを行う外部ユニット２に内蔵することなく、その外部から接続可能な入出力インタフェースであって、外部ユニット２側から電源電圧が供給される外部Ｉ／Ｆ部５と、記憶部８と外部ユニット２との間におけるデータのやり取りを制御する制御部７と、外部Ｉ／Ｆ部５を介した電源供給経路と通常動作に用いられる電源供給経路とを切り替えて、外部ユニット２との間でデータのやり取りを実行する制御部７や記憶部８などの構成部と外部Ｉ／Ｆ部５を介した電源供給経路とを接続する電源切替部６とを備えたので、記憶部８に対する電子情報データの読み書き処理のために主電源からの電源供給を必要とせず、消費電力に関して効率的な処理が可能である。また、上記入出力インタフェースを有する外部ユニット２があればよく、専用バスを搭載する専用の処理端末装置を必要としない上、当該処理端末装置に内蔵することがないことから、記憶部８に対するデータの読み書きに要する操作を簡易化することができる。
【００４３】
さらに、記憶部８に対するデータ書き込み及び／又は記憶データの読み出しの際に、データのエラーチェックを実行するエラーチェック部１１やエラーチェックデータ生成部１０を備えたので、ノイズなどで誤ったデータが記憶部８に書き込まれることや、被制御基板１と外部ユニット２とが互いにノイズなどで誤ったデータを受け取ることを防止することができる。
【００４４】
なお、上記実施の形態１では、エラーチェックの例としてＣＲＣとパリティを挙げたが、本発明はこれに限らず、他のエラーチェック方法を用いる構成にして構わない。この場合においても、上述したものと同様な効果が得られることは言うまでもない。
【００４５】
また、上記実施の形態１では、制御部７に、外部ユニット２から受信したデータのエラーチェック処理を実行する構成部と、記憶部８から読み出したデータについてのエラーチェックデータを生成する構成部の両方を設けた例を示したが、外部ユニット２の構成などを考慮していずれか一方のみとしてもよい。
【００４６】
実施の形態２．
図１０はこの発明の実施の形態２による電子機器の構成を示すブロック図であり、図１と同様に電子機器の例としてコンピュータの機能を拡張させるための機能拡張ユニット（被制御基板）を示している。実施の形態２による被制御基板（電子機器）１Ａは、補助記憶部２３を設けた点で上記実施の形態１で示した被制御基板１と異なる。補助記憶部２３は、記憶部８に書き込むために外部ユニット２から送信されたデータが記憶部８に先立って書き込まれる。このとき、当該データが正常に記憶されたか否かを示す通知データも書き込まれる。これにより、当該通知データが検出されるか否かによって、補助記憶部２３に正常に保持されたデータのみを記憶部８に書き込むことができる。なお、図１と同一若しくはそれに相当する構成要素には同一符号を付して重複する説明を省略する。
【００４７】
次に動作について説明する。
先ず、ケーブル３を介してコネクタ４と外部ユニット２とを接続すると、外部ユニット２側から電源供給経路Ｐ１，Ｐ３を介して、外部Ｉ／Ｆ部５、電源切替部６、制御部７及び記憶部８に電源電圧が供給される。このとき、電源切替部６は、外部ユニット２側からの電源供給に切り替わった旨を通知する外部電源切替通知信号Ｓ１を制御部７に出力する。これにより、被制御基板１Ａと外部ユニット２との間でデータ通信接続が確立する。
【００４８】
この状態において、外部ユニット２から被制御基板１Ａに対してデータ書き込み要求と共に書き込みデータが送られると、外部Ｉ／Ｆ部５は、受信データ及びデータ書き込み要求を制御部７に送信する。制御部７では、外部Ｉ／Ｆ部５を介して受信したデータを、記憶部８に先だって補助記憶部２３に書き込んでいき、全データの書き込みが完了すると、通信異常がなく書き込みを終了した旨を通知する書き込み終了データ（成否情報）を書き込む。
【００４９】
このあと、被制御基板１Ａをコンピュータ内の専用バスに装着すると、電源切替部６が電源供給経路Ｐ１と電源供給経路Ｐ３との間を遮断し、電源供給経路Ｐ２を介して上記電源電圧が被制御基板１Ａ内の各構成部に供給される。このとき、電源切替部６は、電源供給経路Ｐ２を介した電源供給に切り替わった旨を通知する外部電源切替通知信号Ｓ１を制御部７に出力する。
【００５０】
制御部７では、外部電源切替通知信号Ｓ１を受けると、補助記憶部２３に書き込まれたデータの読み取り処理を実行する。ここで、読み取ったデータの中から書き込み終了データを検出すると、制御部７は、書き込み終了データ以外の読み取りデータ、つまり、外部ユニット２から送信された書き込みデータを記憶部８に書き込み、補助記憶部２３の記憶内容を全て消去する。一方、書き込み終了データが検出されないとき、制御部７は、記憶部８に対する書き込み処理を実行しない。
【００５１】
このように構成することで、補助記憶部２３に正常に書き込まれたデータ内容のみを記憶部８に設定することができる。例えば、補助記憶部２３に対するデータ書き込み中に、外部ユニット２とコネクタ４をつなぐケーブル３が切れ、記憶部８や補助記憶部２３への電源供給が切れた場合であっても、不正データが記憶部８に書き込まれることはない。
【００５２】
また、制御部７は、外部電源切替通知信号Ｓ１より電源供給経路Ｐ１を介して電源供給されていることを検知した場合、補助記憶部２３からのデータ読み取り処理及び記憶部８へのデータ書き込み処理を実行しない。
【００５３】
以上のように、この実施の形態２によれば、記憶部８に先立って外部ユニット２からの送信データが書き込まれると共に、当該データの書き込み処理が正常に完了すると、その旨を通知する書き込み終了データが設定される補助記憶部２３を設け、補助記憶部２３から読み取ったデータ中に書き込み終了データが検出された場合のみ、制御部７が外部ユニット２から送信された書き込みデータを記憶部８に書き込むように構成したので、正常に書き込まれたデータ内容のみを記憶部８に設定することができる。
【００５４】
なお、上記実施の形態２では、エラーチェック処理やエラーチェックデータの生成処理について言及しなかったが、上記実施の形態１と同様に、上記処理係る構成部を制御部７や外部ユニット２に持たせてバーストエラーに対応できるように構成してもよい。
【００５５】
【発明の効果】
以上のように、この発明によれば、電子情報が読み書きされる記憶部と、外部からの電源供給を伴った電子情報のやり取りを中継するインタフェース部と、複数の電源供給経路と接続しており、インタフェース部を介して外部との間で電子情報をやり取りするにあたり、他の電源供給経路から当該インタフェース部を介した電源供給経路に切り替える電源切替部と、電源切替部が切り替えた経路から供給される電源にて動作し、インタフェース部を介して外部との間でやり取りされる電子情報を記憶部に読み書きする制御部とを備えるので、機器内部の記憶部に対する電子情報の読み書き処理のために主電源からの電源供給を必要とせず、消費電力に関して効率的な処理が可能な上、その処理に要する操作を簡易化することができるという効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１による電子機器の構成を示すブロック図である。
【図２】図１中の電源切替部の構成を示すブロック図である。
【図３】図１中の制御部の構成を示すブロック図である。
【図４】図３中のエラーチェックデータ生成部の構成を示すブロック図である。
【図５】図４中の誤り検出符号生成回路の構成を示すブロック図である。
【図６】エラーチェックデータ生成部の動作を説明するタイミングチャートである。
【図７】エラーチェック処理を実行する構成部を示すブロック図である。
【図８】図７中の誤り検出回路の構成を示すブロック図である。
【図９】エラーチェック部の動作を説明するタイミングチャートである。
【図１０】この発明の実施の形態２による電子機器の構成を示すブロック図である。
【符号の説明】
１，１Ａ被制御基板（電子機器）、２外部ユニット、３ケーブル、４コネクタ（インタフェース部）、５外部Ｉ／Ｆ部（インタフェース部）、６電源切替部、７制御部、８記憶部、９バッファ、１０エラーチェックデータ生成部、１１エラーチェック部、１２，２０カウンタ、１３誤り検出符号生成回路、１４セレクタ、１５パルス生成回路、１６，１９基準クロック発生器、１７排他的論理和回路、１８−０〜１８−７フリップフロップ、２１誤り検出回路、２２論理和回路、２３補助記憶部。

Claims

電子情報が読み書きされる記憶部と、
外部からの電源供給を伴った電子情報のやり取りを中継するインタフェース部と、
複数の電源供給経路と接続しており、上記インタフェース部を介して外部との間で電子情報をやり取りするにあたり、他の電源供給経路から当該インタフェース部を介した電源供給経路に切り替える電源切替部と、
上記電源切替部が切り替えた経路から供給される電源にて動作し、上記インタフェース部を介して外部との間でやり取りされる電子情報を上記記憶部に読み書きする制御部と
を備えた電子機器。
インタフェース部を介して受信した電子情報が記憶部に先だって書き込まれると共に、当該電子情報の受信の成否を特定する成否情報が書き込まれる補助記憶部を備え、
制御部は、上記成否情報によって上記電子情報が正常に上記補助記憶部に書き込まれたと判断される場合のみ、当該電子情報を上記記憶部に書き込むことを特徴とする請求項１記載の電子機器。
制御部は、外部との通信中に発生したエラーの有無を特定するための所定の内容を有するエラーチェック情報が付加された電子情報を受信すると、記憶部に書き込む前に上記エラーチェック情報が上記所定の内容に合致しているか否かによって上記電子情報のエラーチェック処理を実行し、エラーがないと判断される場合のみ上記電子情報を上記記憶部に書き込むことを特徴とする請求項１又は請求項２記載の電子機器。
制御部は、記憶部から読み出した電子情報に、外部との通信中に発生したエラーの有無を特定するための所定の内容を有するエラーチェック情報を付加して、インタフェース部を介して外部に送信することを特徴とする請求項１から請求項３のうちのいずれか１項記載の電子機器。
インタフェース部は、ＵＳＢインタフェースであることを特徴とする請求項１から請求項４のうちのいずれか１項記載の電子機器。