JP3603956B2 - 通信制御装置のバッファ管理方式 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、通信制御装置のバッファ管理方式に関し、特に、通信制御ＬＳＩのバッファ管理機能の故障検出、およびバッファ情報転送誤りを検出できる通信制御装置のバッファ管理方式に関するものである。
【０００２】
【発明の概要】
図２のバッファメモリ１３上のバッファ割り付けを、図１における本発明の初期状態でのバッファメモリブロック割付２１及びバッファ内情報２２に示すように、バッファ全体を大きく３分割し、３分割した先頭ブロックの次バッファチェイン情報として次の３分割した先頭ブロック情報を書き込み、図３、図５または図６、図８に示すフローチャートのプログラムを図２の主メモリ１２上に格納し、図２のＭＰＵ（マイクロプロセッサ）１０が主メモリ１２に格納されたプログラムを実行することにより図２の通信制御装置１を制御し、他プログラム（図示せず）により通信回線６上で送受信されるフレームの転送に有効に利用されたかどうかを監視することにより、バッファ管理機能の故障検出およびバッファ情報転送誤りを検出する。
【０００３】
本発明の特徴は、図１の従来の初期状態での次バッファチェーン情報２５と図１のバッファブロック番号２０を対比させて説明すると、従来は全てのバッファを初期状態でバッファチェーンに組み込んでいたのに対して、本発明はバッファ管理機能の故障検出とバッファ情報転送誤りとを検出し、かつ故障解析を容易にするために、例えばブロック０００ｈと５５５ｈとＡＡＡｈとＦＦＦｈとを選択すること、選択したバッファをテストにのみ使用すること、周期起動により定期的にテストを行なわせて故障や誤りの早期検出及び潜在化防止を図ることである。
【０００４】
【従来の技術】
多重回線を処理可能な通信制御ＬＳＩ（Ｏ社製ＤＬＣ１６−ＬＳＩ）を搭載したパッケージ（ＣＳ７Ｃ８Ａ）の試験で送受信データ照合エラーが発生した。故障原因は、最終的にバスの断線であったが、現象が毎回変化するために原因がなかなかつかめず、通信制御ＬＳＩの持つハッファ制御／報告関係故障を疑い、解析のために本発明に示すバッファメモリブロックの割り付けを持つ試験プログラムに変更してもらい、バスないし通信制御ＬＳＩでバッファ情報化が発生していることをつきとめることができた。
【０００５】
送受信バッファは、一度使用した後にバッファキューのおしりにくっつけ何度でも使用されるためにチェーンのされかたが複雑となり、実際交換機に通信制御装置が組み込まれ故障があると、解析はほぼ絶望的であって、更に悪いことにバッファ情報が化けると最終的にメモリのアクセスアドレスが無作為的となりデータ化けを惹き起こす。
【０００６】
上記の如き課題を解決する為に、従来、例えば、特開昭５８−１３９２４７号公報に開示された“メモリバッア保留時間異常検出方式”、特開平９−９１１７２号公報に開示された“メモリ制御状態監視装置”、特開平１１−１０２３２５号公報に開示された“メモリ監視方式”等が提案されている。
【０００７】
【発明が解決しようとする課題】
しかしながら、叙上の従来技術では、十分に満足すべき効果は得られなかった。
【０００８】
本発明は従来の上記実情に鑑み、従来の技術に内在する上記欠点を解消する為になされたものであり、従って本発明の目的は、通信制御ＬＳＩのバッファ管理機能の故障検出及びバッファ情報転送誤りを的確に検出することを可能とした通信制御装置の新規なバッファ管理方式を提供することにある。
【０００９】
本発明は、以上に述べた背景があり、運用中故障発生にも対応可能なように周期的試験を可能とする方式も追加されている。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、本発明にかかる通信制御装置のバッファ管理方式は、プログラム制御により動作する上位ＣＰＵ（中央処理装置および主記憶装置）と、他装置（入出力装置等）と、通信制御装置と、各装置間を接続し情報転送に使用されるシステムバスとを具備し、前記通信制御装置は、ＭＰＵ（マイクロプロセッサ）と、主メモリと、バッファメモリと、ＤＭＡＣ（ダイレクトメモリアクセスコントローラ）と、通信制御ＬＳＩとにより構成されるバッファ管理方式であって、前記バッファメモリ上のバッファ割り付けを初期状態でのバッファメモリブロック割付についてバッファ全体を大きく３分割し、３分割した先頭ブロックの次バッファチェイン情報として次の３分割した先頭ブロック情報を書き込み、前記主メモリに格納されたフローのプログラムに従って前記ＭＰＵが実行することにより前記通信制御装置を制御し、通信回線上で送受信されるフレームの転送に有効に利用されたかどうかを監視することによりバッファ管理機能の故障検出およびバッファ情報転送誤りを検出することを特徴としている。
【００１１】
前記バッファ管理機能の故障検出とバッファ情報転送誤りとを検出し、かつ故障解析を容易にするために特定のブロックを選択し、選択したバッファをテストにのみ使用し、周期起動により定期的にテストを行わせて故障や誤りの早期検出及び潜在化防止を実現している。
【００１２】
前記ＭＰＵは、前記主メモリに格納されるプログラム（ファームウェア）により前記通信制御装置の全体の制御及びプロトコル処理を行う。
【００１３】
前記バッファメモリは、通信回線上で送信、受信されるデータを一時的に格納する機能を有し、前記主メモリと一体化される場合もある。
【００１４】
前記通信制御ＬＳＩは、一般的にはフラグ同期ないしＨＤＬＣフォーマットと称される形式のフレームを通信回線経由で通信相手と送信、受信する機能を有し、各種プロトコルのレイヤ２の処理を行う場合もある。
【００１５】
前記ＤＭＡＣは、前記主メモリまたは前記バッファメモリと前記上位ＣＰＵ内に設けられた主記憶装置間のデータ転送処理をシステムバス経由で行う。
【００１６】
前記通信制御ＬＳＩは、ＨＤＬＣフォーマット形式の送受信フレームのうち通信回線の受信側からの受信フレームのデータ部分を前記バッファメモリに用意されたデータバッファに書き込み、前記通信回線の送信側送信フレームのデータ部分には、前記バッファメモリのデータバッファに用意されたデータを読み出して挿入する。
【００１７】
前記送受信フレームにフレームとフレーム間の識別に使用するフラグを設け、フレーム全体のエラーチェックに用いられるＦＣＳを設け、フレームの送受信を行う際に前記通信制御ＬＳＩは前記フラグ、ＦＣＳを生成または削除する。
【００１８】
前記通信制御ＬＳＩは、１フレームの送信完了または受信完了時に前記ＭＰＵ上で実行されているファームウェアに対して、使用したバッファ情報、送受信したデータ長、１個の通信制御ＬＳＩが複数の多重化された通信回線の処理を行うような通信制御装置あるいは１個の通信制御装置に複数の通信制御ＬＳＩを搭載し複数の通信回線を処理する場合に必要となる回線番号またはチャネル番号等を通知する。
【００１９】
本発明の特徴を要約すれば下記（１）〜（８）の通りである。
【００２０】
（１）、配下通信制御ＬＳＩのバッファ管理機能の故障を検出する点。
【００２１】
（２）、テスト用のバッファと通常使用するバッファを分ける点。
【００２２】
（３）、テストを周期的に実施する点。
【００２３】
（４）、故障解析に有効な情報を提供できる点。
【００２４】
（５）、通常状態でテスト用バッファが使用されなかったことを監視している点。
【００２５】
（６）、初期設定の段階で連続設定可能なバッファチェーンを分断し途中のバッファをチェーンより外す点。
【００２６】
（７）、テスト用バッファとして“ａｌｌ０”“ａｌｌ１”“０１０１パターン”“１０１０パターン”を選択した点。
【００２７】
（８）、使用されたテスト用バッファを送受信バッファチェーンに戻さない点。
【００２８】
【発明の実施の形態】
次に、本発明をその好ましい一実施の形態における一実施例について図面を参照しながら詳細に説明する。
【００２９】
図１は、本発明による一実施の形態におけるバッファのバッファ割り付けの一実施例を示すフォーマット図、図２は、本発明による一実施の形態を示すブロック構成図である。
【００３０】
【実施の形態の構成】
図２を参照して、本発明の対象であるハードウェアについて説明する。
【００３１】
図２を参照するに、本発明に係る通信制御装置のバッファ管理方式の一実施の形態は、ＭＰＵ１０と、ダイレクトメモリアクセスコントローラ（ＤＭＡＣ）１１と、主メモリ１２と、バッファメモリ１３と、通信制御ＬＳＩ１４と、バス１５とを含む通信制御装置１と、プログラム制御により動作する上位ＣＰＵ（中央処理装置および主記憶装置）２と、他装置（入出力装置等）３、４と、通信制御装置１と各装置間を接続して情報転送に使用されるシステムバス５とにより構成され、通信制御装置１の内部は、ＭＰＵ（マイクロプロセッサ）１０と主メモリ１２とバッファメモリ１３とＤＭＡＣ（ダイレクトメモリアクセスコントローラ）１１と通信制御ＬＳＩ１４とにより構成されている。
【００３２】
本発明の対象である通信制御装置１は、概略次のように動作する。
【００３３】
ＭＰＵ１０は、主メモリ１２に格納されるプログラム（ファームウェア）により通信制御装置１全体の制御及びプロトコル処理を行う。
【００３４】
主メモリ１２は、ＭＰＵ１０が処理するプログラム及びデータを記憶する。
【００３５】
バッファメモリ１３は、通信回線６上で送信、受信されるデータを一時的に格納するメモリであって、主メモリ１２と一体化される場合もある。
【００３６】
通信制御ＬＳＩ１４は、一般的にはフラグ同期ないしＨＤＬＣ（Ｈｉｇｈ−ｌｅｖｅｌ Ｄａｔａ Ｌｉｎｋ Ｃｏｎｔｒｏｌ）フォーマットと称される形式のフレームを通信回線６経由で通信相手と送信、受信するＬＳＩであって、各種プロトコルのレイヤ２の処理を行う場合もある。
【００３７】
ＤＭＡＣ１１は、主メモリ１２またはバッファメモリ１３と上位ＣＰＵ２内に設けられた主記憶装置間のデータ転送処理をシステムバス５経由で行う。
【００３８】
次に、図１を参照して本発明とハードウェアの関係について説明する。
【００３９】
回線上フレーム２３は、ＨＤＬＣフォーマットの通信回線６上の送受信フレームを表す。通信回線６の受信側からの受信フレームのデータ部分を通信制御ＬＳＩ１４がバッファメモリ１３に用意されたデータバッファに書き込む。通信回線６の送信側送信フレームのデータ部分には、バッファメモリ１３のデータバッファに用意されたデータを通信制御ＬＳＩ１４が読み出して挿入する。フラグはフレームとフレームの識別、ＦＣＳはフレーム全体のエラーチェックに用いられ、フレームの送受信を行う際に通信制御ＬＳＩ１４が生成または削除する。
【００４０】
送受信完了報告２４は、１フレームの送信完了または受信完了時に通信制御ＬＳＩ１４からのＭＰＵ１０上で実行されているファームウェアに対する通知であり、使用したバッファ情報、送受信したデータ長、１個の通信制御ＬＳＩが複数の多重化された通信回線の処理を行うような通信制御装置や１個の通信制御装置に複数の通信制御ＬＳＩを搭載し複数の通信回線を処理する場合に必要となる回線番号またはチャネル番号等が含まれる。
【００４１】
次に図１を参照して本発明のバッファ管理について説明する。
【００４２】
本発明の初期状態でのバッファメモリブロック割付（次バッファチェーン情報）２１は、バッファメモリ１３を所定のブロック長で分割し、各ブロックに対し０番から始まる相対的なブロック番号を付与して通信制御装置１４が必要とするバッファの管理を行う場合を示す。
【００４３】
バッファ内情報２２は、バッファメモリ１３の１ブロックの拡大図であって、バッファチェーンを行う場合の次バッファチェーン情報が各ブロック先頭番地に次に使用されるブロック番号を格納することを示す。
【００４４】
尚、バッファメモリを所定のブロック長で分割してブロック番号の代わりに各ブロックの先頭実アドレスでバッファを管理する通信制御装置も実在するが、ブロック番号を実アドレスと読み替えるだけで考え方は基本的に同じために本発明では特に説明を省略する。
【００４５】
次に、図１及び図２を使用して本発明の目的および手段について説明する。
【００４６】
本発明は、図２に吹き出しで示した、バス１５上のバッファ情報転送誤り、および通信制御ＬＳＩ１４のバッファ管理機能故障発生検出を目的とし、故障発生時にバッファチェーンが異常になることが予想されるために、１ビット故障発生時の検出及び被疑解析が容易なブロック番号を持つバッファブロック番号２０に示すバッファを利用して、回線上フレームの送受信を行わせる手段と、故障状態でなければバッファチェーンに組み込まれたバッファが正常使用され送受信完了報告される手段を用いて、両手段の制御および監視をプログラムで周期的に実行する通信制御装置のバッファ管理方式である。
【００４７】
【実施の形態の動作】
次に、本発明による一実施の形態の動作を、図３〜図８に示されたフローチャートを参照しながら詳細に説明する。
【００４８】
最初（初期状態）に、図１のバッファブロック番号２０で指定されたバッファ（以下のフローチャートの説明ではテストバッファと称する）を除いたバッファをチェーンし使用待ちバッファキューへ登録する。
【００４９】
図３、図５は、通信制御装置１で通信制御ＬＳＩ１４が１個搭載され通信回線６を１本接続するハードウェア構成を想定したフローチャートであり、主メモリ１２上に図４に示されたメモリマップ３０に示したポインタやカウンタやテーブルをマッピングする。
【００５０】
図３におけるステップ４０の周期起動のフローにおいて、テスト用に確保したバッファメモリ１３上のバッファを使用待ちバッファキュー（図示せず）に追加し、通信制御ＬＳＩ１４に取り込み指示を出して終了する（図３のステップ４１〜４４）。
【００５１】
次に図５を参照するに、送受信完了報告２４（図１参照）に示した通信制御ＬＳＩ１４からの通知がある度に、ステップ５０の送受信完了報告のフローで、テスト用バッファの追加指示が無い状態（監視中フラグ３６“ＯＦＦ”）ではテスト用バッファとして指定したバッファが使用されなかったことの確認監視を行い、テスト用バッファの追加指示がある状態（監視中フラグ３６“ＯＮ”）では追加指示を行う以前にバッファキューに残っていたバッファに対応する送受信完了報告ではテスト用バッファが使用されなかったことの確認監視を行い、テスト用バッファに対応する送受信完了報告（最後の４フレーム）ではテスト用バッファが使用されたことの確認監視とテスト用バッファをバッファキューより外す処理を行い、テスト用バッファを使い切った状態になると、監視中フラグ３６を“ＯＦＦ”としてテスト用バッファの追加指示が無い状態に移行する（図５のステップ５０〜５９）。
【００５２】
通信制御装置１は、バッファの確認監視中に異常を検出すると、上位ＣＰＵ２へ報告し通信制御装置１を閉塞状態に移行させる（図５のステップ５６）。
【００５３】
図６、図８は、通信制御装置１に通信制御ＬＳＩ１４が複数個搭載され、各通信制御ＬＳＩ１４に通信回線６を１本接続するハードウェア構成を想定したフローチャートであり、主メモリ１２上に図７に示されたメモリマップ３０に示したポインタやカウンタやテーブルをマッピングする（図７のメモリマップは図４のメモリマップ３０に正常報告数カウンタ３８を追加したもの）。
【００５４】
図６におけるステップ４０の周期起動のフローにおいてテスト用に確保したバッファメモリ１３上のバッファを使用待ちバッファキュー（図示せず）に追加し、通信制御ＬＳＩ１４に取り込み指示を出し終了する（図６のステップ４１〜４５、図３のステップ４３を追加ステップ４５に変更）。
【００５５】
次に図８を参照するに、送信完了報告２４に示した通信制御ＬＳＩ１４からの通知があるたびに、ステップ５０の送受信完了報告のフローで、テスト用バッファの追加指示が無い状態（監視中フラグ３６“ＯＦＦ”）ではテスト用バッファとして指定したバッファが使用されなかったことの確認監視を行い、テスト用バッファの追加指示がある状態（監視中フラグ３６“ＯＮ”）では、テスト用バッファとして追加された面数分だけ使用されたことの確認監視とテスト用バッファをバッファキューより外す処理を行い、テスト用バッファを使い切った状態になると監視中フラグ３６を“ＯＦＦ”としテスト用バッファの追加指示が無い状態に移行する（図８のステップ５０〜６４）。
【００５６】
バッファの確認監視中に異常を検出すると、上位ＣＰＵ２へ報告し、さらに監視中フラグ３６の“ＯＦＦ”状態で異常を検出したときには、送受信完了報告２４中の多重化時チャネル（回線）番号に対応する通信制御ＬＳＩ１４の診断必要の旨報告を行い、通信制御装置１を閉塞状態に移行させる。
【００５７】
【発明の効果】
本発明は以上の如く構成され、作用するものであり、本発明によれば以下に示すような効果が得られる。
【００５８】
第１の効果は、ハードウェアの正常性が確認できることにある。
【００５９】
その理由は、チェーンの正常性を監視しているためである。
【００６０】
第２の効果は、ハードウェア故障の被疑箇所情報を提供できることである。
【００６１】
その理由は、特殊な情報を持つバッファをテスト用に確保しているためである。
【図面の簡単な説明】
【図１】本発明による一実施の形態におけるバッファのバッファ割付の一実施例を示すフォーマット図である。
【図２】本発明による一実施の形態を示すブロック構成図である。
【図３】通信制御装置１に通信制御ＬＳＩ１４が１個搭載され通信回線６を１本接続するハードウェア構成を想定した場合における周期起動フローの一実施例を示すフローチャートである。
【図４】主メモリ１２上にマッピングされるメモリマップを示す図である。
【図５】通信制御装置１に通信制御ＬＳＩ１４が１個搭載され通信回線６を１本接続するハードウェア構成を想定した場合におけるバッファの確認監視中に異常を検出したときに上位ＣＰＵ２に報告する送受信完了報告フローのフローチャートである。
【図６】通信制御装置１に通信制御ＬＳＩ１４が複数個搭載され通信回線６を１本接続するハードウェア構成を想定した場合における周期起動フローの一実施例を示すフローチャートである。
【図７】主メモリ１２上にマッピングされるメモリマップを示す図である。
【図８】通信制御装置１に通信制御ＬＳＩ１４が複数個搭載され通信回線６を１本接続するハードウェア構成を想定した場合におけるバッファの確認監視中に異常を検出したときに上位ＣＰＵ２に報告する送受信完了報告フローのフローチャートである。
【符号の説明】
１…通信制御装置
２…上位ＣＰＵ
３、４…他装置
５…システムバス
６…通信回線
１０…ＭＰＵ
１１…ＤＭＡＣ
１２…主メモリ
１３…バッファメモリ
１４…通信制御ＬＳＩ
１５…バス
２０…バッファブロック番号
２１…バッファメモリブロック割付
２２…バッファ内情報
２３…回線上フレーム
２４…送受信完了報告
２５…従来の初期状態での次バッファチェーン情報
３０…メモリマップ
４０〜４５、５０〜６８…処理ステップブロック
【発明の属する技術分野】
本発明は、通信制御装置のバッファ管理方式に関し、特に、通信制御ＬＳＩのバッファ管理機能の故障検出、およびバッファ情報転送誤りを検出できる通信制御装置のバッファ管理方式に関するものである。
【０００２】
【発明の概要】
図２のバッファメモリ１３上のバッファ割り付けを、図１における本発明の初期状態でのバッファメモリブロック割付２１及びバッファ内情報２２に示すように、バッファ全体を大きく３分割し、３分割した先頭ブロックの次バッファチェイン情報として次の３分割した先頭ブロック情報を書き込み、図３、図５または図６、図８に示すフローチャートのプログラムを図２の主メモリ１２上に格納し、図２のＭＰＵ（マイクロプロセッサ）１０が主メモリ１２に格納されたプログラムを実行することにより図２の通信制御装置１を制御し、他プログラム（図示せず）により通信回線６上で送受信されるフレームの転送に有効に利用されたかどうかを監視することにより、バッファ管理機能の故障検出およびバッファ情報転送誤りを検出する。
【０００３】
本発明の特徴は、図１の従来の初期状態での次バッファチェーン情報２５と図１のバッファブロック番号２０を対比させて説明すると、従来は全てのバッファを初期状態でバッファチェーンに組み込んでいたのに対して、本発明はバッファ管理機能の故障検出とバッファ情報転送誤りとを検出し、かつ故障解析を容易にするために、例えばブロック０００ｈと５５５ｈとＡＡＡｈとＦＦＦｈとを選択すること、選択したバッファをテストにのみ使用すること、周期起動により定期的にテストを行なわせて故障や誤りの早期検出及び潜在化防止を図ることである。
【０００４】
【従来の技術】
多重回線を処理可能な通信制御ＬＳＩ（Ｏ社製ＤＬＣ１６−ＬＳＩ）を搭載したパッケージ（ＣＳ７Ｃ８Ａ）の試験で送受信データ照合エラーが発生した。故障原因は、最終的にバスの断線であったが、現象が毎回変化するために原因がなかなかつかめず、通信制御ＬＳＩの持つハッファ制御／報告関係故障を疑い、解析のために本発明に示すバッファメモリブロックの割り付けを持つ試験プログラムに変更してもらい、バスないし通信制御ＬＳＩでバッファ情報化が発生していることをつきとめることができた。
【０００５】
送受信バッファは、一度使用した後にバッファキューのおしりにくっつけ何度でも使用されるためにチェーンのされかたが複雑となり、実際交換機に通信制御装置が組み込まれ故障があると、解析はほぼ絶望的であって、更に悪いことにバッファ情報が化けると最終的にメモリのアクセスアドレスが無作為的となりデータ化けを惹き起こす。
【０００６】
上記の如き課題を解決する為に、従来、例えば、特開昭５８−１３９２４７号公報に開示された“メモリバッア保留時間異常検出方式”、特開平９−９１１７２号公報に開示された“メモリ制御状態監視装置”、特開平１１−１０２３２５号公報に開示された“メモリ監視方式”等が提案されている。
【０００７】
【発明が解決しようとする課題】
しかしながら、叙上の従来技術では、十分に満足すべき効果は得られなかった。
【０００８】
本発明は従来の上記実情に鑑み、従来の技術に内在する上記欠点を解消する為になされたものであり、従って本発明の目的は、通信制御ＬＳＩのバッファ管理機能の故障検出及びバッファ情報転送誤りを的確に検出することを可能とした通信制御装置の新規なバッファ管理方式を提供することにある。
【０００９】
本発明は、以上に述べた背景があり、運用中故障発生にも対応可能なように周期的試験を可能とする方式も追加されている。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、本発明にかかる通信制御装置のバッファ管理方式は、プログラム制御により動作する上位ＣＰＵ（中央処理装置および主記憶装置）と、他装置（入出力装置等）と、通信制御装置と、各装置間を接続し情報転送に使用されるシステムバスとを具備し、前記通信制御装置は、ＭＰＵ（マイクロプロセッサ）と、主メモリと、バッファメモリと、ＤＭＡＣ（ダイレクトメモリアクセスコントローラ）と、通信制御ＬＳＩとにより構成されるバッファ管理方式であって、前記バッファメモリ上のバッファ割り付けを初期状態でのバッファメモリブロック割付についてバッファ全体を大きく３分割し、３分割した先頭ブロックの次バッファチェイン情報として次の３分割した先頭ブロック情報を書き込み、前記主メモリに格納されたフローのプログラムに従って前記ＭＰＵが実行することにより前記通信制御装置を制御し、通信回線上で送受信されるフレームの転送に有効に利用されたかどうかを監視することによりバッファ管理機能の故障検出およびバッファ情報転送誤りを検出することを特徴としている。
【００１１】
前記バッファ管理機能の故障検出とバッファ情報転送誤りとを検出し、かつ故障解析を容易にするために特定のブロックを選択し、選択したバッファをテストにのみ使用し、周期起動により定期的にテストを行わせて故障や誤りの早期検出及び潜在化防止を実現している。
【００１２】
前記ＭＰＵは、前記主メモリに格納されるプログラム（ファームウェア）により前記通信制御装置の全体の制御及びプロトコル処理を行う。
【００１３】
前記バッファメモリは、通信回線上で送信、受信されるデータを一時的に格納する機能を有し、前記主メモリと一体化される場合もある。
【００１４】
前記通信制御ＬＳＩは、一般的にはフラグ同期ないしＨＤＬＣフォーマットと称される形式のフレームを通信回線経由で通信相手と送信、受信する機能を有し、各種プロトコルのレイヤ２の処理を行う場合もある。
【００１５】
前記ＤＭＡＣは、前記主メモリまたは前記バッファメモリと前記上位ＣＰＵ内に設けられた主記憶装置間のデータ転送処理をシステムバス経由で行う。
【００１６】
前記通信制御ＬＳＩは、ＨＤＬＣフォーマット形式の送受信フレームのうち通信回線の受信側からの受信フレームのデータ部分を前記バッファメモリに用意されたデータバッファに書き込み、前記通信回線の送信側送信フレームのデータ部分には、前記バッファメモリのデータバッファに用意されたデータを読み出して挿入する。
【００１７】
前記送受信フレームにフレームとフレーム間の識別に使用するフラグを設け、フレーム全体のエラーチェックに用いられるＦＣＳを設け、フレームの送受信を行う際に前記通信制御ＬＳＩは前記フラグ、ＦＣＳを生成または削除する。
【００１８】
前記通信制御ＬＳＩは、１フレームの送信完了または受信完了時に前記ＭＰＵ上で実行されているファームウェアに対して、使用したバッファ情報、送受信したデータ長、１個の通信制御ＬＳＩが複数の多重化された通信回線の処理を行うような通信制御装置あるいは１個の通信制御装置に複数の通信制御ＬＳＩを搭載し複数の通信回線を処理する場合に必要となる回線番号またはチャネル番号等を通知する。
【００１９】
本発明の特徴を要約すれば下記（１）〜（８）の通りである。
【００２０】
（１）、配下通信制御ＬＳＩのバッファ管理機能の故障を検出する点。
【００２１】
（２）、テスト用のバッファと通常使用するバッファを分ける点。
【００２２】
（３）、テストを周期的に実施する点。
【００２３】
（４）、故障解析に有効な情報を提供できる点。
【００２４】
（５）、通常状態でテスト用バッファが使用されなかったことを監視している点。
【００２５】
（６）、初期設定の段階で連続設定可能なバッファチェーンを分断し途中のバッファをチェーンより外す点。
【００２６】
（７）、テスト用バッファとして“ａｌｌ０”“ａｌｌ１”“０１０１パターン”“１０１０パターン”を選択した点。
【００２７】
（８）、使用されたテスト用バッファを送受信バッファチェーンに戻さない点。
【００２８】
【発明の実施の形態】
次に、本発明をその好ましい一実施の形態における一実施例について図面を参照しながら詳細に説明する。
【００２９】
図１は、本発明による一実施の形態におけるバッファのバッファ割り付けの一実施例を示すフォーマット図、図２は、本発明による一実施の形態を示すブロック構成図である。
【００３０】
【実施の形態の構成】
図２を参照して、本発明の対象であるハードウェアについて説明する。
【００３１】
図２を参照するに、本発明に係る通信制御装置のバッファ管理方式の一実施の形態は、ＭＰＵ１０と、ダイレクトメモリアクセスコントローラ（ＤＭＡＣ）１１と、主メモリ１２と、バッファメモリ１３と、通信制御ＬＳＩ１４と、バス１５とを含む通信制御装置１と、プログラム制御により動作する上位ＣＰＵ（中央処理装置および主記憶装置）２と、他装置（入出力装置等）３、４と、通信制御装置１と各装置間を接続して情報転送に使用されるシステムバス５とにより構成され、通信制御装置１の内部は、ＭＰＵ（マイクロプロセッサ）１０と主メモリ１２とバッファメモリ１３とＤＭＡＣ（ダイレクトメモリアクセスコントローラ）１１と通信制御ＬＳＩ１４とにより構成されている。
【００３２】
本発明の対象である通信制御装置１は、概略次のように動作する。
【００３３】
ＭＰＵ１０は、主メモリ１２に格納されるプログラム（ファームウェア）により通信制御装置１全体の制御及びプロトコル処理を行う。
【００３４】
主メモリ１２は、ＭＰＵ１０が処理するプログラム及びデータを記憶する。
【００３５】
バッファメモリ１３は、通信回線６上で送信、受信されるデータを一時的に格納するメモリであって、主メモリ１２と一体化される場合もある。
【００３６】
通信制御ＬＳＩ１４は、一般的にはフラグ同期ないしＨＤＬＣ（Ｈｉｇｈ−ｌｅｖｅｌ Ｄａｔａ Ｌｉｎｋ Ｃｏｎｔｒｏｌ）フォーマットと称される形式のフレームを通信回線６経由で通信相手と送信、受信するＬＳＩであって、各種プロトコルのレイヤ２の処理を行う場合もある。
【００３７】
ＤＭＡＣ１１は、主メモリ１２またはバッファメモリ１３と上位ＣＰＵ２内に設けられた主記憶装置間のデータ転送処理をシステムバス５経由で行う。
【００３８】
次に、図１を参照して本発明とハードウェアの関係について説明する。
【００３９】
回線上フレーム２３は、ＨＤＬＣフォーマットの通信回線６上の送受信フレームを表す。通信回線６の受信側からの受信フレームのデータ部分を通信制御ＬＳＩ１４がバッファメモリ１３に用意されたデータバッファに書き込む。通信回線６の送信側送信フレームのデータ部分には、バッファメモリ１３のデータバッファに用意されたデータを通信制御ＬＳＩ１４が読み出して挿入する。フラグはフレームとフレームの識別、ＦＣＳはフレーム全体のエラーチェックに用いられ、フレームの送受信を行う際に通信制御ＬＳＩ１４が生成または削除する。
【００４０】
送受信完了報告２４は、１フレームの送信完了または受信完了時に通信制御ＬＳＩ１４からのＭＰＵ１０上で実行されているファームウェアに対する通知であり、使用したバッファ情報、送受信したデータ長、１個の通信制御ＬＳＩが複数の多重化された通信回線の処理を行うような通信制御装置や１個の通信制御装置に複数の通信制御ＬＳＩを搭載し複数の通信回線を処理する場合に必要となる回線番号またはチャネル番号等が含まれる。
【００４１】
次に図１を参照して本発明のバッファ管理について説明する。
【００４２】
本発明の初期状態でのバッファメモリブロック割付（次バッファチェーン情報）２１は、バッファメモリ１３を所定のブロック長で分割し、各ブロックに対し０番から始まる相対的なブロック番号を付与して通信制御装置１４が必要とするバッファの管理を行う場合を示す。
【００４３】
バッファ内情報２２は、バッファメモリ１３の１ブロックの拡大図であって、バッファチェーンを行う場合の次バッファチェーン情報が各ブロック先頭番地に次に使用されるブロック番号を格納することを示す。
【００４４】
尚、バッファメモリを所定のブロック長で分割してブロック番号の代わりに各ブロックの先頭実アドレスでバッファを管理する通信制御装置も実在するが、ブロック番号を実アドレスと読み替えるだけで考え方は基本的に同じために本発明では特に説明を省略する。
【００４５】
次に、図１及び図２を使用して本発明の目的および手段について説明する。
【００４６】
本発明は、図２に吹き出しで示した、バス１５上のバッファ情報転送誤り、および通信制御ＬＳＩ１４のバッファ管理機能故障発生検出を目的とし、故障発生時にバッファチェーンが異常になることが予想されるために、１ビット故障発生時の検出及び被疑解析が容易なブロック番号を持つバッファブロック番号２０に示すバッファを利用して、回線上フレームの送受信を行わせる手段と、故障状態でなければバッファチェーンに組み込まれたバッファが正常使用され送受信完了報告される手段を用いて、両手段の制御および監視をプログラムで周期的に実行する通信制御装置のバッファ管理方式である。
【００４７】
【実施の形態の動作】
次に、本発明による一実施の形態の動作を、図３〜図８に示されたフローチャートを参照しながら詳細に説明する。
【００４８】
最初（初期状態）に、図１のバッファブロック番号２０で指定されたバッファ（以下のフローチャートの説明ではテストバッファと称する）を除いたバッファをチェーンし使用待ちバッファキューへ登録する。
【００４９】
図３、図５は、通信制御装置１で通信制御ＬＳＩ１４が１個搭載され通信回線６を１本接続するハードウェア構成を想定したフローチャートであり、主メモリ１２上に図４に示されたメモリマップ３０に示したポインタやカウンタやテーブルをマッピングする。
【００５０】
図３におけるステップ４０の周期起動のフローにおいて、テスト用に確保したバッファメモリ１３上のバッファを使用待ちバッファキュー（図示せず）に追加し、通信制御ＬＳＩ１４に取り込み指示を出して終了する（図３のステップ４１〜４４）。
【００５１】
次に図５を参照するに、送受信完了報告２４（図１参照）に示した通信制御ＬＳＩ１４からの通知がある度に、ステップ５０の送受信完了報告のフローで、テスト用バッファの追加指示が無い状態（監視中フラグ３６“ＯＦＦ”）ではテスト用バッファとして指定したバッファが使用されなかったことの確認監視を行い、テスト用バッファの追加指示がある状態（監視中フラグ３６“ＯＮ”）では追加指示を行う以前にバッファキューに残っていたバッファに対応する送受信完了報告ではテスト用バッファが使用されなかったことの確認監視を行い、テスト用バッファに対応する送受信完了報告（最後の４フレーム）ではテスト用バッファが使用されたことの確認監視とテスト用バッファをバッファキューより外す処理を行い、テスト用バッファを使い切った状態になると、監視中フラグ３６を“ＯＦＦ”としてテスト用バッファの追加指示が無い状態に移行する（図５のステップ５０〜５９）。
【００５２】
通信制御装置１は、バッファの確認監視中に異常を検出すると、上位ＣＰＵ２へ報告し通信制御装置１を閉塞状態に移行させる（図５のステップ５６）。
【００５３】
図６、図８は、通信制御装置１に通信制御ＬＳＩ１４が複数個搭載され、各通信制御ＬＳＩ１４に通信回線６を１本接続するハードウェア構成を想定したフローチャートであり、主メモリ１２上に図７に示されたメモリマップ３０に示したポインタやカウンタやテーブルをマッピングする（図７のメモリマップは図４のメモリマップ３０に正常報告数カウンタ３８を追加したもの）。
【００５４】
図６におけるステップ４０の周期起動のフローにおいてテスト用に確保したバッファメモリ１３上のバッファを使用待ちバッファキュー（図示せず）に追加し、通信制御ＬＳＩ１４に取り込み指示を出し終了する（図６のステップ４１〜４５、図３のステップ４３を追加ステップ４５に変更）。
【００５５】
次に図８を参照するに、送信完了報告２４に示した通信制御ＬＳＩ１４からの通知があるたびに、ステップ５０の送受信完了報告のフローで、テスト用バッファの追加指示が無い状態（監視中フラグ３６“ＯＦＦ”）ではテスト用バッファとして指定したバッファが使用されなかったことの確認監視を行い、テスト用バッファの追加指示がある状態（監視中フラグ３６“ＯＮ”）では、テスト用バッファとして追加された面数分だけ使用されたことの確認監視とテスト用バッファをバッファキューより外す処理を行い、テスト用バッファを使い切った状態になると監視中フラグ３６を“ＯＦＦ”としテスト用バッファの追加指示が無い状態に移行する（図８のステップ５０〜６４）。
【００５６】
バッファの確認監視中に異常を検出すると、上位ＣＰＵ２へ報告し、さらに監視中フラグ３６の“ＯＦＦ”状態で異常を検出したときには、送受信完了報告２４中の多重化時チャネル（回線）番号に対応する通信制御ＬＳＩ１４の診断必要の旨報告を行い、通信制御装置１を閉塞状態に移行させる。
【００５７】
【発明の効果】
本発明は以上の如く構成され、作用するものであり、本発明によれば以下に示すような効果が得られる。
【００５８】
第１の効果は、ハードウェアの正常性が確認できることにある。
【００５９】
その理由は、チェーンの正常性を監視しているためである。
【００６０】
第２の効果は、ハードウェア故障の被疑箇所情報を提供できることである。
【００６１】
その理由は、特殊な情報を持つバッファをテスト用に確保しているためである。
【図面の簡単な説明】
【図１】本発明による一実施の形態におけるバッファのバッファ割付の一実施例を示すフォーマット図である。
【図２】本発明による一実施の形態を示すブロック構成図である。
【図３】通信制御装置１に通信制御ＬＳＩ１４が１個搭載され通信回線６を１本接続するハードウェア構成を想定した場合における周期起動フローの一実施例を示すフローチャートである。
【図４】主メモリ１２上にマッピングされるメモリマップを示す図である。
【図５】通信制御装置１に通信制御ＬＳＩ１４が１個搭載され通信回線６を１本接続するハードウェア構成を想定した場合におけるバッファの確認監視中に異常を検出したときに上位ＣＰＵ２に報告する送受信完了報告フローのフローチャートである。
【図６】通信制御装置１に通信制御ＬＳＩ１４が複数個搭載され通信回線６を１本接続するハードウェア構成を想定した場合における周期起動フローの一実施例を示すフローチャートである。
【図７】主メモリ１２上にマッピングされるメモリマップを示す図である。
【図８】通信制御装置１に通信制御ＬＳＩ１４が複数個搭載され通信回線６を１本接続するハードウェア構成を想定した場合におけるバッファの確認監視中に異常を検出したときに上位ＣＰＵ２に報告する送受信完了報告フローのフローチャートである。
【符号の説明】
１…通信制御装置
２…上位ＣＰＵ
３、４…他装置
５…システムバス
６…通信回線
１０…ＭＰＵ
１１…ＤＭＡＣ
１２…主メモリ
１３…バッファメモリ
１４…通信制御ＬＳＩ
１５…バス
２０…バッファブロック番号
２１…バッファメモリブロック割付
２２…バッファ内情報
２３…回線上フレーム
２４…送受信完了報告
２５…従来の初期状態での次バッファチェーン情報
３０…メモリマップ
４０〜４５、５０〜６８…処理ステップブロック
Claims (2)
- プログラム制御により動作する上位ＣＰＵ（中央処理装置および主記憶装置）と、他装置（入出力装置等）と、通信制御装置と、各装置間を接続し情報転送に使用されるシステムバスとを具備し、前記通信制御装置は、ＭＰＵ（マイクロプロセッサ）と、主メモリと、バッファメモリと、ＤＭＡＣ（ダイレクトメモリアクセスコントローラ）と、通信制御ＬＳＩとにより構成されるバッファ管理方式であり、前記バッファメモリ上のバッファ割り付けを初期状態でのバッファメモリブロック割付についてバッファ全体を大きく３分割し、３分割した先頭ブロックの次バッファチェイン情報として次の３分割した先頭ブロック情報を書き込み、前記主メモリに格納されたフローのプログラムに従って前記ＭＰＵが実行することにより前記通信制御装置を制御し、通信回線上で送受信されるフレームの転送に有効に利用されたかどうかを監視することによりバッファ管理機能の故障検出およびバッファ情報転送誤りを検出する通信制御装置のバッファ管理方式であって、
前記バッファメモリのバッファ管理機能の故障検出とバッファ情報転送誤りとを検出し、かつ故障解析を容易にするために特定のバッファブロックを選択し、選択したバッファをテストにのみ使用し、周期起動により定期的にテストを行わせて故障や誤りの早期検出及び潜在化防止を実現することを特徴とする通信制御装置のバッファ管理方式。 - 前記通信制御ＬＳＩは、１フレームの送信完了または受信完了時に前記ＭＰＵ上で実行されているファームウェアに対して、使用したバッファ情報、送受信したデータ長、１個の通信制御ＬＳＩが複数の多重化された通信回線の処理を行うような通信制御装置あるいは１個の通信制御装置に複数の通信制御ＬＳＩを搭載し複数の通信回線を処理する場合に必要となる回線番号またはチャネル番号等を通知することを更に特徴とする請求項１に記載の通信制御装置のバッファ管理方式。
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