KR950005612B1 - 광케이블 텔레비젼(catv)용 전송시스팀의 에러정정 부호회로 - Google Patents

Abstract

내용 없음.

Description

광케이블 텔레비젼(CATV)용 전송시스팀의 에러정정 부호회로

제1도는 본 발명의 전체적인 블럭 구성도.

제2도는 코드블럭의 구성 및 체크비트의 할당 형태.

제3도는 엔코딩레지스터 회로도.

제4도는 신드롬레지스터의 회로도.

* 도면의 주요부분에 대한 부호의 설명

11 : 엔코딩레지스터 12 : 병렬/직렬 데이터 변환부

13, 16 : 타이밍 및 제어부 14 : 다중화기

15 : 지연레지스터 17, 18 : 신드롬레지스터

19 : 디코더

본 발명은 광전송시스템에서 광소자의 열화, 광섬유의 잡음 특성으로 인해 발생할 수 있는 전송에러를 검출하고 정정하여 정확한 데이터의 전송이 가능하도록 하는 에러정정부호 회로에 관한 것이다.

일반적으로 광전송시스팀에서는 에러특성에 대처하기 위하여 광분리기 및 고성능의 광송신기를 사용하였으나, 이는 가격이 비쌀뿐만 아니라 대량생산이 힘든 문제점이 있다.

상기 문제점을 해결하기 위하여 안출된 본 발명은, 에러정정부호를 사용함으로써 단순한 디지틀 회로의 설계를 통하여 광출력에 무관하게 시스팀의 전송성능을 향상시킬 수 있도록 하는 광CATV용 155.52Mb/s 전송시스팀에 대한 에러정정부호를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 생성식 g(x)=1+x³+x¹⁰을 이용하여 10비트의 체크비트를 생성하는 엔코딩 레지스트수단, 상기 엔코딩 레지스터수단에 의해 생성된 병렬 형태의 데이터를 래치하여 직렬로 변환하여 체크비트 위치에 순차적으로 삽입하는 병렬/직렬 데이터변환수단, 외부에서 51.84㎒클럭과 어드레스신호를 공급받아 각 부분에 필요한 타이밍을 계수기와 디코더의 조합으로 생성하여 각 부분을 제어하는 제1타이밍 및 제어수단, 상기 타이밍 및 제어수단의 신호를 받아서 다중화하는 다중화수단, 수신한 데이터에 에러가 발생하였을 때, 에러가 발생한 비트에 대하여 정정을 하기 위해서는 계산된 신드롬값에 따라 대응되는 코드블럭의 데이터를 가지고 있어야 하며, 디코더에서 신드롬값을 계산하기 위해서는 이를 보관하기 위한 레지스터 기능을 수행하는 지연 레지스트수단, 외부에서 51.84㎒클럭 및 어드레스를 공급받아 각 부분을 제어하는 제2타이밍 및 제어수단, 다항식 g(x)=1+x³+x¹⁰코드축소를 보상하기 위한 다항식 h(x)=x³+x⁴+x⁶+x⁷+x⁹을 이용하여, 에러의 발생여부를 판단할 수 있는 신드롬값을 계산하는 제1신드롬 레지스터수단, 상기 제1신드롬 레지스트수단에 의해 하나의 수신된 블럭에 대하여 신드롬값을 계산하자마자 그 값을 읽어서 상기 제1신드롬 레지스트수단이 새로운 블럭에 대하여 계산을 수행할 수 있도록 하는 제2신드롬 레지스트수단, 상기 제1 및 제2신드롬 레지스트수단에서 계산된 값이 0이 아니면 에러가 발생한 비트의 위치에서 1을 생성하고 데이터를 정정하고 더 이상의 에러정정이 발생하지 못하도록 하기 위하여 상기 제2신드롬 레지스트수단을 리세트시키는 디코딩수단을 구비하고 있다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

제1도는 본 발명의 전체 구성도로서, (A)는 송신부의 구성, (B)는 수신부의 구성을 나타내며 제2도는 비트구성도이다.

도면에서 11은 엔코딩레지스터, 12는 병렬/직렬 데이터변환부, 13, 16은 타이밍 및 제어부, 14는 다중화기, 15는 지연레지스터, 17, 18은 신드롬레지스터, 19는 디코더를 각각 나타낸다.

도면에 도시한 바와 같이, 송신부(A)는 엔코딩레지스터(11)는 제2도에 보여주는 44.736Mb/s 패이로드(22) 및 오버헤드 비트(21)의 합으로 구성된 코드블럭에 대하여 생성식 g(x)=1+x³+x¹⁰을 이용하여 10비트의 체크비트(23)를 생성하는 기능을 가진다. 이때 P1에서 P10은 생성된 체크비트를 나타내며 DED(Double Error Detection)는 이중 에러 발생을 검출하기 위한 것이며 EN/DIS(Enable/Disable)는 에러정정부호를 사용하거나 그렇지 않은 경우의 상태를 표시해준다.

병렬/직렬 데이터변환부(12)는 상기 엔코딩레지스터(11)에 의해 생성된 병렬형태의 데이터를 래치하여 직렬로 변환하여 제2도에 보여주는 체크 비트 위치(23)에 순차적으로삽입한다.

타이밍 및 제어부(13)는 외부에서 51.84㎒클럭과 어드레스 신호를 공급받아 각 부분에 필요한 타이밍을 계수기와 디코더의 조합으로 생성하여 각 부분을 제어하는 기능을 가진다.

다중화기(14)는 상기 타이밍 및 제어부(13)의 신호를 받아서 제2도에 보여주는 비트의 구성을 갖게 하기 위하여, 즉 체크비트가 삽입되는 시점과 51.84Mb/s데이터가 삽입되는 시점을 선택하여 데이터가 출력되어 송신되도록 하는 기능을 수행한다. 이 다중화기(14)는 2 : 1Mux로 구현된다.

이때, 수신측에서 이중에러검출을 목적으로 코드블럭에 대하여 계산된 우수 패리티값을 제2도에서 체크비트(23)의 DED위치에 삽입한다.

지연 레지스터(15)는 수신한 데이터에 에러가 발생하였을 때, 에러가 발생한 비트에 대하여 정정을 하기 위해서는 계산된 신드롬값에 따라 대응되는 코드블럭의 데이터를 가지고 있어야 하며, 디코더에서 신드롬값을 계산하기 위해서는 이를 보관하기 위한 레지스터 기능을 수행한다.

타이밍 및 제어부(16)는 외부에서 51.84㎒클럭 및 어드레스를 공급받아 각 부분을 제어하는 기능을 가진다.

신드롬레지스터(17) 51.84Mb/s 데이터블럭에 대하여 송신축에서 엔코딩시 사용한 다항식 g(x)=1+x³+x¹⁰코드축소를 보상하기 위한 다항식 h(x)=x³+x⁴+x⁶+x⁷+x⁹을 이용하여, 에러의 발생여부를 판단할 수 있는 신드롬값을 계산하는 기능을 가진다.

신드롬레지스터(18)는 상기 신드롬레지스터(17)에 의해 하나의 수신된 블럭에 대하여 신드롬값을 계산하자마자 그 값을 읽어서 신드롬레지스터(17)이 새로운 블럭에 대하여 계산을 수행할 수 있도록 하며, 또한 다음 데이터 블럭 동안 레지스터를 시프트시켜 가면서 에러비트의 위치를 찾아내는 기능을 수행한다. 이때, 에러가 발생하지 않으면 현재의 모든 데이터 블럭동안 신드롬레지스터(18)의 값은 0이 되며, 에러가 발생하면 시프트동작에 의해 에러가 발생한 비트의 위치에서 디코더(19)의 출력이 1이 되도록 출력한다.

디코더(19)는 상기 신드롬레지스터(17, 18)에서 계산된 값이 0이 아니면 에러가 발생한 비트의 위치에서 1을 생성하고 데이터를 정정하고 더 이상의 에러정정이 발생하지 못하도록 하기 위하여 상기 신드롬레지스터(18)를 리세트시키는 기능을 수행한다.

또한 코드블럭내에 여러 개의 에러가 발생하였을 때 에러의 정정을 수행하지 못하도록 함으로써 잘못된 에러정정이 발생하지 않도록 하였다.

제3도는 엔코딩레지스터의 회로도로서, D플립-플롭과 배타적 OR게이트로 구현하였다.

제4도는 신드롬레지스터의 회로도로서, D플립-플롭과 배타적 OR게이트로 구현하였다.

따라서, 본 발명은 단순히 디지틀 논리회로의 구현을 통하여 에러정정부호를 사용하기 이전의 비트에러율P에 대하여 약 3.28×10²×P²만큼의 비트에러율의 감소효과를 가져올 수 있으므로, 광CATV용 LT/NT(Line Termination/Network Termination) 시스팀의 전송 성능향상의 효과가 있다.

Claims (1)

1. 생성식 g(x)=1+x³+x¹⁰을 이용하여 10비트의 체크비트를 생성하는 엔코딩레지스터수단(11), 상기 엔코딩레지스터수단(11)에 의해 생성된 병렬형태의 데이터를 래치하여 직렬로 변환하여 체크비트위치에 순차적으로 삽입하는 병렬/직렬 데이터변환수단(12), 외부에서 51.84㎒클럭과 어드레스 신호를 공급받아 각 부분에 필요한 타이밍을 계수기와 디코더의 조합으로 생성하여 각 부분을 제어하는 제1타이밍 및 제어수단(13), 상기 타이밍 및 제어수단(13)의 신호를 받아서 다중화하는 다중화수단(14), 수신한 데이터에 에러가 발생하였을 때, 에러가 발생한 비트에 대하여 정정을 하기 위해서는 계산된 신드롬값에 따라 대응되는 코드블럭의 데이터를 가지고 있어야 하며, 디코더에서 신드롬값을 계산하기 위해서는 이를 보관하기 위한 레지스터 기능을 수행하는 지연레지스터수단(15), 외부에서 51.84㎒클럭 및 어드레스를 공급받아 각 부분을 제어하는 제2타이밍 및 제어수단(16), 다항식 g(x)=1+x³+x¹⁰코드축소를 보상하기 위한 다항식 h(x)=x³+x⁴+x⁶+x⁷+x⁹을 이용하여, 에러의 발생여부를 판단할 수 있는 신드롬값을 계산하는 제1신드롬레지스터수단(17), 상기 제1신드롬레지스터수단(17)에 의해 하나의 수신된 블럭에 대하여 신드롬값을 계산하자마자 그 값을 읽어서 상기 제1신드롬레지스터수단(17)이 새로운 블럭에 대하여 계산을 수행할 수 있도록 하는 제2신드롬레지스터수단(18), 상기 제1 및 제2신드롬레지스터수단(17, 18)에서 계산된 값이 0이 아니면 에러가 발생한 비트의 위치에서 1을 생성하고 데이터를 정정하고 더 이상의 에러정정이 발생하지 못하도록 하기 위하여 상기 제2신드롬레지스터수단(18)을 리세트시키는 디코딩수단(19)을 구비하는 것을 특징으로 하는 광케이블 텔레비젼(CATV)용 전용시스팀의 에러정정부호 회로.