JP5215881B2 - エラー付加装置 - Google Patents

Description

本発明は、所定のフレーム構造を有するデータ信号にエラーを付加して、試験対象装置に与え、その誤り訂正機能の試験を行うエラー付加装置において、高いレートでエラーを付加しても、試験対象装置側でフレーム同期外れを起こさずに試験を行うことができるようにするための技術に関する。

データ信号を伝送する場合、一般的に予め決められたフォーマットのフレーム単位で行っており、このようなフレーム構造をもつデータ信号の場合、受信側でフレーム同期がとれるように各フレームの先頭に予め決められた特定信号を挿入している。

例えば、光ネットワークで利用されるＯＴＮ（Optical
Transport Network）等の同期デジタル伝送システムのフレームでは、図６に示すように、先頭にＦＡＳ（Frame Alignment Signal）と称される所定ビット長の特定信号が挿入されたフレーム構造を有しており、このＦＡＳあるいはそれを含むデータを先頭に送出するようにしている。

このようなフレーム構造を有するデータ信号を扱う伝送機器では、受信したデータ信号に対する誤りビットの検出処理を行い、その誤りビットを訂正する機能、即ち、ＦＥＣ（Forward Error Correction）を有しているものもあり、その試験のために、データ信号にエラーを付加するためのエラー付加装置が用いられている。

図７は、従来のエラー付加装置１０の構成を示すものであり、データ信号発生部５から、前記したフレーム構造を有し例えばＮビット幅（Ｎは複数）で出力されるデータ信号Ｄと、エラー信号発生部１１からＮビット幅で出力されるエラー信号Ｅ（例えば擬似ランダム信号）とをエラー付加部１２に入力し、エラー付加部１２においてデータ信号Ｄにエラー信号Ｅに対応したエラーを付加し、そのエラーが付加されたＮビット幅のデータ信号Ｄ′を出力する。

なお、ここで、データ信号発生部５とエラー信号発生部１１は、例えば図示しない共通のクロックを受けていて、エラー信号発生部１１が出力するＮビットデータが、データ信号発生部５から入力するデータ信号ＤのＮビットデータに同期するようにタイミング調整されているものとする。

このエラー付加は、例えば、データ信号ＤのＮビットのデータをｄ_１〜ｄ_Ｎ、エラー信号ＥのＮビットのデータをｅ_１〜ｅ_Ｎとすると、各ビットデータの組（ｄ_１，ｅ_１）、（ｄ_２，ｅ_２）、…、（ｄ_Ｎ，ｅ_Ｎ）についてのそれぞれ排他的論理和（ＥＸＯＲ）を求めることで行われ、その結果をエラーが付加されたＮビットのデータ信号Ｄ′として出力する。

ここで、エラー信号Ｅの出力レートは、データ信号Ｄの入力レートより低い範囲内で図示しない制御部により可変できるようになっており、エラー信号Ｅの出力レートを変化させながら、試験対象機器のＦＥＣの機能試験を行う。ただし、実際に試験対象機器の試験を行う場合には、Ｎビット幅のデータ信号Ｄ′をシリアルデータに変換して試験対象機器に与える。

なお、データ信号にエラーを付加する技術は、例えば次の特許文献１に開示されている。

特開２００２−３３０１９２号公報

しかしながら、上記した従来のエラー付加装置では、エラーの付加タイミングを規定していないために、高いレートでエラーの付加が行われた場合、フレームの先頭の特定信号（ＦＡＳ）の領域に高い頻度でエラーが付加されてしまい、試験対象装置側でのフレーム同期が外れ、誤り訂正機能の試験が正しく行えなくなるという問題があった。

本発明は、この問題を解決し、高いレートでエラーを付加しても、試験対象装置側でフレーム同期外れを起こさずに試験を行うことができるエラー付加装置を提供することを目的としている。

前記目的を達成するために、本発明のエラー付加装置は、
先頭に所定ビット長のＦＡＳ（Frame Alignment Signal）信号が挿入されたフレーム構造を有し、Ｎ（Ｎは複数）ビット単位で入力される同期デジタル伝送システムのデータ信号と、エラー信号発生部（１１）から擬似ランダムパターンでＮビット単位に出力されるエラー信号とをエラー付加部（１２）に与え、該エラー付加部で前記データ信号と前記エラー信号との排他的論理和演算をビット単位で行い、その演算結果をエラーが付加されたデータ信号として出力するエラー付加装置において、
前記データ信号のフレームのＮビットの先頭信号が入力されるタイミングを示すフレーム同期信号と、前記ＦＡＳ信号のビット長を含むフレーム情報とに基づいて、フレーム中のＦＡＳ信号が挿入されていない領域を特定するためのＮビット単位のゲート信号を、前記フレーム同期信号に同期して順次出力するゲート信号発生部（３１）と、前記エラー信号発生部と前記エラー付加部の間に挿入され、前記エラー信号発生部からＮビット単位で出力されたエラー信号を前記ゲート信号発生部からＮビット単位で出力されたゲート信号によりゲーティングするゲート回路（３２）とを有し、該ゲート回路でゲーティングされたエラー信号を前記エラー付加部に与えて前記排他的論理和演算を行わせることで、前記データ信号のＦＡＳ信号が挿入されていない領域で且つ前記擬似ランダムパターンで指定されたビット位置にエラーが付加されるように規制するエラー付加規制部（３０）を設けたことを特徴とする。

このように本発明のエラー付加装置は、データ信号のフレームの先頭のＮビットが入力されたタイミングを示すフレーム同期信号と、フレームの先頭に含まれる所定ビット長のＦＡＳ（Frame Alignment Signal）信号のビット長を含むフレーム情報とに基づいて、フレーム中のＦＡＳ信号が挿入されていない領域を特定するためのＮビット単位のゲート信号を生成し、該ゲート信号でエラー信号発生部から擬似ランダムパターンでＮビット単位で出力されたエラー信号をゲーティングし、該ゲーティングされたエラー信号とデータ信号との排他的論理和演算の結果を、エラーが付加されたデータ信号として出力するので、ＦＡＳ信号に対するエラー付加はなされないため、高いレートでエラーを付加しても、試験対象装置側でフレーム同期外れを起こさずに試験を行うことができる。

本発明の実施形態の構成図 実施形態の要部の回路例 実施形態の要部の回路例 ＦＡＳのビット長がデータ幅に等しい場合の動作説明図 ＦＡＳのビット長がデータ幅より短い場合の動作説明図 フレーム構造の一例を示す図 従来装置の構成図

以下、図面に基づいて本発明の実施の形態を説明する。
図１は、本発明を適用したエラー付加装置２０の構成を示している。

このエラー付加装置２０は、前記した従来のエラー付加装置１０と同様にエラー信号発生部１１とエラー付加部１２とを有し、データ信号発生部５から、前記したフレーム構造を有し例えばＮビット幅で出力されるデータ信号Ｄに、エラー信号発生部１１からＮビット幅で出力されるエラー信号Ｅ（例えば擬似ランダム信号）に対応したエラーをエラー付加部１２により付加して出力するものであるが、この実施形態では、エラー信号発生部１１とエラー付加部１２の間に、エラー付加規制部３０が設けられている。

エラー付加規制部３０は、データ信号発生部５からデータ信号Ｄのフレームの先頭信号（ＦＡＳを含むＮビットデータ）が入力されたタイミングを示すフレーム同期信号Ｆを受け、図示しない制御等から予め受けたデータ信号Ｄのフレーム情報に基づいて、エラー付加部１２においてエラービットが特定信号の領域以外の位置に付加されるように規制する。

このエラー付加規制部３０は、ゲート信号発生部３１およびゲート回路３２により構成されている。

ゲート信号発生部３１は、フレーム同期信号Ｆを受け、データ信号Ｄのフレーム情報に基づいて、データ信号Ｄの先頭のＦＡＳを含むＮビットデータが出力されるタイミングに合わせて、ＦＡＳの領域に対してエラーが付加されないように規制するためのＮビットのゲート信号Ｇを生成してゲート回路３２に出力する。

ここで、ＦＡＳの領域に対してエラーが付加されないように規制するために最小限必要なフレーム情報とはＦＡＳのビット長であり、ここではフレーム同期信号Ｆに同期して出力されるゲート信号ＧのＮビットのうち、データ信号ＤのＦＡＳが挿入されている領域と同じ領域のデータが全て０で、その他の領域のデータが全て１のゲート信号Ｇを出力するものとする。

ゲート回路３２は、例えば図２に示すように、Ｎ個のＡＮＤ回路３３_１〜３３_Ｎにより構成され、ゲート信号Ｇとエラー信号Ｅとの論理積をとり、それを規制されたエラー信号Ｅ′として出力する。

このようにして生成されたエラー信号Ｅ′は、データ信号Ｄとともにエラー付加部１２へ入力される。

エラー付加部１２は、図３に示すように、Ｎ個のＥＸＯＲ回路（排他的論理和回路）１２_１〜１２_Ｎにより構成され、データ信号Ｄとエラー信号Ｅ′の各ビットデータについての排他的論理和をとり、その結果をエラーが付加されたデータ信号Ｄ′として出力する。

なお、ここで、データ信号発生部５、エラー信号発生部１１およびゲート信号発生部３１は、例えば図示しない共通のクロックを受けていて、エラー信号発生部１１が出力するＮビットデータとゲート信号発生部３２が出力するＮビットデータとが、データ信号発生部５から入力するデータ信号ＤのＮビットデータに同期するようにタイミング調整されているものとする。

次に、上記構成のエラー付加装置２０の動作例を示す。
図４は、同図（ａ）に示すように、データ信号Ｄの先頭のＦＡＳがＮビットの場合の動作例であり、この場合、ゲート信号発生部３１は、図４の（ｂ）のフレーム同期信号Ｆの立ち上がりタイミングに同図の（ｃ）のようにＮビット全てが０のゲート信号Ｇをゲート回路３２に出力する。

したがって、例えば図４の（ｄ）のように、エラー信号発生部１１から、データ信号ＤのＦＡＳが入力されるタイミングにエラー信号Ｅ（＝ｅ_１〜ｅ_Ｎ）が出力されたとしても、そのエラー信号Ｅ（＝ｅ_１〜ｅ_Ｎ）は、エラー付加規制部３０のゲート回路３２で阻止され、図４の（ｅ）のように、ＦＡＳを含まないＮビットのデータ信号Ｄが入力するタイミングに発生したエラー信号Ｅ（＝ｅ_Ｎ＋１〜ｅ_２Ｎ）のみが出力されることになる。

したがって、ＦＡＳを含まないＮビットのデータ信号Ｄが入力している期間に出力されたエラー信号Ｅ′（＝ｅ_Ｎ＋１〜ｅ_２Ｎ）が有効な信号としてデータ信号Ｄとともにエラー付加部１２に入力され、図４の（ｆ）のように、ＦＡＳが挿入されている領域にはエラーが付加されず、ＦＡＳ以外の領域へエラーが付加されたデータ信号Ｄ′が生成されて出力される。

このようにして得られたデータ信号Ｄ′を用い、前記したようにエラー信号発生部１１によるエラー信号Ｅの出力レートを変化させながら試験対象機器のＦＥＣの機能試験を行うが、データ信号Ｄ′のＦＡＳが挿入されている領域へのエラー付加が規制されているので、エラーレートを高くしても、フレーム同期がとれた状態を維持したまま試験を行うことができる。

図５は、同図（ａ）に示すように、データ信号Ｄの先頭のＦＡＳがＮビットより短いｍビットの場合の動作例であり、この場合、ゲート信号発生部３１は、図５の（ｂ）のフレーム同期信号Ｆの立ち上がりタイミングに同図の（ｃ）のようにＮビットのうちの先頭側からｍビットは全て０で残りのＮ−ｍビットは全て１のゲート信号Ｇをゲート回路３２に出力する。

ここで、エラー信号発生部１１から、図５の（ｄ）のように、データ信号ＤのＦＡＳを含む先頭のＮビットのデータが入力されるタイミングに、エラー信号Ｅ（＝ｅ_１〜ｅ_Ｎ）が出力されていても、そのエラー信号Ｅ（＝ｅ_１〜ｅ_Ｎ）のうちのｍビット（ｅ_１〜ｅ_ｍ）はエラー付加規制部３０のゲート回路３２で阻止され、図５の（ｅ）のように、ＦＡＳが挿入されている領域以外に付加されるエラー信号Ｅ′（＝ｅ_ｍ＋１〜ｅ_Ｎ、ｅ_Ｎ＋１〜ｅ_２Ｎ）のみが出力されることになり、このエラー信号Ｅ′がデータ信号Ｄとともにエラー付加部１２に入力され、図５の（ｆ）のように、ＦＡＳが挿入されている領域にエラーが付加されず、ＦＡＳ以外の領域へエラーが付加されたデータ信号Ｄ′が生成されて出力される。

このようにして得られたデータ信号Ｄ′を用い、前記したようにエラー信号発生部１１によるエラー信号Ｅの出力レートを変化させながら試験対象機器のＦＥＣの機能試験を行うが、データ信号Ｄ′のＦＡＳが挿入されている領域へのエラー付加が規制されているので、エラーレートを高くしても、フレーム同期がとれた状態を維持したまま試験を行うことができる。

５……データ信号発生部、１１……エラー信号発生部、１２……エラー付加部、２０……エラー付加装置、３０……エラー付加規制部、３１……ゲート信号発生部、３２……ゲート回路

Claims (1)

1. 先頭に所定ビット長のＦＡＳ（Frame Alignment Signal）信号が挿入されたフレーム構造を有し、Ｎ（Ｎは複数）ビット単位で入力される同期デジタル伝送システムのデータ信号と、エラー信号発生部（１１）から擬似ランダムパターンでＮビット単位に出力されるエラー信号とをエラー付加部（１２）に与え、該エラー付加部で前記データ信号と前記エラー信号との排他的論理和演算をビット単位で行い、その演算結果をエラーが付加されたデータ信号として出力するエラー付加装置において、
   前記データ信号のフレームのＮビットの先頭信号が入力されるタイミングを示すフレーム同期信号と、前記ＦＡＳ信号のビット長を含むフレーム情報とに基づいて、フレーム中のＦＡＳ信号が挿入されていない領域を特定するためのＮビット単位のゲート信号を、前記フレーム同期信号に同期して順次出力するゲート信号発生部（３１）と、前記エラー信号発生部と前記エラー付加部の間に挿入され、前記エラー信号発生部からＮビット単位で出力されたエラー信号を前記ゲート信号発生部からＮビット単位で出力されたゲート信号によりゲーティングするゲート回路（３２）とを有し、該ゲート回路でゲーティングされたエラー信号を前記エラー付加部に与えて前記排他的論理和演算を行わせることで、前記データ信号のＦＡＳ信号が挿入されていない領域で且つ前記擬似ランダムパターンで指定されたビット位置にエラーが付加されるように規制するエラー付加規制部（３０）を設けたことを特徴とするエラー付加装置。

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