JP7466605B2 - 誤り検出装置および誤り検出方法 - Google Patents

Description

本発明は、被測定物に入力して折り返される既知パターンのテスト信号と基準となる参照信号とを比較してテスト信号に含まれる誤りを検出する誤り検出装置および誤り検出方法に関する。

誤り率測定装置は、例えば下記特許文献１に開示されるように、被測定物（ＤＵＴ：Device Under Test ）を信号パターン折り返しのステートに遷移させた状態で固定データを含む既知パターンのテスト信号を被測定物に送信し、このテスト信号の送信に伴って被測定物から折り返して受信した被測定信号と基準となる参照信号とをビット単位で比較してビット誤り率を測定する装置として従来から知られている。

特開２００７－２７４４７４号公報

ところで、有線ネットワーク技術の主流であるイーサネット（登録商標）において、例えば４００Ｇイーサネット（登録商標）では、Ｃ２Ｍ（チップ２モジュール）インタフェースにＳｔｒｅｓｓｅｄ Ｉｎｐｕｔ ｔｅｓｔが規定されている。Ｓｔｒｅｓｓｅｄ Ｉｎｐｕｔ ｔｅｓｔは、ＰＲＢＳ１３Ｑなどの疑似ランダムパターンの他、ＲＳ－ＦＥＣ（Reed- Solomon Forward Error Correction）エンコード付きのスクランブルアイドルパターンが定義されている。

ＲＳ－ＦＥＣエンコード付きのスクランブルアイドルパターンでは、ＦＥＣによる誤り訂正が行われているため、ＦＥＣシンボルエラー数を確認することで、ＦＥＣによるエラー訂正効果を評価することができる。

ＦＥＣによる誤り訂正では、１ＦＥＣシンボル内に複数ビットの誤りがあっても、それは訂正可能である。１ＦＥＣコードワード内に複数のＦＥＣシンボルエラーがあっても、ＦＥＣシンボルエラー数が閾値を超えなければ、１コードワード内の誤りは訂正可能である。このようなことから、ビットエラーを確認するだけでは、ＦＥＣによるエラー訂正効果を正しく評価することが難しい。

２００Ｇ，４００Ｇイーサネット（登録商標）では、ＦＥＣによるエラー訂正が前提となっているため、ＲＳ－ＦＥＣエンコード付きのスクランブルアイドルパターンで、ＦＥＣの効果を評価することは重要である。

しかし、ＲＳ－ＦＥＣエンコード付きのスクランブルアイドルパターンを生成するためには、例えば４００Ｇ送信ＰＣＳ層を実装しなければならない。加えて、ＦＥＣシンボルエラーを検出するためには例えば４００Ｇ受信ＰＣＳ層の実装も必要である。これら４００Ｇ送信ＰＣＳ層および４００Ｇ受信ＰＣＳ層を実装した上でテスト系を構築することは難易度が高く、コストも増大してしまうという問題がある。

そこで、本発明は上記問題点に鑑みてなされたものであって、ＦＥＣシンボルエラーやＦＥＣコードワードエラーを推定することができる誤り検出装置および誤り検出方法を提供することを目的としている。

上記目的を達成するため、本発明の請求項１に記載された誤り検出装置は、既知のＰＡＭ４信号によるエラー測定パターンをパターン発生器３にて発生して被測定物Ｗに入力したときに折り返される入力パターンのエラーをエラー検出器４にて検出する誤り検出装置１Ｂであって、
ＦＥＣシンボルとＦＥＣコードワードのサイズ、１ＦＥＣコードワード内のＦＥＣシンボルエラー数の閾値を設定する設定部２ａを備え、
前記エラー検出器は、
前記被測定物から折り返されるＰＡＭ信号の入力パターンを最上位ビット列データと最下位ビット列データにデコードするＰＡＭ４デコーダ４Ｃと、
前記最上位ビット列データのエラーを検出するＭＳＢエラー検出器４Ａと、
前記最下位ビット列データのエラーを検出するＬＳＢエラー検出器４Ｂと、を備え、
前記ＭＳＢエラー検出器は、
前記最上位ビット列データと同位相となるように、前記エラー測定パターンの最上位ビット列データと同じパターンのリファレンスパターンを発生する第１のリファレンスパターン発生部１１Ａと、
前記最上位ビット列データと前記第１のリファレンスパターン発生部にて発生したリファレンスパターンのビット列を、前記設定部にて設定されたＦＥＣシンボル、ＦＥＣコードワードの単位に区切るためのタイミング信号を生成する第１のタイミング生成部１２Ａと、
前記第１のタイミング生成部にて生成されるタイミング信号により、前記最上位ビット列データのビット列を、前記ＦＥＣシンボル、前記ＦＥＣコードワードの単位に区切る第１の入力パターン境界生成部１３Ａと、
前記第１のタイミング生成部にて生成されるタイミング信号により、前記第１のリファレンスパターン発生部にて発生したリファレンスパターンのビット列を、前記ＦＥＣシンボル、前記ＦＥＣコードワードの単位に区切る第１のリファレンスパターン境界生成部１４Ａと、
前記第１の入力パターン境界生成部からの最上位ビット列データと前記第１のリファレンスパターン境界生成部からのリファレンスパターンとを前記ＦＥＣシンボルの単位で比較してＦＥＣシンボルエラーを検出する第１のＦＥＣシンボルエラー検出部１５Ａと、
前記第１のＦＥＣシンボルエラー検出部の検出結果に基づいて前記ＦＥＣシンボルエラーの発生状況と、１ＦＥＣコードワード内のＦＥＣシンボルエラー数が、前記１ＦＥＣコードワード内のＦＥＣシンボルエラー数の閾値を超えたか否かによりＦＥＣコードワードエラーの発生状況とを解析する第１のエラー解析部１６Ａと、を含み、
前記ＬＳＢエラー検出器は、
前記最下位ビット列データと同位相となるように、前記エラー測定パターンの最下位ビット列データと同じパターンのリファレンスパターンを発生する第２のリファレンスパターン発生部１１Ｂと、
前記最下位ビット列データと前記第２のリファレンスパターン発生部にて発生したリファレンスパターンのビット列を、前記設定部にて設定されたＦＥＣシンボル、ＦＥＣコードワードの単位に区切るためのタイミング信号を生成する第２のタイミング生成部１２Ｂと、
前記第２のタイミング生成部にて生成されるタイミング信号により、前記最下位ビット列データのビット列を、前記ＦＥＣシンボル、前記ＦＥＣコードワードの単位に区切る第２の入力パターン境界生成部１３Ｂと、
前記第２のタイミング生成部にて生成されるタイミング信号により、前記第２のリファレンスパターン発生部にて発生したリファレンスパターンのビット列を、前記ＦＥＣシンボル、前記ＦＥＣコードワードの単位に区切る第２のリファレンスパターン境界生成部１４Ｂと、
前記第２の入力パターン境界生成部からの最下位ビット列データと前記第２のリファレンスパターン境界生成部からのリファレンスパターンとを前記ＦＥＣシンボルの単位で比較してＦＥＣシンボルエラーを検出する第２のＦＥＣシンボルエラー検出部１５Ｂと、
前記第２のＦＥＣシンボルエラー検出部の検出結果に基づいて前記ＦＥＣシンボルエラーの発生状況と、１ＦＥＣコードワード内のＦＥＣシンボルエラー数が、前記１ＦＥＣコードワード内のＦＥＣシンボルエラー数の閾値を超えたか否かによりＦＥＣコードワードエラーの発生状況とを解析する第２のエラー解析部１６Ｂと、を含むことを特徴とする。

本発明の請求項２に記載された誤り検出方法は、既知のＰＡＭ４信号によるエラー測定パターンをパターン発生器３にて発生して被測定物Ｗに入力したときに折り返される入力パターンのエラーをエラー検出器４にて検出する誤り検出方法であって、
ＦＥＣシンボルとＦＥＣコードワードのサイズ、１ＦＥＣコードワード内のＦＥＣシンボルエラー数の閾値を設定部２ａにて設定するステップと、
前記被測定物から折り返されるＰＡＭ信号の入力パターンを、ＰＡＭ４デコーダ４Ｃにて最上位ビット列データと最下位ビット列データにデコードするステップと、
前記最上位ビット列データと同位相となるように、前記エラー測定パターンの最上位ビット列データと同じパターンのリファレンスパターンを第１のリファレンスパターン発生部１１Ａにて発生するステップと、
前記最上位ビット列データと前記第１のリファレンスパターン発生部にて発生したリファレンスパターンのビット列を、前記設定部にて設定されたＦＥＣシンボル、ＦＥＣコードワードの単位に区切るためのタイミング信号を第１のタイミング生成部１２Ａにて生成するステップと、
前記第１のタイミング生成部にて生成されるタイミング信号により、前記最上位ビット列データのビット列を、第１の入力パターン境界生成部１３Ａにて前記ＦＥＣシンボル、前記ＦＥＣコードワードの単位に区切るステップと、
前記第１のタイミング生成部にて生成されるタイミング信号により、前記第１のリファレンスパターン発生部にて発生したリファレンスパターンのビット列を、第１のリファレンスパターン境界生成部１４Ａにて前記ＦＥＣシンボル、前記ＦＥＣコードワードの単位に区切るステップと、
前記第１の入力パターン境界生成部からの最上位ビット列データと前記第１のリファレンスパターン境界生成部からのリファレンスパターンとを第１のＦＥＣシンボルエラー検出部１５Ａにて前記ＦＥＣシンボルの単位で比較してＦＥＣシンボルエラーを検出するステップと、
前記第１のＦＥＣシンボルエラー検出部の検出結果に基づいて前記ＦＥＣシンボルエラーの発生状況と、１ＦＥＣコードワード内のＦＥＣシンボルエラー数が、前記１ＦＥＣコードワード内のＦＥＣシンボルエラー数の閾値を超えたか否かによりＦＥＣコードワードエラーの発生状況とを第１のエラー解析部１６Ａにて解析するステップと、
前記最下位ビット列データと同位相となるように、前記エラー測定パターンの最下位ビット列データと同じパターンのリファレンスパターンを第２のリファレンスパターン発生部１１Ｂにて発生するステップと、
前記最下位ビット列データと前記第２のリファレンスパターン発生部にて発生したリファレンスパターンのビット列を、前記設定部にて設定されたＦＥＣシンボル、ＦＥＣコードワードの単位に区切るためのタイミング信号を第２のタイミング生成部１２Ｂにて生成するステップと、
前記第２のタイミング生成部にて生成されるタイミング信号により、前記最下位ビット列データのビット列を、第２の入力パターン境界生成部１３Ｂにて前記ＦＥＣシンボル、前記ＦＥＣコードワードの単位に区切るステップと、
前記第２のタイミング生成部にて生成されるタイミング信号により、前記第２のリファレンスパターン発生部にて発生したリファレンスパターンのビット列を、第２のリファレンスパターン境界生成部１４Ｂにて前記ＦＥＣシンボル、前記ＦＥＣコードワードの単位に区切るステップと、
前記第２の入力パターン境界生成部からの最下位ビット列データと前記第２のリファレンスパターン境界生成部からのリファレンスパターンとを第２のＦＥＣシンボルエラー検出部１５Ｂにて前記ＦＥＣシンボルの単位で比較してＦＥＣシンボルエラーを検出するステップと、
前記第２のＦＥＣシンボルエラー検出部の検出結果に基づいて前記ＦＥＣシンボルエラーの発生状況と、１ＦＥＣコードワード内のＦＥＣシンボルエラー数が、前記１ＦＥＣコードワード内のＦＥＣシンボルエラー数の閾値を超えたか否かによりＦＥＣコードワードエラーの発生状況とを第２のエラー解析部１６Ｂにて解析するステップと、を含むことを特徴とする。
本発明の請求項３に記載された誤り検出装置は、請求項１の誤り検出装置において、
前記第１のタイミング生成部１２Ａは、前記第１の入力パターン境界生成部１３Ａと前記第１のリファレンスパターン境界生成部１４Ａとの間で前記タイミング信号を共用するように、前記第１の入力パターン境界生成部または前記第１のリファレンスパターン境界生成部に内蔵され、
前記第２のタイミング生成部１２Ｂは、前記第２の入力パターン境界生成部１３Ｂと前記第２のリファレンスパターン境界生成部１４Ｂとの間で前記タイミング信号を共用するように、前記第２の入力パターン境界生成部または前記第２のリファレンスパターン境界生成部に内蔵されていることを特徴とする。
本発明の請求項４に記載された誤り検出方法は、請求項２の誤り検出方法において、
前記第１の入力パターン境界生成部１３Ａと前記第１のリファレンスパターン境界生成部１４Ａとの間で前記タイミング信号を共用するように、前記第１の入力パターン境界生成部または前記第１のリファレンスパターン境界生成部に前記第１のタイミング生成部１２Ａを内蔵するステップと、
前記第２の入力パターン境界生成部１３Ｂと前記第２のリファレンスパターン境界生成部１４Ｂとの間で前記タイミング信号を共用するように、前記第２の入力パターン境界生成部または前記第２のリファレンスパターン境界生成部に前記第２のタイミング生成部１２Ｂを内蔵するステップと、を含むことを特徴とする。
本発明の請求項５に記載された誤り検出装置は、請求項１または３の誤り検出装置において、
前記第１の入力パターン境界生成部１３Ａと前記第２の入力パターン境界生成部１３Ｂと前記第１のリファレンスパターン境界生成部１４Ａと前記第２のリファレンスパターン境界生成部１４Ｂは、入力がシリアルビット列で出力がパラレルビット列、入力と出力の両方がシリアルビット列、入力と出力の両方がパラレルビット列の何れかの組み合わせからなることを特徴とする。
本発明の請求項６に記載された誤り検出方法は、請求項２または４の誤り検出方法において、
前記第１の入力パターン境界生成部１３Ａと前記第２の入力パターン境界生成部１３Ｂと前記第１のリファレンスパターン境界生成部１４Ａと前記第２のリファレンスパターン境界生成部１４Ｂは、入力がシリアルビット列で出力がパラレルビット列、入力と出力の両方がシリアルビット列、入力と出力の両方がパラレルビット列の何れかの組み合わせからなることを特徴とする。

本発明によれば、ＦＥＣエンコードされたパターンを用いず、エラー測定に一般的に用いられているＰＲＢＳパターンなどの既知パターンを用いることにより、ＦＥＣシンボルエラーおよびＦＥＣコードワードエラーの発生状況を把握することが可能となる。

本発明に係る誤り検出装置の第１実施の形態を示すブロック図である。 本発明に係る誤り検出装置の第２実施の形態を示すブロック図である。 本発明に係る誤り検出装置の入力パターン境界生成部とリファレンスパターン境界生成部においてＦＥＣシンボル単位、ＦＥＣコードワード単位で区切られた出力の一例を示す図である。 本発明に係る誤り検出装置のＦＥＣシンボルエラー検出部においてＦＥＣシンボル単位でのパターン比較結果の出力の一例を示す図である。 本発明に係る誤り検出装置のＦＥＣシンボルエラー検出部の入出力の一例を示す図である。 図１の誤り検出装置によるエラー検出動作のフローチャートである。

以下、本発明を実施するための形態について、添付した図面を参照しながら詳細に説明する。

［本発明の概要］
例えば４００Ｇイーサネット（登録商標）などは、ＦＥＣによる誤り訂正を前提とした伝送となっている。そのため、この系では、ビットエラーを測るだけでは系の品質を正しく評価することができず、エラー訂正後の誤り率を正しく把握する必要がある。

一方、ＦＥＣエンコードされたパターンを生成するためには、４００Ｇイーサネット（登録商標）のＰＣＳ層を実装する必要があり、テスト系構築の難易度、コストが高い。

そこで、本発明は、ＦＥＣエンコードされていない任意の既知パターンに対して、ＦＥＣシンボルおよびＦＥＣコードワードの境界（区切り）を擬似的に定め、ＦＥＣシンボルエラーおよびＦＥＣコードワードエラーを推定する機能を有し、ＲＳ－ＦＥＣエンコード付きのスクランブルアイドルパターンを用いず、エラー測定で一般的に用いられているパターン（ＰＲＢＳパターンなど疑似ランダムパターン）を用いて、ＦＥＣシンボルエラーおよびＦＥＣコードワードエラーの発生状況を把握することが可能な誤り検出装置および誤り検出方法を提供する。

［第１実施の形態］
図１に示すように、第１実施の形態の誤り検出装置１Ａは、ＦＥＣエンコードされていない任意の既知パターンであるＮＲＺ信号を用いてＦＥＣシンボルエラーおよびＦＥＣコードワードエラーを推定する機能を実現するため、操作部２、パターン発生器３、エラー検出器４を備えて概略構成される。

操作部２は、ユーザの操作に応じて各種設定（例えばＦＥＣシンボルとＦＥＣコードワードのサイズ設定、１ＦＥＣコードワード内のＦＥＣシンボルエラー数の閾値の設定、パターンの選択設定など）や各種指示（既知パターンのＮＲＺ信号の発生の指示、リファレンスパターンの発生の指示など）を行うための設定部２ａと、測定結果を表示するための表示部２ｂを含むグラフィカルユーザインタフェース（ＧＵＩ）で構成される。

なお、図１では、設定部２ａと表示部２ｂを含む操作部２として図示しているが、設定部２ａと表示部２ｂを個別に設ける構成としてもよい。

パターン発生器３は、パターン発生部３ａを備え、被測定物Ｗに入力されるエラー測定パターンとして、既知パターンのＮＲＺ信号を発生する。パターン発生部３ａは、操作部２からの指示に従い、エラー測定に一般的に用いられているＰＲＢＳなどの既知の疑似ランダムパターンを生成し、ＮＲＺエンコードして出力する。

ＦＥＣシンボルエラーの測定対象の被測定物Ｗは、パターン発生器３で生成した既知パターンのＮＲＺ信号が入力され、入力された既知パターンのＮＲＺ信号をエラー検出器４に折り返して出力する。

エラー検出器４は、パターン発生器３から被測定物Ｗに入力して折り返される既知パターンのＮＲＺ信号（エラー測定パターン）のエラーを検出するもので、リファレンスパターン発生部１１、タイミング生成部１２、入力パターン境界生成部１３、リファレンスパターン境界生成部１４、ＦＥＣシンボルエラー検出部１５、エラー解析部１６を備える。

リファレンスパターン発生部１１は、操作部２からの指示に従い、エラー測定におけるリファレンスパターンとして、パターン発生器３が発生するＮＲＺ信号と同じパターンを生成する。リファレンスパターン発生部１１は、被測定物Ｗから折り返されるＮＲＺ信号の入力パターンと比較できるように、入力パターンを元にリファレンスパターンを生成し、生成したリファレンスパターンの先頭が入力パターンの先頭と同位相となるように、リファレンスパターンを出力する。

タイミング生成部１２は、操作部２から指示されたサイズになるように、ＮＲＺ信号の入力パターンとリファレンスパターンのビット列を、設定部２ａにて設定されたＦＥＣシンボル、ＦＥＣコードワードの単位に区切るためのタイミング信号を生成する。

なお、タイミング生成部１２は、入力パターン境界生成部１３とリファレンスパターン境界生成部１４との間でタイミング信号を共用するように、入力パターン境界生成部１３またはリファレンスパターン境界生成部１４に内蔵する構成としてもよい。

入力パターン境界生成部１３は、被測定物Ｗから入力されたＮＲＺ信号による入力パターンのビット列を、ＦＥＣシンボルの単位に区切る。例えば１ＦＥＣシンボル＝１０ｂｉｔに設定されていれば、図３や図４に示すように、１０ｂｉｔ単位に区切る。図３では、１ＦＥＣシンボル＝１０ｂｉｔに対応して入力パターンのシリアルビット列の先頭から「１１１００１１０００」（３９８：ヘキサ表記）で区切られた例を示している。この入力パターンのシリアルビット列を区切るタイミングは、タイミング生成部１２にて生成されるタイミング信号により行う。

リファレンスパターン境界生成部１４は、リファレンスパターン発生部１１から入力されたＮＲＺ信号によるリファレンスパターンのビット列を、ＦＥＣシンボルの単位に区切る。例えば１ＦＥＣシンボル＝１０ｂｉｔに設定されていれば、図３や図４に示すように、１０ｂｉｔ単位に区切る。図３では、１ＦＥＣシンボル＝１０ｂｉｔに対応してリファレンスパターンのシリアルビット列の先頭から「１１１１１１１０００」（３Ｆ８：ヘキサ表記）で区切られた例を示している。このリファレンスパターンのシリアルビット列を区切るタイミングは、タイミング生成部１２にて生成されるタイミング信号により行う。

ここで、被測定物Ｗからの入力パターンとリファレンスパターン発生部１１からのパターンとは同位相となっているので、入力パターン境界生成部１３とリファレンスパターン境界生成部１４でビット列の区切りの位置が同じ位置となる。入力パターン境界生成部１３とリファレンスパターン境界生成部１４は、タイミング生成部１２にて生成されるタイミング信号により、図５に示すように、ＦＥＣシンボル単位（例えば１０ｂｉｔ）×Ｎ（Ｎ：ＦＥＣコードワードのサイズ「５４４」となる。）のパラレルビット列でＦＥＣコードワード毎に出力してＦＥＣシンボルエラー検出部１５に入力する。

なお、上記の説明では、入力パターン境界生成部１３とリファレンスパターン境界生成部１４の入力をシリアルビット列、出力をパラレルビット列としているが、入力パターン境界生成部１３とリファレンスパターン境界生成部１４の入力と出力の両方をシリアルビット列、両方をパラレルビット列としてもよい。この場合、タイミング生成部１２にて生成されたタイミング信号をＦＥＣシンボルエラー検出部１５にも入力し、入力されるパターン（入力パターン、リファレンスパターン）をＦＥＣシンボル単位で区切ったパターンのシリアルビット列またはパラレルビット列を入力パターン境界生成部１３とリファレンスパターン境界生成部１４から出力し、このＦＥＣシンボル単位で区切ったパターンのシリアルビット列またはパラレルビット列をＦＥＣシンボルエラー検出部１５の入力としてＦＥＣシンボル単位で比較し、タイミング生成部１２にて生成されたタイミング信号によりＦＥＣコードワード単位で区切る。

ＦＥＣシンボルエラー検出部１５は、入力パターン境界生成部１３からの入力パターンとリファレンスパターン境界生成部１４からのリファレンスパターンとをＦＥＣシンボル単位で比較してＦＥＣシンボルエラーを検出し、ＦＥＣシンボルエラーの有無を検出結果として出力する。

さらに説明すると、今、図４に示すように、１ＦＥＣコードワード（＝５４４ＦＥＣシンボル）内においてＦＥＣシンボル（１０ｂｉｔ）単位で区切られた入力パターンとして、ヘキサ表記で３９０→０１１→２５０→０４２→…→２ＦＦのビット列が入力パターン境界生成部１３から入力され、１ＦＥＣコードワード（＝５４４ＦＥＣシンボル）内においてＦＥＣシンボル（１０ｂｉｔ）単位で区切られたリファレンスパターンとして、ヘキサ表記で３Ｆ０→０１２→２５０→０４２→…→３ＦＦのビット列がリファレンスパターン境界生成部１４から入力されているものとする。この場合、ＦＥＣシンボルエラー検出部１５は、ＦＥＣシンボル（１０ｂｉｔ）単位で区切られた入力パターンとリファレンスパターンの１番目のビット列「３９０」と「３Ｆ０」を比較し、両者のビット列が異なるので、ＦＥＣシンボルエラー有り：「１」と検出する。以下、ＦＥＣシンボル単位で区切られた入力パターンとリファレンスパターンの２番目のビット列「０１１」と「０１２」との比較、３番目のビット列「２５０」と「２５０」との比較、４番目のビット列「０４２」と「０４２」との比較、…、５４４番目のビット列「２ＦＦ」と「３ＦＦ」との比較を行い、ＦＥＣシンボルエラーの有無（１：エラー有り、０：エラー無し）を検出する。

エラー解析部１６は、ＦＥＣシンボルエラー検出部１５の検出結果に基づいてエラーの解析を行うもので、ＦＥＣシンボルエラー解析部１６ａとＦＥＣコードワードエラー解析部１６ｂを備える。ＦＥＣシンボルエラー解析部１６ａは、ＦＥＣシンボルエラー検出部１５の検出結果に基づき、例えばＦＥＣシンボルエラーのカウントや、１ＦＥＣコードワード内のＦＥＣシンボルエラーの分布の測定などを行い、ＦＥＣシンボルエラーの発生状況を解析し、解析結果を操作部２の表示部２ｂに表示出力する。

ＦＥＣコードワードエラー解析部１６ｂは、ＦＥＣシンボルエラー検出部１５の検出結果に基づき、例えばＦＥＣコードワードエラーのカウントや、ＦＥＣコードワードエラーのキャプチャなどを行い、１ＦＥＣコードワード内のＦＥＣシンボルエラー数が、操作部２から指定された１ＦＥＣコードワード内のＦＥＣシンボルエラー数の閾値を超えたか否かによりＦＥＣコードワードエラーの発生状況を解析し、解析結果を操作部２の表示部２ｂに表示出力する。

［第２実施の形態］
図２に示すように、第２実施の形態の誤り検出装置１Ｂは、ＦＥＣエンコードされていない任意の既知パターンとしてＰＡＭ４信号を用いてＦＥＣシンボルエラーおよびＦＥＣコードワードエラーを推定する機能を実現するため、操作部２、パターン発生器３、エラー検出器４を備えて概略構成される。なお、第１実施の形態の誤り検出装置１Ａと同一または同等に機能する構成要素には同一番号を付して説明する。

操作部２は、ユーザの操作に応じて各種設定（例えばＦＥＣシンボルとＦＥＣコードワードのサイズ設定、１ＦＥＣコードワード内のＦＥＣシンボルエラー数の閾値の設定、パターンの選択設定など）や各種指示（既知パターンのＰＡＭ４信号の発生の指示、リファレンスパターンの発生の指示など）を行うための設定部２ａと、測定結果を表示するための表示部２ｂを含むグラフィカルユーザインタフェース（ＧＵＩ）で構成される。

なお、図２では、設定部２ａと表示部２ｂを含む操作部２として図示しているが、設定部２ａと表示部２ｂを個別に設ける構成としてもよい。

パターン発生器３は、パターン発生部３ａとＰＡＭ４エンコーダ３ｂを備え、被測定物Ｗに入力されるエラー測定パターンとしての既知パターンのＰＡＭ４信号を発生する。パターン発生部３ａは、操作部２からの指示に従い、エラー測定に一般的に用いられているＰＲＢＳなどの既知の疑似ランダムパターンによる最上位ビット列データ（以下、ＭＳＢデータと言う）と最下位ビット列データ（以下、ＬＳＢデータという）を生成し、ＰＡＭ４エンコーダ３ｂにてＰＡＭ４エンコードして出力する。

ＦＥＣシンボルエラーの測定対象の被測定物Ｗは、パターン発生器３で生成した既知パターンのＰＡＭ４信号が入力され、入力された既知パターンのＰＡＭ４信号をエラー検出器４に折り返して出力する。

エラー検出器４は、パターン発生器３から被測定物Ｗに入力して折り返される既知パターンのＰＡＭ４信号（エラー測定パターン）のエラーを検出するもので、ＭＳＢエラー検出器４Ａ、ＬＳＢエラー検出器４Ｂ、ＰＡＭ４デコーダ４Ｃを備える。

ＰＡＭ４デコーダ４Ｃは、パターン発生器３から被測定物Ｗに入力して折り返される既知パターンのＰＡＭ４信号をデコードしてＭＳＢデータとＬＳＢデータを生成し、生成したＭＳＢデータをＭＳＢエラー検出器４Ａに入力し、ＬＳＢデータをＬＳＢエラー検出器４Ｂに入力する。

ＭＳＢエラー検出器４Ａは、第１のリファレンスパターン発生部１１Ａ、第１のタイミング生成部１２Ａ、第１の入力パターン境界生成部１３Ａ、第１のリファレンスパターン境界生成部１４Ａ、第１のＦＥＣシンボルエラー検出部１５Ａ、第１のエラー解析部１６Ａを備える。

なお、図２ではＭＳＢエラー検出器４Ａの内部構成を示しているが、ＬＳＢエラー検出器４ＢはＭＳＢエラー検出器４Ａの内部構成（１１Ａ，１２Ａ，１３Ａ，１４Ａ，１５Ａ，１６Ａ（１６Ａａ，１６Ａｂ））と同等の内部構成（第２のリファレンスパターン発生部１１Ｂ，第２のタイミング生成部１２Ｂ，第２の入力パターン境界生成部１３Ｂ，第２のリファレンスパターン境界生成部１４Ｂ，第２のＦＥＣシンボルエラー検出部１５Ｂ，第２のエラー解析部１６Ｂ（ＦＥＣシンボルエラー解析部１６Ｂａ，ＦＥＣコードワードエラー解析部１６Ｂｂ））を備えている。以下、ＭＳＢエラー検出器４Ａの内部構成について説明するが、ＬＳＢエラー検出器４ＢではＭＳＢエラー検出器４ＡのＭＳＢデータをＬＳＢデータに置き換えて動作するものである。

第１のリファレンスパターン発生部１１Ａは、操作部２からの指示に従い、エラー測定におけるリファレンスパターンとして、パターン発生器３が発生するＭＳＢデータと同じパターンを生成する。第１のリファレンスパターン発生部１１Ａは、ＰＡＭ４デコーダ４ＣにてデコードされたＭＳＢデータの入力パターンと比較できるように、入力パターンを元にリファレンスパターンを生成し、生成したリファレンスパターンの先頭が入力パターンの先頭と同位相となるように、リファレンスパターンを出力する。

第１のタイミング生成部１２Ａは、操作部２から指示されたサイズになるように、ＭＳＢデータの入力パターンとリファレンスパターンのビット列を、設定部２ａにて設定されたＦＥＣシンボル、ＦＥＣコードワードの単位に区切るためのタイミング信号を生成する。

なお、第１のタイミング生成部１２Ａは、第１の入力パターン境界生成部１３Ａと第１のリファレンスパターン境界生成部１４Ａとの間でタイミング信号を共用するように、第１の入力パターン境界生成部１３Ａまたは第１のリファレンスパターン境界生成部１４Ａに内蔵する構成としてもよい。

第１の入力パターン境界生成部１３Ａは、ＰＡＭ４デコーダ４Ｃから入力されたＭＳＢデータ（入力パターン）のビット列を、ＦＥＣシンボルの単位に区切る。例えば１ＦＥＣシンボル＝１０ｂｉｔに設定されていれば、図３や図４に示すように、１０ｂｉｔ単位に区切る。図３では、１ＦＥＣシンボル＝１０ｂｉｔに対応して入力パターンのシリアルビット列の先頭から「１１１００１１０００」（３９８：ヘキサ表記）で区切られた例を示している。この入力パターンのシリアルビット列を区切るタイミングは、第１のタイミング生成部１２Ａにて生成されるタイミング信号により行う。

第１のリファレンスパターン境界生成部１４Ａは、第１のリファレンスパターン発生部１１Ａから入力されたＭＳＢデータ（リファレンスパターン）のビット列を、ＦＥＣシンボルの単位に区切る。例えば１ＦＥＣシンボル＝１０ｂｉｔに設定されていれば、図３や図４に示すように、１０ｂｉｔ単位に区切る。図３では、１ＦＥＣシンボル＝１０ｂｉｔに対応してリファレンスパターンのシリアルビット列の先頭から「１１１１１１１０００」（３Ｆ８：ヘキサ表記）で区切られた例を示している。このリファレンスパターンのシリアルビット列を区切るタイミングは、第１のタイミング生成部１２Ａにて生成されるタイミング信号により行う。

ここで、ＰＡＭ４デコーダ４Ｃからの入力パターンと第１のリファレンスパターン発生部１１Ａからのリファレンスパターンとは同位相となっているので、第１の入力パターン境界生成部１３Ａと第１のリファレンスパターン境界生成部１４Ａでビット列の区切りの位置が同じ位置となる。第１の入力パターン境界生成部１３Ａと第１のリファレンスパターン境界生成部１４Ａは、第１のタイミング生成部１２Ａにて生成されるタイミング信号により、図５に示すように、ＦＥＣシンボル単位（例えば１０ｂｉｔ）×Ｎ（Ｎ：ＦＥＣコードワードのサイズ「５４４」となる。）のパラレルビット列でＦＥＣコードワード毎に出力して第１のＦＥＣシンボルエラー検出部１５Ａに入力する。

第１のＦＥＣシンボルエラー検出部１５Ａは、図４を用いて前述したように、第１の入力パターン境界生成部１３Ａからの入力パターンと第１のリファレンスパターン境界生成部１４ＡからのリファレンスパターンとをＦＥＣシンボル単位で比較してＦＥＣシンボルエラーを検出し、ＦＥＣシンボルエラーの有無を検出結果として出力する。

第１のエラー解析部１６Ａは、第１のＦＥＣシンボルエラー検出部１５Ａの検出結果に基づいてエラーを解析するもので、ＦＥＣシンボルエラー解析部１６ＡａとＦＥＣコードワードエラー解析部１６Ａｂを備える。ＦＥＣシンボルエラー解析部１６Ａａは、第１のＦＥＣシンボルエラー検出部１５Ａの検出結果に基づき、例えばＦＥＣシンボルエラーのカウントや、１ＦＥＣコードワード内のＦＥＣシンボルエラーの分布の測定などを行い、ＦＥＣシンボルエラーの発生状況を解析し、解析結果を操作部２の表示部２ｂに表示出力する。

ＦＥＣコードワードエラー解析部１６Ａｂは、第１のＦＥＣシンボルエラー検出部１５Ａの検出結果に基づき、例えばＦＥＣコードワードエラーのカウントや、ＦＥＣコードワードエラーのキャプチャなどを行い、１ＦＥＣコードワード内のＦＥＣシンボルエラー数が、操作部２から指定された１ＦＥＣコードワード内のＦＥＣシンボルエラー数の閾値を超えたか否かによりＦＥＣコードワードエラーの発生状況を解析し、解析結果を操作部２の表示部２ｂに表示出力する。

次に、上記構成による誤り検出装置１Ａの動作について図６のフローチャートを参照しながら説明する。

まず、ＦＥＣシンボルとＦＥＣコードワードのサイズ設定、１ＦＥＣコードワード内のＦＥＣシンボルエラー数の閾値設定、ＮＲＺ信号のパターンの選択設定を操作部２の設定部２ａにて行う（ＳＴ１）。

パターン発生器３が操作部２の指示に従ってＮＲＺ信号のエラー測定パターンを発生し、発生したエラー測定パターンのＮＲＺ信号をＦＥＣシンボルエラー測定対象の被測定物Ｗに入力する（ＳＴ２）。

被測定物Ｗに対してパターン発生器３からエラー測定パターンのＮＲＺ信号が入力されると、このエラー測定パターンのＮＲＺ信号は被測定物Ｗで折り返されてエラー検出器４に入力される（ＳＴ３）。

エラー検出器４のリファレンスパターン発生部１１は、被測定物Ｗから折り返されるエラー測定パターンのＮＲＺ信号と同じパターンのリファレンスパターンを発生し、発生したリファレンスパターンの先頭がエラー測定パターンのＮＲＺ信号の先頭と同位相となるようにリファレンスパターンを出力する（ＳＴ４）。

次に、入力パターン境界生成部１３は、タイミング生成部１２にて生成されるタイミング信号により、被測定物Ｗから折り返されるエラー測定パターンのＮＲＺ信号のビット列をＦＥＣシンボル単位で区切り、ＦＥＣコードワード毎にＦＥＣシンボルエラー検出部１５に出力する（ＳＴ５）。

また、リファレンスパターン境界生成部１４は、タイミング生成部１２にて生成されるタイミング信号により、リファレンスパターン発生部１１にて生成されるリファレンスパターンのＮＲＺ信号のビット列をＦＥＣシンボル単位で区切り、ＦＥＣコードワード毎にＦＥＣシンボルエラー検出部１５に出力する（ＳＴ６）。

そして、ＦＥＣシンボルエラー検出部１５は、入力パターン境界生成部１３からのエラー測定パターンのＮＲＺ信号のビット列とリファレンスパターン境界生成部１４からのリファレンスパターンのＮＲＺ信号のビット列をＦＥＣシンボル単位で比較し、ＦＥＣシンボルエラーの有無を検出する（ＳＴ７）。

次に、ＦＥＣシンボルエラー解析部１６ａは、ＦＥＣシンボルエラー検出部１５の検出結果に基づいてＦＥＣシンボルエラーの発生状況を解析し、解析結果を表示部２ｂに表示出力する（ＳＴ８）。

また、ＦＥＣコードワードエラー解析部１６ｂは、ＦＥＣシンボルエラー検出部１５の検出結果に基づいてＦＥＣコードワードエラーの発生状況を解析し、解析結果を表示部２ｂに表示出力する（ＳＴ９）。

ところで、図６のフローチャートはエラー測定パターンのＮＲＺ信号が被測定物Ｗに入力される場合の誤り検出装置１Ａの動作説明であるが、エラー測定パターンのＰＡＭ４信号が被測定物Ｗに入力される場合には、図２の誤り検出装置１Ｂが用いられる。この場合、操作部２の設定に従ってパターン発生部３ａが発生するＭＳＢデータとＬＳＢデータをＰＡＭ４エンコーダ３ｂがＰＡＭ４エンコードし、エラー測定パターンのＰＡＭ４信号を被測定物Ｗに入力する。そして、エラー測定パターンとして入力されるＰＡＭ４信号は被測定物Ｗで折り返されてエラー検出器４のＰＡＭ４デコーダ４Ｃに入力される。ＰＡＭ４デコーダ４Ｃでは、ＰＡＭ４信号をＭＳＢデータとＬＳＢデータにデコードし、ＭＳＢデータをＭＳＢエラー検出器４Ａに入力し、ＬＳＢデータをＬＳＢエラー検出器４Ｂに入力する。そして、ＭＳＢエラー検出器４Ａでは上述したエラー検出器４によるＮＲＺ信号のビット列と同様の処理がＭＳＢデータのビット列に対して実行され、ＬＳＢエラー検出器４Ｂでは上述したエラー検出器４によるＮＲＺ信号のビット列と同様の処理がＬＳＢデータのビット列に対して実行される。

このように、誤り検出装置１Ａ，１Ｂは、入力パターンと、リファレンスパターンを任意の単位、位置で区切り、その単位でパターンの比較を行い、単位毎のエラーの有無を算出する。これは、ＦＥＣシンボル単位でのエラーの有無の判定と同様な処理となるため、ＲＳ－ＦＥＣエンコード付きのスクランブルアイドルパターンでＦＥＣ演算を行ったときと同様の結果（ＦＥＣシンボルエラーの数とＦＥＣコードワードエラーの数の算出) を、任意のパターンで行うことができる。しかも、エラー測定に用いられる任意パターンは、ランダムパターンとなっているため、パターンに依存した違いは少ない。

そして、上述した本実施の形態によれば、エラー測定に一般的に用いられている例えばＰＲＢＳパターンなどの既知パターンを用いることにより、ＦＥＣシンボルエラーおよびＦＥＣコードワードエラーの発生状況を把握することが可能となる。これにより、ＦＥＣエンコードされたパターンを用いなくても、エラー訂正後の誤り率を推定することが可能となり、テスト系構築の難易度、コストの削減を図ることができる。

以上、本発明に係る誤り検出装置および誤り検出方法の最良の形態について説明したが、この形態による記述および図面により本発明が限定されることはない。すなわち、この形態に基づいて当業者等によりなされる他の形態、実施例および運用技術などはすべて本発明の範疇に含まれることは勿論である。

１Ａ，１Ｂ 誤り検出装置
２ 操作部
２ａ 設定部
２ｂ 表示部
３ パターン発生器
３ａ パターン発生部
３ｂ ＰＡＭ４エンコーダ
４ エラー検出器
４Ａ ＭＳＢエラー検出器
４Ｂ ＬＳＢエラー検出器
４Ｃ ＰＡＭ４デコーダ
１１ リファレンスパターン発生部
１１Ａ 第１のリファレンスパターン発生部
１１Ｂ 第２のリファレンスパターン発生部
１２ タイミング生成部
１２Ａ 第１のタイミング生成部
１２Ｂ 第２のタイミング生成部
１３ 入力パターン境界生成部
１３Ａ 第１の入力パターン境界生成部
１３Ｂ 第２の入力パターン境界生成部
１４ リファレンスパターン境界生成部
１４Ａ 第１のリファレンスパターン境界生成部
１４Ｂ 第２のリファレンスパターン境界生成部
１５ ＦＥＣシンボルエラー検出部
１５Ａ 第１のＦＥＣシンボルエラー検出部
１５Ｂ 第２のＦＥＣシンボルエラー検出部
１６ エラー解析部
１６Ａ 第１のエラー解析部
１６Ｂ 第２のエラー解析部
１６Ａａ，１６Ｂａ ＦＥＣシンボルエラー解析部
１６Ａｂ，１６Ｂｂ ＦＥＣコードワードエラー解析部
Ｗ 被測定物

Claims (6)

1. 既知のＰＡＭ４信号によるエラー測定パターンをパターン発生器（３）にて発生して被測定物（Ｗ）に入力したときに折り返される入力パターンのエラーをエラー検出器（４）にて検出する誤り検出装置（１Ｂ）であって、
   ＦＥＣシンボルとＦＥＣコードワードのサイズ、１ＦＥＣコードワード内のＦＥＣシンボルエラー数の閾値を設定する設定部（２ａ）を備え、
   前記エラー検出器は、
   前記被測定物から折り返されるＰＡＭ信号の入力パターンを最上位ビット列データと最下位ビット列データにデコードするＰＡＭ４デコーダ（４Ｃ）と、
   前記最上位ビット列データのエラーを検出するＭＳＢエラー検出器（４Ａ）と、
   前記最下位ビット列データのエラーを検出するＬＳＢエラー検出器（４Ｂ）と、を備え、
   前記ＭＳＢエラー検出器は、
   前記最上位ビット列データと同位相となるように、前記エラー測定パターンの最上位ビット列データと同じパターンのリファレンスパターンを発生する第１のリファレンスパターン発生部（１１Ａ）と、
   前記最上位ビット列データと前記第１のリファレンスパターン発生部にて発生したリファレンスパターンのビット列を、前記設定部にて設定されたＦＥＣシンボル、ＦＥＣコードワードの単位に区切るためのタイミング信号を生成する第１のタイミング生成部（１２Ａ）と、
   前記第１のタイミング生成部にて生成されるタイミング信号により、前記最上位ビット列データのビット列を、前記ＦＥＣシンボル、前記ＦＥＣコードワードの単位に区切る第１の入力パターン境界生成部（１３Ａ）と、
   前記第１のタイミング生成部にて生成されるタイミング信号により、前記第１のリファレンスパターン発生部にて発生したリファレンスパターンのビット列を、前記ＦＥＣシンボル、前記ＦＥＣコードワードの単位に区切る第１のリファレンスパターン境界生成部（１４Ａ）と、
   前記第１の入力パターン境界生成部からの最上位ビット列データと前記第１のリファレンスパターン境界生成部からのリファレンスパターンとを前記ＦＥＣシンボルの単位で比較してＦＥＣシンボルエラーを検出する第１のＦＥＣシンボルエラー検出部（１５Ａ）と、
   前記第１のＦＥＣシンボルエラー検出部の検出結果に基づいて前記ＦＥＣシンボルエラーの発生状況と、１ＦＥＣコードワード内のＦＥＣシンボルエラー数が、前記１ＦＥＣコードワード内のＦＥＣシンボルエラー数の閾値を超えたか否かによりＦＥＣコードワードエラーの発生状況とを解析する第１のエラー解析部（１６Ａ）と、を含み、
   前記ＬＳＢエラー検出器は、
   前記最下位ビット列データと同位相となるように、前記エラー測定パターンの最下位ビット列データと同じパターンのリファレンスパターンを発生する第２のリファレンスパターン発生部（１１Ｂ）と、
   前記最下位ビット列データと前記第２のリファレンスパターン発生部にて発生したリファレンスパターンのビット列を、前記設定部にて設定されたＦＥＣシンボル、ＦＥＣコードワードの単位に区切るためのタイミング信号を生成する第２のタイミング生成部（１２Ｂ）と、
   前記第２のタイミング生成部にて生成されるタイミング信号により、前記最下位ビット列データのビット列を、前記ＦＥＣシンボル、前記ＦＥＣコードワードの単位に区切る第２の入力パターン境界生成部（１３Ｂ）と、
   前記第２のタイミング生成部にて生成されるタイミング信号により、前記第２のリファレンスパターン発生部にて発生したリファレンスパターンのビット列を、前記ＦＥＣシンボル、前記ＦＥＣコードワードの単位に区切る第２のリファレンスパターン境界生成部（１４Ｂ）と、
   前記第２の入力パターン境界生成部からの最下位ビット列データと前記第２のリファレンスパターン境界生成部からのリファレンスパターンとを前記ＦＥＣシンボルの単位で比較してＦＥＣシンボルエラーを検出する第２のＦＥＣシンボルエラー検出部（１５Ｂ）と、
   前記第２のＦＥＣシンボルエラー検出部の検出結果に基づいて前記ＦＥＣシンボルエラーの発生状況と、１ＦＥＣコードワード内のＦＥＣシンボルエラー数が、前記１ＦＥＣコードワード内のＦＥＣシンボルエラー数の閾値を超えたか否かによりＦＥＣコードワードエラーの発生状況とを解析する第２のエラー解析部（１６Ｂ）と、を含むことを特徴とする誤り検出装置。
2. 既知のＰＡＭ４信号によるエラー測定パターンをパターン発生器（３）にて発生して被測定物（Ｗ）に入力したときに折り返される入力パターンのエラーをエラー検出器（４）にて検出する誤り検出方法であって、
   ＦＥＣシンボルとＦＥＣコードワードのサイズ、１ＦＥＣコードワード内のＦＥＣシンボルエラー数の閾値を設定部（２ａ）にて設定するステップと、
   前記被測定物から折り返されるＰＡＭ信号の入力パターンを、ＰＡＭ４デコーダ（４Ｃ）にて最上位ビット列データと最下位ビット列データにデコードするステップと、
   前記最上位ビット列データと同位相となるように、前記エラー測定パターンの最上位ビット列データと同じパターンのリファレンスパターンを第１のリファレンスパターン発生部（１１Ａ）にて発生するステップと、
   前記最上位ビット列データと前記第１のリファレンスパターン発生部にて発生したリファレンスパターンのビット列を、前記設定部にて設定されたＦＥＣシンボル、ＦＥＣコードワードの単位に区切るためのタイミング信号を第１のタイミング生成部（１２Ａ）にて生成するステップと、
   前記第１のタイミング生成部にて生成されるタイミング信号により、前記最上位ビット列データのビット列を、第１の入力パターン境界生成部（１３Ａ）にて前記ＦＥＣシンボル、前記ＦＥＣコードワードの単位に区切るステップと、
   前記第１のタイミング生成部にて生成されるタイミング信号により、前記第１のリファレンスパターン発生部にて発生したリファレンスパターンのビット列を、第１のリファレンスパターン境界生成部（１４Ａ）にて前記ＦＥＣシンボル、前記ＦＥＣコードワードの単位に区切るステップと、
   前記第１の入力パターン境界生成部からの最上位ビット列データと前記第１のリファレンスパターン境界生成部からのリファレンスパターンとを第１のＦＥＣシンボルエラー検出部（１５Ａ）にて前記ＦＥＣシンボルの単位で比較してＦＥＣシンボルエラーを検出するステップと、
   前記第１のＦＥＣシンボルエラー検出部の検出結果に基づいて前記ＦＥＣシンボルエラーの発生状況と、１ＦＥＣコードワード内のＦＥＣシンボルエラー数が、前記１ＦＥＣコードワード内のＦＥＣシンボルエラー数の閾値を超えたか否かによりＦＥＣコードワードエラーの発生状況とを第１のエラー解析部（１６Ａ）にて解析するステップと、
   前記最下位ビット列データと同位相となるように、前記エラー測定パターンの最下位ビット列データと同じパターンのリファレンスパターンを第２のリファレンスパターン発生部（１１Ｂ）にて発生するステップと、
   前記最下位ビット列データと前記第２のリファレンスパターン発生部にて発生したリファレンスパターンのビット列を、前記設定部にて設定されたＦＥＣシンボル、ＦＥＣコードワードの単位に区切るためのタイミング信号を第２のタイミング生成部（１２Ｂ）にて生成するステップと、
   前記第２のタイミング生成部にて生成されるタイミング信号により、前記最下位ビット列データのビット列を、第２の入力パターン境界生成部（１３Ｂ）にて前記ＦＥＣシンボル、前記ＦＥＣコードワードの単位に区切るステップと、
   前記第２のタイミング生成部にて生成されるタイミング信号により、前記第２のリファレンスパターン発生部にて発生したリファレンスパターンのビット列を、第２のリファレンスパターン境界生成部（１４Ｂ）にて前記ＦＥＣシンボル、前記ＦＥＣコードワードの単位に区切るステップと、
   前記第２の入力パターン境界生成部からの最下位ビット列データと前記第２のリファレンスパターン境界生成部からのリファレンスパターンとを第２のＦＥＣシンボルエラー検出部（１５Ｂ）にて前記ＦＥＣシンボルの単位で比較してＦＥＣシンボルエラーを検出するステップと、
   前記第２のＦＥＣシンボルエラー検出部の検出結果に基づいて前記ＦＥＣシンボルエラーの発生状況と、１ＦＥＣコードワード内のＦＥＣシンボルエラー数が、前記１ＦＥＣコードワード内のＦＥＣシンボルエラー数の閾値を超えたか否かによりＦＥＣコードワードエラーの発生状況とを第２のエラー解析部（１６Ｂ）にて解析するステップと、を含むことを特徴とする誤り検出方法。
3. 前記第１のタイミング生成部（１２Ａ）は、前記第１の入力パターン境界生成部（１３Ａ）と前記第１のリファレンスパターン境界生成部（１４Ａ）との間で前記タイミング信号を共用するように、前記第１の入力パターン境界生成部または前記第１のリファレンスパターン境界生成部に内蔵され、
   前記第２のタイミング生成部（１２Ｂ）は、前記第２の入力パターン境界生成部（１３Ｂ）と前記第２のリファレンスパターン境界生成部（１４Ｂ）との間で前記タイミング信号を共用するように、前記第２の入力パターン境界生成部または前記第２のリファレンスパターン境界生成部に内蔵されていることを特徴とする請求項１に記載の誤り検出装置。
4. 前記第１の入力パターン境界生成部（１３Ａ）と前記第１のリファレンスパターン境界生成部（１４Ａ）との間で前記タイミング信号を共用するように、前記第１の入力パターン境界生成部または前記第１のリファレンスパターン境界生成部に前記第１のタイミング生成部（１２Ａ）を内蔵するステップと、
   前記第２の入力パターン境界生成部（１３Ｂ）と前記第２のリファレンスパターン境界生成部（１４Ｂ）との間で前記タイミング信号を共用するように、前記第２の入力パターン境界生成部または前記第２のリファレンスパターン境界生成部に前記第２のタイミング生成部（１２Ｂ）を内蔵するステップと、を含むことを特徴とする請求項２に記載の誤り検出方法。
5. 前記第１の入力パターン境界生成部（１３Ａ）と前記第２の入力パターン境界生成部（１３Ｂ）と前記第１のリファレンスパターン境界生成部（１４Ａ）と前記第２のリファレンスパターン境界生成部（１４Ｂ）は、入力がシリアルビット列で出力がパラレルビット列、入力と出力の両方がシリアルビット列、入力と出力の両方がパラレルビット列の何れかの組み合わせからなることを特徴とする請求項１または３に記載の誤り検出装置。
6. 前記第１の入力パターン境界生成部（１３Ａ）と前記第２の入力パターン境界生成部（１３Ｂ）と前記第１のリファレンスパターン境界生成部（１４Ａ）と前記第２のリファレンスパターン境界生成部（１４Ｂ）は、入力がシリアルビット列で出力がパラレルビット列、入力と出力の両方がシリアルビット列、入力と出力の両方がパラレルビット列の何れかの組み合わせからなることを特徴とする請求項２または４に記載の誤り検出方法。

Images