JP7128852B2 - 誤り率測定装置、及び誤り率測定方法 - Google Patents
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Description
また、本発明の請求項1に係る誤り率測定装置は、上記構成により、EIE OS、SKP OSなどの制御用パターンが任意に挿入されるか、EIE OS、SKP OSのいずれも挿入されていないデータのみからなる任意のパターンの被測定信号についてビット誤り率の測定が可能となる。また、上記構成により、本発明の請求項1に係る誤り率測定装置は、被測定信号のパターン長、EIE OSの挿入間隔、SKP OSの挿入間隔、及び長さなどの設定項目をユーザが任意に設定することにより、任意のパターンを有し、しかもパターン同期の検出、制御用パターンとデータパターンの欠損回避に有用な試験信号を容易に生成することができる。
また、本発明の請求項5に係る誤り率測定方法は、上記構成により、EIE OS、SKP OSなどの制御用パターンが任意に挿入されるか、EIE OS、SKP OSのいずれも挿入されていないデータのみからなる任意のパターンの被測定信号についてビット誤り率の測定が可能となる。また、上記構成により、本発明の請求項5に係る誤り率測定方法は、被測定信号のパターン長、EIE OSの挿入間隔、SKP OSの挿入間隔、及び長さなどの設定項目をユーザが任意に設定することにより、任意のパターンを有し、しかもパターン同期の検出、制御用パターンとデータパターンの欠損回避に有用な試験信号を容易に生成することができる。
(パターン先頭補足機能)
誤り率測定装置1の制御部4において、PPG制御部5aは、PPG6から送出される、例えば、図4(b)に示すパターンを有する試験信号の受信に基づいてDUT10が送出する被測定信号をED7に入力してその誤り率測定のための処理を開始する際、当該入力された被測定信号のパターンの先頭を補足する機能を有している。
パターン同期制御においては、上述したパターン先頭補足機能により被測定信号のパターンの先頭を検出した後、引き続き当該先頭のパターンに基づいてパターン同期の処理を行う必要がある。ここで検出された被測定信号の先頭は、例えば、図5に示すように、EIEOS、SKP OS、及びデータパターンを含むものである。
ステップS5において、パターン同期回路12cではまず、SKP削除回路12bからのSKP先頭信号、及びSKP削除データに基づき、SKP削除データを構成する各SKP OS(図4(b)参照)中の各SKP OSの先頭を順次抽出していきつつ、測定開始に先立って任意のパターンとすべく設定した制御用パターンの仕様(任意のパターン長、EIEOSの挿入間隔、SKP OSの挿入間隔及び長さなど)も加味してSKP OSの挿入間隔を補足することで一連のパターンの終わりを見つける。一連のパターンの終わりを見つけることで、当該終わりのシンボル(ビット)に続くビットを当該パターンの先頭ビットであると判定することができる。
(第2の処理)
図5に例示したように、測定前の設定において、EIEOS、SKP OSの両方を挿入する設定が行われた場合、測定開始後にED7に入力する任意のパターンの先頭パターンは、それぞれ複数のシンボルからなるEIEOS、SKP OS、データの各パターンが連続的に配列される形態となる。ステップS5において、かかる形態の先頭パターンでのパターン同期を行うべく、PPG制御部5aからは、どのパターン(EIEOS、SKP OS、データ)を同期パターンの判定対象として選択するかを示す同期パターン選択信号と、各同期パターン選択信号にそれぞれ対応する同期パターン情報とがパターン同期回路12cに対して送出される。パターン同期回路12cは、同期パターン選択信号によって示されるパターンと、該同期パターン選択信号に対応する同期パターン情報とを比較し、各パターンと対応する各同期パターン情報とが一致することにより、各パターンのパターン同期がとれたと判定する。
2 操作表示部
4 制御部
5a PPG制御部(設定手段)
5b 設定制御部(設定手段)
6 パルスパターン発生器(PPG)
7 誤り率測定器(ED)
10 被試験対象(DUT)
11 エンコード方式選択回路(符号化方式選択回路)
12 8b10b処理回路(信号処理回路)
12c、13c パターン同期回路
13 128b13xb処理回路(信号処理回路)
14 リファレンス生成回路
15、16 遅延回路
18 誤り率測定回路
Claims (5)
- 規格に定められ、複数の符号化方式のうちの任意の符号化方式で符号化された信号のデータパターン間に、特定の制御に用いる制御用パターンを挿入または未挿入とした試験信号が送信され、前記試験信号を受信した被試験対象(10)から送出される被測定信号を受信して誤り率測定を行う誤り率測定装置であって、
入力された前記被測定信号を、当該被測定信号の符号化方式に応じて選択して出力する符号化方式選択回路(11)と、
前記複数の符号化方式に対応して設けられ、前記符号化方式選択回路で選択された自回路の符号化方式に対応する前記被測定信号を入力して該被測定信号のパターンの先頭を検出する信号処理をそれぞれ行う複数の信号処理回路(12、13)と、
前記符号化方式選択回路で選択された符号化方式に対応する前記信号処理回路での前記被測定信号のパターンの先頭の検出に応じて、該信号処理回路が送出する同期完了信号をトリガとして、前記選択された符号化方式に対応する被測定信号のパターンと同一のリファレンスパターンを生成するリファレンス生成回路(14)と、
前記複数の符号化方式に対応して設けられ、前記同期完了信号に同期した前記選択された符号化方式に対応する被測定信号のパターンを遅延させて、前記リファレンス生成回路から出力された前記選択された符号化方式に対応する被測定信号のリファレンスパターンと同期させる複数の遅延回路(15、16)と、
前記リファレンス生成回路により生成された前記選択された符号化方式の被測定信号のリファレンスパターンと、前記選択された符号化方式に対応する前記遅延回路で遅延された前記被測定信号のパターンと、を順次比較することにより、前記選択された符号化方式に対応する被測定信号における誤りビットを検出するとともに、当該被測定信号のパターンのビット誤り率を算出する誤り率測定回路(18)と、
を有し、
前記被測定信号は、前記制御用パターンとしてEIE OS(Electrical Idle Exit Ordered Set)、またはSKP OS(Skip Ordered Set)のいずれか、または両方を含んでいる構成、若しくは前記EIE OS、及び前記SKP OSのいずれも含まない構成を有し、
前記制御用パターンの挿入に係る設定項目として、前記被測定信号のパターン長、前記EIE OSの挿入間隔、前記SKP OSの挿入間隔、及び長さを設定する設定手段(5a、5b)を有し、
前記信号処理回路は、自回路の符号化方式に対応する前記被測定信号のパターン長、前記EIE OSの挿入間隔、前記SKP OSの挿入間隔、及び長さに応じて一意に定まる当該被測定信号のパターンの先頭を検出するパターン同期回路(12c,13c)を有することを特徴とする誤り率測定装置。 - 前記規格は、ハイスピードシリアルバス規格であって、PCIe Gen1~4、USB3.1 Gen1~2のいずれかの規格に対応していることを特徴とする請求項1に記載の誤り率測定装置。
- 前記被測定信号は、8b10b符号化方式、128b130b符号化方式、128b132b符号化方式のうちの1の符号化方式に対応していることを特徴とする請求項1または2に記載の測定装置。
- 前記パターン同期回路は、前記被測定信号の先頭パターンに含まれる前記EIE OS、前記SKP OS、及びデータからなる同期検出パターンを抽出し、該同期検出パターンにおける前記EIE OS、前記SKP OS、及び前記データのそれぞれの先頭ビットでのパターン同期確立に応じて、前記リファレンス生成回路に対して前記リファレンスパターンの生成開始を指示することを特徴とする請求項1~3のいずれか一項に記載の誤り率測定装置。
- 規格に定められ、複数の符号化方式のうちの任意の符号化方式で符号化された信号のデータパターン間に、特定の制御に用いる制御用パターンを挿入または未挿入とした試験信号が送信され、前記試験信号を受信した被試験対象(10)から送出される被測定信号を受信して誤り率測定を行う誤り率測定方法であって、
入力された前記被測定信号を、当該被測定信号の符号化方式に応じて選択して出力する符号化方式選択ステップ(S2)と、
前記複数の符号化方式に対応して実施され、前記符号化方式選択ステップで選択された自処理ステップの符号化方式に対応する前記被測定信号を入力して該被測定信号のパターンの先頭を検出する信号処理をそれぞれ行う信号処理ステップ(S5)と、
前記符号化方式選択ステップで選択された符号化方式に対応する前記信号処理ステップでの前記被測定信号のパターンの先頭の検出に応じて、該信号処理ステップが送出する同期完了信号をトリガとして、前記選択された符号化方式に対応する被測定信号のパターンと同一のリファレンスパターンを生成するリファレンス生成ステップ(S6)と、
前記複数の符号化方式に対応してそれぞれ実施され、前記同期完了信号に同期した前記選択された符号化方式に対応する被測定信号のパターンを遅延させて、前記リファレンス生成ステップにより生成された前記選択された符号化方式に対応する被測定信号のリファレンスパターンと同期させる遅延ステップ(S7)と、
前記リファレンス生成ステップで生成された前記選択された符号化方式の被測定信号のリファレンスパターンと、前記選択された符号化方式に対応する前記遅延ステップで遅延された前記被測定信号のパターンと、を順次比較することにより、前記選択された符号化方式に対応する被測定信号における誤りビットを検出するとともに、当該被測定信号のパターンのビット誤り率を算出する誤り率測定ステップ(S8)と
を含み、
前記被測定信号は、前記制御用パターンとしてEIE OS(Electrical Idle Exit Ordered Set)、またはSKP OS(Skip Ordered Set)のいずれか、または両方を含んでいる構成、若しくは前記EIE OS、及び前記SKP OSのいずれも含まない構成を有し、
前記制御用パターンの挿入に係る設定項目として、前記被測定信号のパターン長、前記EIE OSの挿入間隔、前記SKP OSの挿入間隔、及び長さを設定する設定手段(5a、5b)を有し、
前記信号処理ステップでは、自回路の符号化方式に対応する前記被測定信号のパターン長、前記EIE OSの挿入間隔、前記SKP OSの挿入間隔、及び長さに応じて一意に定まる当該被測定信号のパターンの先頭を検出するパターン同期処理(ステップS5)を実施することを特徴とする誤り率測定方法。
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JP2014057269A (ja) | 2012-09-13 | 2014-03-27 | Toshiba Corp | 半導体装置 |
JP2017098615A (ja) | 2015-11-18 | 2017-06-01 | アンリツ株式会社 | 誤り率測定装置及び誤り率測定方法 |
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JP2004096426A (ja) | 2002-08-30 | 2004-03-25 | Kyushu Ando Denki Kk | 符号誤り率測定装置 |
JP2014057269A (ja) | 2012-09-13 | 2014-03-27 | Toshiba Corp | 半導体装置 |
JP2017098615A (ja) | 2015-11-18 | 2017-06-01 | アンリツ株式会社 | 誤り率測定装置及び誤り率測定方法 |
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Title |
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アンリツ株式会社,MX183000A ハイスピード シリアルデータ テスト ソフトウェア 取扱説明書,第13版,2019年02月20日,https//dl.cdn-anritsu.com/ja-jp/test-measurement/files/Manuals/Operation-Manual/MP1800A/mx183000a_opm_j_13_0.pdf |
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