JP2003324411A - 符号誤り測定装置及び方法、ｐｎパターン発生装置及び方法並びに同期装置 - Google Patents
符号誤り測定装置及び方法、ｐｎパターン発生装置及び方法並びに同期装置Info
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- JP2003324411A JP2003324411A JP2002128841A JP2002128841A JP2003324411A JP 2003324411 A JP2003324411 A JP 2003324411A JP 2002128841 A JP2002128841 A JP 2002128841A JP 2002128841 A JP2002128841 A JP 2002128841A JP 2003324411 A JP2003324411 A JP 2003324411A
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Abstract
(57)【要約】
【課題】 符号誤り率の測定時間を短縮する。
【解決手段】 対象物から得られた受信パターンをパラ
レル変換し、その並列ビット中から予め決められたＰＮ
の段数ビット長の特定の要素パターンを同期パターンと
して検出し、該検出を示す検出トリガ信号を出力すると
共に同期パターンが並列ビットの先頭になるように受信
パターンをビットシフトさせて測定用受信パターンとし
て出力する同期検出部a21と、検出トリガ信号と同期パ
ターンとに基づいて復元させたマーク率１／２のＰＮパ
ターンを順次生成して出力するＰＮパターン生成部a22
と、受信パターンのマーク率に応じて前記ＰＮパターン
生成部から出力されるマーク率１／２のＰＮパターンの
マーク率を可変して期待値パターンとして出力するマー
ク率可変部a23と、期待値パターンと測定用受信パター
ンとを比較することにより受信パターンの符号誤りを検
出するエラー検出部a24とを具備する。
レル変換し、その並列ビット中から予め決められたＰＮ
の段数ビット長の特定の要素パターンを同期パターンと
して検出し、該検出を示す検出トリガ信号を出力すると
共に同期パターンが並列ビットの先頭になるように受信
パターンをビットシフトさせて測定用受信パターンとし
て出力する同期検出部a21と、検出トリガ信号と同期パ
ターンとに基づいて復元させたマーク率１／２のＰＮパ
ターンを順次生成して出力するＰＮパターン生成部a22
と、受信パターンのマーク率に応じて前記ＰＮパターン
生成部から出力されるマーク率１／２のＰＮパターンの
マーク率を可変して期待値パターンとして出力するマー
ク率可変部a23と、期待値パターンと測定用受信パター
ンとを比較することにより受信パターンの符号誤りを検
出するエラー検出部a24とを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、符号誤り測定装置
及び方法、ＰＮパターン発生装置及び方法並びに同期装
置に係わり、特に疑似ランダムパターン（ＰＮパター
ン）を試験信号として用いた伝送路や装置やデバイスの
符号誤り率を測定する技術に関する。
及び方法、ＰＮパターン発生装置及び方法並びに同期装
置に係わり、特に疑似ランダムパターン（ＰＮパター
ン）を試験信号として用いた伝送路や装置やデバイスの
符号誤り率を測定する技術に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】従来の
マーク率を可変したＰＮパターンを用いて符号誤り率を
測定する符号誤り測定装置を図１に示す。この回路は、
ＰＮ発生部a12によりマーク率１／２のＰＮパターンd12
を発生させ、シフトレジスタa13に出力し、このシフト
レジスタa13によりシフトされたマーク率１／２のＰＮ
パターンd13とシフトする前のマーク率１／２のＰＮパ
ターンd12をＡＮＤ回路a14に与えマーク率を可変したＰ
Ｎパターンを基準パターンd14として出力する。ここ
で、シフトレジスタa13によりシフトさせる段数は、マ
ーク率の値により決められる。一方、送信側にもこれと
同様のマーク率を可変したＰＮパターンの発生回路があ
り、送信側で発生させたマーク率を可変したＰＮパター
ンを伝送路を経由して受信信号d1として入力し、誤り検
出部d15により受信側で発生させた基準パターンd14と排
他的論理輪をとり符号誤りd15として出力される。ここ
で、基準パターンd14と受信パターンd1の同期をとるた
めに、誤りd15の誤り率がある閾値以上の場合にはパタ
ーン同期制御部d16から出力する動作イネーブル信号a16
をディセーブル状態にし、上記で説明した基準パターン
d14を発生させるための回路を停止させ、受信パターンd
1と基準パターンd14の一致をパターン一致検出部a11に
より検出し、一致したところで比較開始信号d11をパタ
ーン同期制御部d16に出力し、これにより動作イネーブ
ル信号a16をイネーブル状態に戻し基準パターンd14を発
生させる回路を動作させる。これにより、受信パターン
d1と基準パターンd14の同期がとられ符号誤りの測定が
可能になる。
マーク率を可変したＰＮパターンを用いて符号誤り率を
測定する符号誤り測定装置を図１に示す。この回路は、
ＰＮ発生部a12によりマーク率１／２のＰＮパターンd12
を発生させ、シフトレジスタa13に出力し、このシフト
レジスタa13によりシフトされたマーク率１／２のＰＮ
パターンd13とシフトする前のマーク率１／２のＰＮパ
ターンd12をＡＮＤ回路a14に与えマーク率を可変したＰ
Ｎパターンを基準パターンd14として出力する。ここ
で、シフトレジスタa13によりシフトさせる段数は、マ
ーク率の値により決められる。一方、送信側にもこれと
同様のマーク率を可変したＰＮパターンの発生回路があ
り、送信側で発生させたマーク率を可変したＰＮパター
ンを伝送路を経由して受信信号d1として入力し、誤り検
出部d15により受信側で発生させた基準パターンd14と排
他的論理輪をとり符号誤りd15として出力される。ここ
で、基準パターンd14と受信パターンd1の同期をとるた
めに、誤りd15の誤り率がある閾値以上の場合にはパタ
ーン同期制御部d16から出力する動作イネーブル信号a16
をディセーブル状態にし、上記で説明した基準パターン
d14を発生させるための回路を停止させ、受信パターンd
1と基準パターンd14の一致をパターン一致検出部a11に
より検出し、一致したところで比較開始信号d11をパタ
ーン同期制御部d16に出力し、これにより動作イネーブ
ル信号a16をイネーブル状態に戻し基準パターンd14を発
生させる回路を動作させる。これにより、受信パターン
d1と基準パターンd14の同期がとられ符号誤りの測定が
可能になる。
【０００３】しかし、この方法だとマーク率が低いＰＮ
パターンの場合、受信パターンd1と基準パターンd14の
一致を検出するためのパターンを短くすると、間違った
位置での検出回数が多くなり、「パターン一致検出、閾
値比較、パターン一致検出・・・」の回数が多くなり、
同期をとるまでに時間がかかってしまい、またパターン
の段数が増加するとさらにこの頻度はあがり測定に要す
る時間が長時間化する。任意のパターンを長くすること
でこの頻度をさげることもできるが、そうすると、比較
するための回路規模の増大を招いてしまう。
パターンの場合、受信パターンd1と基準パターンd14の
一致を検出するためのパターンを短くすると、間違った
位置での検出回数が多くなり、「パターン一致検出、閾
値比較、パターン一致検出・・・」の回数が多くなり、
同期をとるまでに時間がかかってしまい、またパターン
の段数が増加するとさらにこの頻度はあがり測定に要す
る時間が長時間化する。任意のパターンを長くすること
でこの頻度をさげることもできるが、そうすると、比較
するための回路規模の増大を招いてしまう。
【０００４】本発明は、上述する問題点のマーク率を可
変したＰＮパターンによる符号誤り率測定で同期をとる
ために要する同期引き込み時間の長時間化に対するもの
で、従来とは違った手法を用いることによりＰＮ３１段
等の段数の大きいＰＮパターンでも符号誤り（ビットエ
ラー）測定に関する測定時間の長時間化を是正すること
を目的とする。
変したＰＮパターンによる符号誤り率測定で同期をとる
ために要する同期引き込み時間の長時間化に対するもの
で、従来とは違った手法を用いることによりＰＮ３１段
等の段数の大きいＰＮパターンでも符号誤り（ビットエ
ラー）測定に関する測定時間の長時間化を是正すること
を目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、符号誤り測定装置に係わる第１の手段
として、複数のマーク率のＰＮパターンを用いて対象物
におけるビットエラーを検出する符号誤り測定装置であ
って、対象物から得られた受信パターンをパラレル変換
し、その並列ビット中から予め決められたＰＮの段数ビ
ット長の特定の要素パターンを同期パターンとして検出
し、該検出を示す検出トリガ信号を出力すると共に同期
パターンが並列ビットの先頭になるように受信パターン
をビットシフトさせて測定用受信パターンとして出力す
る同期検出回路と、前記検出トリガ信号と同期パターン
とに基づいて復元させたマーク率１／２のＰＮパターン
を順次生成して出力するＰＮ同期パターン生成回路と、
受信パターンのマーク率に応じて前記ＰＮ同期パターン
生成回路から出力されるマーク率１／２のＰＮパターン
のマーク率を可変して期待値パターンとして出力するマ
ーク率可変回路と、前記期待値パターンと測定用受信パ
ターンとを比較することにより受信パターンのビットエ
ラーを検出するエラー検出回路とを具備する構成を採用
する。
に、本発明では、符号誤り測定装置に係わる第１の手段
として、複数のマーク率のＰＮパターンを用いて対象物
におけるビットエラーを検出する符号誤り測定装置であ
って、対象物から得られた受信パターンをパラレル変換
し、その並列ビット中から予め決められたＰＮの段数ビ
ット長の特定の要素パターンを同期パターンとして検出
し、該検出を示す検出トリガ信号を出力すると共に同期
パターンが並列ビットの先頭になるように受信パターン
をビットシフトさせて測定用受信パターンとして出力す
る同期検出回路と、前記検出トリガ信号と同期パターン
とに基づいて復元させたマーク率１／２のＰＮパターン
を順次生成して出力するＰＮ同期パターン生成回路と、
受信パターンのマーク率に応じて前記ＰＮ同期パターン
生成回路から出力されるマーク率１／２のＰＮパターン
のマーク率を可変して期待値パターンとして出力するマ
ーク率可変回路と、前記期待値パターンと測定用受信パ
ターンとを比較することにより受信パターンのビットエ
ラーを検出するエラー検出回路とを具備する構成を採用
する。
【０００６】また、符号誤り測定装置に係わる第２の手
段として、上記第１の手段において、ＰＮ同期パターン
生成回路は、受信パターンの段数に応じたマーク率１／
２のＰＮパターンを生成するという構成を採用する。
段として、上記第１の手段において、ＰＮ同期パターン
生成回路は、受信パターンの段数に応じたマーク率１／
２のＰＮパターンを生成するという構成を採用する。
【０００７】さらに、本発明では、ＰＮパターン発生装
置に係わる第１の手段として、対象物から受信したＰＮ
パターン（受信パターン）に同期したＰＮパターンを生
成する装置であって、受信パターンをパラレル変換し、
その並列ビット中から予め決められたＰＮの段数ビット
長の特定の要素パターンを同期パターンとして検出し、
該検出を示す検出トリガ信号を出力すると共に同期パタ
ーンが並列ビットの先頭になるように受信パターンをビ
ットシフトさせて測定用受信パターンとして出力する同
期検出回路と、前記検出トリガ信号と同期パターンとに
基づいて復元させたマーク率１／２のＰＮパターンを順
次生成して出力するＰＮ同期パターン生成回路とを具備
する構成を採用する。
置に係わる第１の手段として、対象物から受信したＰＮ
パターン（受信パターン）に同期したＰＮパターンを生
成する装置であって、受信パターンをパラレル変換し、
その並列ビット中から予め決められたＰＮの段数ビット
長の特定の要素パターンを同期パターンとして検出し、
該検出を示す検出トリガ信号を出力すると共に同期パタ
ーンが並列ビットの先頭になるように受信パターンをビ
ットシフトさせて測定用受信パターンとして出力する同
期検出回路と、前記検出トリガ信号と同期パターンとに
基づいて復元させたマーク率１／２のＰＮパターンを順
次生成して出力するＰＮ同期パターン生成回路とを具備
する構成を採用する。
【０００８】また、このＰＮパターン発生装置に係わる
第２の手段として、上記第１の手段において、受信パタ
ーンのマーク率に応じて前記ＰＮ同期パターン生成回路
から出力されるマーク率１／２のＰＮパターンのマーク
率を可変して期待値パターンとして出力するマーク率可
変回路をさらに具備するという構成を採用する。
第２の手段として、上記第１の手段において、受信パタ
ーンのマーク率に応じて前記ＰＮ同期パターン生成回路
から出力されるマーク率１／２のＰＮパターンのマーク
率を可変して期待値パターンとして出力するマーク率可
変回路をさらに具備するという構成を採用する。
【０００９】さらに、ＰＮパターン発生装置に係わる第
３の手段として、上記第１または第２の手段において、
ＰＮ同期パターン生成回路は、受信パターンの段数に応
じたマーク率１／２のＰＮパターンを生成するという構
成を採用する。
３の手段として、上記第１または第２の手段において、
ＰＮ同期パターン生成回路は、受信パターンの段数に応
じたマーク率１／２のＰＮパターンを生成するという構
成を採用する。
【００１０】一方、本発明では、符号誤り測定方法に係
わる第１の手段として、複数のマーク率のＰＮパターン
を用いて対象物におけるビットエラーを検出する符号誤
り測定方法であって、対象物から得られた受信パターン
をパラレル変換し、その並列ビット中から予め決められ
たＰＮの段数ビット長の特定の要素パターンを同期パタ
ーンとして検出する行程Ａと、受信パターンをビットシ
フトさせて同期パターンが並列ビットの先頭になるよう
にした測定用受信パターンを生成する行程Ｂと、前記検
出トリガ信号と同期パターンとに基づいて復元させたマ
ーク率１／２のＰＮパターンを順次生成する行程Ｃと、
受信パターンのマーク率に応じて前記マーク率１／２の
ＰＮパターンのマーク率を可変して期待値パターンを生
成する行程Ｄと、前記期待値パターンと測定用受信パタ
ーンとを比較することにより受信パターンのビットエラ
ーを検出する行程Ｅとを有するという構成を採用する。
わる第１の手段として、複数のマーク率のＰＮパターン
を用いて対象物におけるビットエラーを検出する符号誤
り測定方法であって、対象物から得られた受信パターン
をパラレル変換し、その並列ビット中から予め決められ
たＰＮの段数ビット長の特定の要素パターンを同期パタ
ーンとして検出する行程Ａと、受信パターンをビットシ
フトさせて同期パターンが並列ビットの先頭になるよう
にした測定用受信パターンを生成する行程Ｂと、前記検
出トリガ信号と同期パターンとに基づいて復元させたマ
ーク率１／２のＰＮパターンを順次生成する行程Ｃと、
受信パターンのマーク率に応じて前記マーク率１／２の
ＰＮパターンのマーク率を可変して期待値パターンを生
成する行程Ｄと、前記期待値パターンと測定用受信パタ
ーンとを比較することにより受信パターンのビットエラ
ーを検出する行程Ｅとを有するという構成を採用する。
【００１１】また、符号誤り測定方法に係わる第２の手
段として、上記第１の手段において、行程Ｃでは、受信
パターンの段数に応じたマーク率１／２のＰＮパターン
を生成するという構成を採用する。
段として、上記第１の手段において、行程Ｃでは、受信
パターンの段数に応じたマーク率１／２のＰＮパターン
を生成するという構成を採用する。
【００１２】さらに、本発明では、ＰＮパターン発生方
法に係わる第１の手段として、対象物から受信したＰＮ
パターン（受信パターン）に同期したＰＮパターンを生
成する装置であって、対象物から得られた受信パターン
をパラレル変換し、その並列ビット中から予め決められ
たＰＮの段数ビット長の特定の要素パターンを同期パタ
ーンとして検出する行程Ａと、受信パターンをビットシ
フトさせて同期パターンが並列ビットの先頭になるよう
にした測定用受信パターンを生成する行程Ｂと、前記検
出トリガ信号と同期パターンとに基づいて復元させたマ
ーク率１／２のＰＮパターンを順次生成する行程Ｃとを
有する構成を採用する。
法に係わる第１の手段として、対象物から受信したＰＮ
パターン（受信パターン）に同期したＰＮパターンを生
成する装置であって、対象物から得られた受信パターン
をパラレル変換し、その並列ビット中から予め決められ
たＰＮの段数ビット長の特定の要素パターンを同期パタ
ーンとして検出する行程Ａと、受信パターンをビットシ
フトさせて同期パターンが並列ビットの先頭になるよう
にした測定用受信パターンを生成する行程Ｂと、前記検
出トリガ信号と同期パターンとに基づいて復元させたマ
ーク率１／２のＰＮパターンを順次生成する行程Ｃとを
有する構成を採用する。
【００１３】また、ＰＮパターン発生方法に係わる第２
の手段として、上記第１の手段において、受信パターン
のマーク率に応じて前記マーク率１／２のＰＮパターン
のマーク率を可変して期待値パターンを生成する行程Ｄ
をさらに有するという構成を採用する。
の手段として、上記第１の手段において、受信パターン
のマーク率に応じて前記マーク率１／２のＰＮパターン
のマーク率を可変して期待値パターンを生成する行程Ｄ
をさらに有するという構成を採用する。
【００１４】さらに、ＰＮパターン発生方法に係わる第
３の手段として、上記第１または第２の手段において、
行程Ｃでは、受信パターンの段数に応じたマーク率１／
２のＰＮパターンを生成するという構成を採用する。
３の手段として、上記第１または第２の手段において、
行程Ｃでは、受信パターンの段数に応じたマーク率１／
２のＰＮパターンを生成するという構成を採用する。
【００１５】一方、本発明では、対象物から受信したＰ
Ｎパターン（受信パターン）に同期した信号を出力する
同期装置に係わる手段として、対象物から得られた受信
パターン中から予め決められたＰＮの段数ビット長の特
定の要素パターンを同期パターンとして検出し、該検出
を示す検出トリガ信号を出力するという構成を採用す
る。
Ｎパターン（受信パターン）に同期した信号を出力する
同期装置に係わる手段として、対象物から得られた受信
パターン中から予め決められたＰＮの段数ビット長の特
定の要素パターンを同期パターンとして検出し、該検出
を示す検出トリガ信号を出力するという構成を採用す
る。
【００１６】
【発明の実施の形態】以下、図２を参照して、本発明に
係わる符号誤り測定装置及び方法、ＰＮパターン発生装
置及び方法並びに同期装置の一実施形態について説明す
る。
係わる符号誤り測定装置及び方法、ＰＮパターン発生装
置及び方法並びに同期装置の一実施形態について説明す
る。
【００１７】図２は、本実施形態における符号誤り測定
装置の機能構成を示すブロック図である。この図におい
て、a2はシリアル−パラレル変換（器）、a21は同期検
出部、a22はＰＮパターン生成部、a23はマーク率可変
部、a24はエラー検出部である。これら各構成要素のう
ち、同期検出部a21、ＰＮパターン生成部a22及びマーク
率可変部a23は、本実施形態におけるＰＮパターン発生
装置を構成している。
装置の機能構成を示すブロック図である。この図におい
て、a2はシリアル−パラレル変換（器）、a21は同期検
出部、a22はＰＮパターン生成部、a23はマーク率可変
部、a24はエラー検出部である。これら各構成要素のう
ち、同期検出部a21、ＰＮパターン生成部a22及びマーク
率可変部a23は、本実施形態におけるＰＮパターン発生
装置を構成している。
【００１８】シリアル−パラレル変換器a2は、伝送路
（対象物）を介して受信された受信パターン（シリアル
信号）d2をＭビット幅（Ｍ＝任意の整数）のパラレル信
号d20に変換して同期検出部a21に出力する。このような
シリアル−パラレル変換器a2は、伝送路に接続された受
信装置の構成要素である。
（対象物）を介して受信された受信パターン（シリアル
信号）d2をＭビット幅（Ｍ＝任意の整数）のパラレル信
号d20に変換して同期検出部a21に出力する。このような
シリアル−パラレル変換器a2は、伝送路に接続された受
信装置の構成要素である。
【００１９】同期検出部a21は、エラー検出部a24からの
符号誤りd24bによる符号誤り率がある閾値以上の場合
に、図２に示すようにＭビット幅づつ順次入力される受
信パターン（パラレル信号）d20の中からマーク率を可
変する前のマーク率１／２のＰＮパターンを復元するこ
とが出来る予め決められたＰＮの段数ビット長の同期パ
ターンを検出し、この同期パターンを検出すると、同期
パターンが、並列Ｍビットの先頭以外の場所で検出され
た場合、同期パターンの先頭ビットが並列Ｍビットの先
頭になるように受信パターンd20をビットシフトさせて
エラー検出部a24に測定用受信パターンd211として出力
すると共に、同期パターンの検出を示す検出トリガ信号
d212をＰＮパターン生成部a22に出力する。
符号誤りd24bによる符号誤り率がある閾値以上の場合
に、図２に示すようにＭビット幅づつ順次入力される受
信パターン（パラレル信号）d20の中からマーク率を可
変する前のマーク率１／２のＰＮパターンを復元するこ
とが出来る予め決められたＰＮの段数ビット長の同期パ
ターンを検出し、この同期パターンを検出すると、同期
パターンが、並列Ｍビットの先頭以外の場所で検出され
た場合、同期パターンの先頭ビットが並列Ｍビットの先
頭になるように受信パターンd20をビットシフトさせて
エラー検出部a24に測定用受信パターンd211として出力
すると共に、同期パターンの検出を示す検出トリガ信号
d212をＰＮパターン生成部a22に出力する。
【００２０】ＰＮ同期パターン生成回路a22は、上記検
出トリガ信号d212によりマーク率１／２のＰＮ同期パタ
ーンを生成する各生成回路（図１では例としてＰＮ７発
生器a22ａ，ＰＮ９発生器a22ｂ，ＰＮ２３発生器a22
ｃ，ＰＮ３１発生器a22ｄとしている）に選択されたＰ
Ｎパターンの基準値を設定し、その後これら各生成回路
の出力d22a〜d22dを設定値Ａに基づいて択一的に選択し
てマーク率可変回路a24に出力するセレクタa22eから構
成されている。
出トリガ信号d212によりマーク率１／２のＰＮ同期パタ
ーンを生成する各生成回路（図１では例としてＰＮ７発
生器a22ａ，ＰＮ９発生器a22ｂ，ＰＮ２３発生器a22
ｃ，ＰＮ３１発生器a22ｄとしている）に選択されたＰ
Ｎパターンの基準値を設定し、その後これら各生成回路
の出力d22a〜d22dを設定値Ａに基づいて択一的に選択し
てマーク率可変回路a24に出力するセレクタa22eから構
成されている。
【００２１】上記各生成回路a22a〜a22eは、検出トリガ
信号d212に基づいて各々の段数に応じたマーク率１／２
のＰＮパターンd22a〜d22dを生成してセレクタa22eに出
力する。セレクタa22eは、符号誤り率の測定に使用され
るＰＮパターンの段数に応じて規定される設定値Ａに基
づいて何れかの生成回路a22a〜a22dを選択する。つま
り、測定用のＰＮパターンが７段のＰＮパターンのとき
には設定値Ａに基づいてＰＮ７発生器a22aを選択し、９
段のＰＮパターンのときには設定値Ａに基づいてＰＮ９
発生器a22bを選択し、２３段のＰＮパターンのときには
設定値Ａに基づいてＰＮ２３発生器a22cを選択し、ある
いは３１段のＰＮパターンのときには設定値Ａに基づい
てＰＮ３１発生器a22dを選択してマーク率可変回路a24
に出力する。（ここでは、例として４つの段数の発生器
について記載している）
信号d212に基づいて各々の段数に応じたマーク率１／２
のＰＮパターンd22a〜d22dを生成してセレクタa22eに出
力する。セレクタa22eは、符号誤り率の測定に使用され
るＰＮパターンの段数に応じて規定される設定値Ａに基
づいて何れかの生成回路a22a〜a22dを選択する。つま
り、測定用のＰＮパターンが７段のＰＮパターンのとき
には設定値Ａに基づいてＰＮ７発生器a22aを選択し、９
段のＰＮパターンのときには設定値Ａに基づいてＰＮ９
発生器a22bを選択し、２３段のＰＮパターンのときには
設定値Ａに基づいてＰＮ２３発生器a22cを選択し、ある
いは３１段のＰＮパターンのときには設定値Ａに基づい
てＰＮ３１発生器a22dを選択してマーク率可変回路a24
に出力する。（ここでは、例として４つの段数の発生器
について記載している）
【００２２】マーク率可変回路a23は、上記ＰＮパター
ン生成部a22から入力されたＰＮパターンをマーク率１
／４のＰＮパターンに変換するマーク率１／４設定回路
a23a及びマーク率１／８のＰＮパターンに変換するマー
ク率１／８設定回路a23b、並びにこれら各マーク率設定
回路a23a，a23bの出力を設定値Ｂに基づいて択一的に選
択して期待値パターンd23としてエラー検出部a24に出力
するセレクタa23cから構成されている。
ン生成部a22から入力されたＰＮパターンをマーク率１
／４のＰＮパターンに変換するマーク率１／４設定回路
a23a及びマーク率１／８のＰＮパターンに変換するマー
ク率１／８設定回路a23b、並びにこれら各マーク率設定
回路a23a，a23bの出力を設定値Ｂに基づいて択一的に選
択して期待値パターンd23としてエラー検出部a24に出力
するセレクタa23cから構成されている。
【００２３】エラー検出部a24は、マーク率可変部a23か
ら入力される所定段数及び所定マーク率の期待値パター
ン（ＰＮパターン）d23と同期検出部a21から入力される
測定用受信パターンd211との位相合わせするために当該
測定用受信パターンd211を遅延させるフリップフロップ
（ＦＦ）a24aと、該フリップフロップa24aの出力パター
ンd24aとマーク率可変部a23から入力される期待値パタ
ーン（ＰＮパターン）d23との排他的論理和を取るＥＸ
−ＯＲ回路a24bとから構成されている。ＥＸ−ＯＲ回路
a24bは、このような排他的論理和を取ることにより期待
値パターンd23に対する遅延測定用受信パターンd24aの
相違、つまり受信パターンd2中に含まれる符号誤りd24b
を検出する。
ら入力される所定段数及び所定マーク率の期待値パター
ン（ＰＮパターン）d23と同期検出部a21から入力される
測定用受信パターンd211との位相合わせするために当該
測定用受信パターンd211を遅延させるフリップフロップ
（ＦＦ）a24aと、該フリップフロップa24aの出力パター
ンd24aとマーク率可変部a23から入力される期待値パタ
ーン（ＰＮパターン）d23との排他的論理和を取るＥＸ
−ＯＲ回路a24bとから構成されている。ＥＸ−ＯＲ回路
a24bは、このような排他的論理和を取ることにより期待
値パターンd23に対する遅延測定用受信パターンd24aの
相違、つまり受信パターンd2中に含まれる符号誤りd24b
を検出する。
【００２４】次に、このように構成された符号誤り測定
装置の時系列的な動作について説明する。
装置の時系列的な動作について説明する。
【００２５】本符号誤り測定装置を用いて、マーク率可
変のＰＮパターンにより伝送路や装置やデバイスの符号
誤り率を測定する場合、例えば、測定しようとする伝送
路で実際に使用されているＰＮパターンが７段であり、
またマーク率１／４条件で当該伝送路の符号誤り率を測
定する場合、設定値Ａはセレクタa22eがＰＮ７発生器a2
2aを選択するように設定され、また設定値Ｂは、セレク
タa23cがマーク率１／４設定回路a23aを選択するように
設定される。そして、このような初期設定状態の下で、
送信側から７段かつマーク率１／４のＰＮパターン（送
信パターン）が順次連続的に送信される。
変のＰＮパターンにより伝送路や装置やデバイスの符号
誤り率を測定する場合、例えば、測定しようとする伝送
路で実際に使用されているＰＮパターンが７段であり、
またマーク率１／４条件で当該伝送路の符号誤り率を測
定する場合、設定値Ａはセレクタa22eがＰＮ７発生器a2
2aを選択するように設定され、また設定値Ｂは、セレク
タa23cがマーク率１／４設定回路a23aを選択するように
設定される。そして、このような初期設定状態の下で、
送信側から７段かつマーク率１／４のＰＮパターン（送
信パターン）が順次連続的に送信される。
【００２６】ここで、上記７段かつマーク率１／２のパ
ターンは、Ｍ系列疑似ランダムパターンであり、マーク
率を変化させたパターンも周知のように特定のビット数
から成る要素パターンが周期的に繰り返し出現する時系
列的に周期性を持ったパターンである。このような周期
性を備えた送信パターン（シリアルパターン）は、伝送
路内を伝搬して送信側に設けられたシリアル−パラレル
変換器a2に受信パターンとして入力されてＭビット幅の
パラレルパターンに変換されて、本符号誤り測定装置に
入力される。
ターンは、Ｍ系列疑似ランダムパターンであり、マーク
率を変化させたパターンも周知のように特定のビット数
から成る要素パターンが周期的に繰り返し出現する時系
列的に周期性を持ったパターンである。このような周期
性を備えた送信パターン（シリアルパターン）は、伝送
路内を伝搬して送信側に設けられたシリアル−パラレル
変換器a2に受信パターンとして入力されてＭビット幅の
パラレルパターンに変換されて、本符号誤り測定装置に
入力される。
【００２７】ここで、送信側からの受信パターンと本符
号誤り測定装置内で発生させた基準パターンの同期をと
るために、受信パターン（Ｍビットパラレルパターン）
d20を同期検出部a21に順次入力させて、同期検出部a21
により７段かつマーク率１／４のＰＮパターンが周期的
に発する同期パターンを検出する。この同期パターン
は、上記要素パターンの中から予め決められたＰＮパタ
ーンの段数分のビット長であり、この場合は「１１１１
１１０」と、６ビット連続して「１」が並ぶパターンで
ある。ここで、７段かつマーク率１／２のＰＮパターン
には要素パターンとして、７ビット連続して「１」が並
ぶパターン「１１１１１１１」が周期的に出現し、この
区間に対してマーク率を変化させたものはＰＮの段数ビ
ット以下で特異パターンを得られる特性があり、この場
合は「１１１１１０」となり、「１」が６ビット連続したも
のである。同期検出部a21内には、要素パターン「１１１
１１１０」が同期パターンとして予め記憶されており、
当該同期パターンに一致する要素パターン「１１１１１
１０」を受信パターンd20中に検出する。
号誤り測定装置内で発生させた基準パターンの同期をと
るために、受信パターン（Ｍビットパラレルパターン）
d20を同期検出部a21に順次入力させて、同期検出部a21
により７段かつマーク率１／４のＰＮパターンが周期的
に発する同期パターンを検出する。この同期パターン
は、上記要素パターンの中から予め決められたＰＮパタ
ーンの段数分のビット長であり、この場合は「１１１１
１１０」と、６ビット連続して「１」が並ぶパターンで
ある。ここで、７段かつマーク率１／２のＰＮパターン
には要素パターンとして、７ビット連続して「１」が並
ぶパターン「１１１１１１１」が周期的に出現し、この
区間に対してマーク率を変化させたものはＰＮの段数ビ
ット以下で特異パターンを得られる特性があり、この場
合は「１１１１１０」となり、「１」が６ビット連続したも
のである。同期検出部a21内には、要素パターン「１１１
１１１０」が同期パターンとして予め記憶されており、
当該同期パターンに一致する要素パターン「１１１１１
１０」を受信パターンd20中に検出する。
【００２８】そして、同期検出部a21は、同期パターン
に一致する要素パターン「１１１１１１０」を受信パタ
ーンd20中に検出すると、速やかに検出トリガ信号d212
をＰＮパターン生成部a22に出力すると共に、同期パタ
ーンが、並列Ｍビットの先頭以外の場所で検出された場
合、同期パターンの先頭ビットが並列Ｍビットの先頭に
なるように受信パターンd20をビットシフトさせて測定
用受信パターンd211としてエラー検出部a24に出力す
る。
に一致する要素パターン「１１１１１１０」を受信パタ
ーンd20中に検出すると、速やかに検出トリガ信号d212
をＰＮパターン生成部a22に出力すると共に、同期パタ
ーンが、並列Ｍビットの先頭以外の場所で検出された場
合、同期パターンの先頭ビットが並列Ｍビットの先頭に
なるように受信パターンd20をビットシフトさせて測定
用受信パターンd211としてエラー検出部a24に出力す
る。
【００２９】ＰＮパターン生成部a22の各発生器a22a〜a
22dには上記検出トリガ信号d212が入力される。このう
ちＰＮ７発生器a22aは、検出トリガ信号d212と同期パタ
ーンに基づいて復元させた７段のマーク率１／２ＰＮパ
ターンd22aを順次生成してセレクタa22eに連続的に出力
する。このマーク率１／２ＰＮパターンd22aはセレクタ
a22eを介してマーク率可変部a23の各マーク率設定回路a
23a，a23bに入力され、このうちマーク率１／４設定回
路a23aでマーク率１／２ＰＮパターンd22をマーク率１
／４のパターンに変えてセレクタa23cに出力する。
22dには上記検出トリガ信号d212が入力される。このう
ちＰＮ７発生器a22aは、検出トリガ信号d212と同期パタ
ーンに基づいて復元させた７段のマーク率１／２ＰＮパ
ターンd22aを順次生成してセレクタa22eに連続的に出力
する。このマーク率１／２ＰＮパターンd22aはセレクタ
a22eを介してマーク率可変部a23の各マーク率設定回路a
23a，a23bに入力され、このうちマーク率１／４設定回
路a23aでマーク率１／２ＰＮパターンd22をマーク率１
／４のパターンに変えてセレクタa23cに出力する。
【００３０】セレクタa23cは、マーク率１／４設定回路
a23aから入力された７段のマーク率１／４パターンを設
定値Ｂにより選択しエラー検出部a24のＥＸ−ＯＲ回路a
24bに期待値パターンとして出力する。したがって、こ
のＥＸ−ＯＲ回路a24bには検出トリガ信号d212（つまり
同期パターン）に同期した７段のマーク率１／４パター
ンが順次入力され、同じく同期信号を先頭とした、つま
り同期信号に同期した測定用受信パターンd211をフリッ
プ・フロップa24aにより遅延させたd24aと順次排他的論
理和が取られて符号誤りd24bが検出される。
a23aから入力された７段のマーク率１／４パターンを設
定値Ｂにより選択しエラー検出部a24のＥＸ−ＯＲ回路a
24bに期待値パターンとして出力する。したがって、こ
のＥＸ−ＯＲ回路a24bには検出トリガ信号d212（つまり
同期パターン）に同期した７段のマーク率１／４パター
ンが順次入力され、同じく同期信号を先頭とした、つま
り同期信号に同期した測定用受信パターンd211をフリッ
プ・フロップa24aにより遅延させたd24aと順次排他的論
理和が取られて符号誤りd24bが検出される。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
対象物から得られた受信パターンをパラレル変換し、そ
の並列ビット中から予め決められたＰＮの段数ビット長
の特定の要素パターンを同期パターンとして検出し、該
検出を示す検出トリガ信号を出力すると共に同期パター
ンが並列ビットの先頭になるように受信パターンをビッ
トシフトさせて測定用受信パターンとして出力する同期
検出部と、前記検出トリガ信号と同期パターンとに基づ
いて復元させたマーク率１／２のＰＮパターンを順次生
成して出力するＰＮ同期パターン生成部と、受信パター
ンのマーク率に応じて前記ＰＮパターン生成部から出力
されるマーク率１／２のＰＮパターンのマーク率を可変
して期待値パターンとして出力するマーク率可変部と、
前記期待値パターンと測定用受信パターンとを比較する
ことにより受信パターンの符号誤りを検出するエラー検
出部とを具備するので、すなわち受信パターンをパラレ
ル処理して予め決められたＰＮの段数ビット長の特定の
要素パターンを同期パターンとして検出することにより
符号誤り測定用のＰＮパターン生成部にＰＮパターンの
基準値を設定することで、受信パターンに対する同期を
確立するので、段数の増加による符号誤り（ビットエラ
ー）に関する測定時間の長時間化を是正することができ
る。
対象物から得られた受信パターンをパラレル変換し、そ
の並列ビット中から予め決められたＰＮの段数ビット長
の特定の要素パターンを同期パターンとして検出し、該
検出を示す検出トリガ信号を出力すると共に同期パター
ンが並列ビットの先頭になるように受信パターンをビッ
トシフトさせて測定用受信パターンとして出力する同期
検出部と、前記検出トリガ信号と同期パターンとに基づ
いて復元させたマーク率１／２のＰＮパターンを順次生
成して出力するＰＮ同期パターン生成部と、受信パター
ンのマーク率に応じて前記ＰＮパターン生成部から出力
されるマーク率１／２のＰＮパターンのマーク率を可変
して期待値パターンとして出力するマーク率可変部と、
前記期待値パターンと測定用受信パターンとを比較する
ことにより受信パターンの符号誤りを検出するエラー検
出部とを具備するので、すなわち受信パターンをパラレ
ル処理して予め決められたＰＮの段数ビット長の特定の
要素パターンを同期パターンとして検出することにより
符号誤り測定用のＰＮパターン生成部にＰＮパターンの
基準値を設定することで、受信パターンに対する同期を
確立するので、段数の増加による符号誤り（ビットエラ
ー）に関する測定時間の長時間化を是正することができ
る。
【図１】 従来の一実施形態の機能構成を示すブロッ
ク図である。
ク図である。
【図２】 本発明の一実施形態の機能構成を示すブロ
ック図である。
ック図である。
a2……シリアル−パラレル変換
a21……同期検出部
a22……ＰＮパターン生成部
a23……マーク率可変部
a24……エラー検出部
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 志田 秀雄
熊本県上益城郡益城町大字田原2081番28
九州安藤電気株式会社内
Ｆターム(参考） 5K014 AA01 EA04 FA10 GA04
5K047 GG34 GG37 HH01 KK01 KK13
Claims (11)
- 【請求項１】 複数のマーク率のＰＮパターンを用い
て対象物におけるビットエラーを検出する符号誤り測定
装置であって、 対象物から得られた受信パターンをパラレル変換し、そ
の並列ビット中から予め決められたＰＮの段数ビット長
の特定の要素パターンを同期パターンとして検出し、該
検出を示す検出トリガ信号を出力すると共に同期パター
ンが並列ビットの先頭になるように受信パターンをビッ
トシフトさせて測定用受信パターンとして出力する同期
検出回路と、 前記検出トリガ信号と測定用受信パターンとに基づいて
復元させたマーク率１／２のＰＮパターンを順次生成し
て出力するＰＮ同期パターン生成回路と、 受信パターンのマーク率に応じて前記ＰＮ同期パターン
生成回路から出力されるマーク率１／２のＰＮパターン
のマーク率を可変して期待値パターンとして出力するマ
ーク率可変回路と、 前記期待値パターンと測定用受信パターンとを比較する
ことにより受信パターンのビットエラーを検出するエラ
ー検出回路とを具備することを特徴とする符号誤り測定
装置。 - 【請求項２】 ＰＮ同期パターン生成回路は、受信パ
ターンの段数に応じたマーク率１／２のＰＮパターンを
生成することを特徴とする請求項１記載の符号誤り測定
装置。 - 【請求項３】 対象物から受信したＰＮパターン（受
信パターン）に同期したＰＮパターンを生成する装置で
あって、 受信パターンをパラレル変換し、その並列ビット中から
予め決められたＰＮの段数ビット長の特定の要素パター
ンを同期パターンとして検出し、該検出を示す検出トリ
ガ信号を出力すると共に同期パターンが並列ビットの先
頭になるように受信パターンをビットシフトさせて測定
用受信パターンとして出力する同期検出回路と、 前記検出トリガ信号と同期パターンとに基づいて復元さ
せたマーク率１／２のＰＮパターンを順次生成して出力
するＰＮ同期パターン生成回路とを具備することを特徴
とするＰＮパターン発生装置。 - 【請求項４】 受信パターンのマーク率に応じて前記
ＰＮ同期パターン生成回路から出力されるマーク率１／
２のＰＮパターンのマーク率を可変して期待値パターン
として出力するマーク率可変回路をさらに具備すること
を特徴とする請求項３記載のＰＮパターン発生装置。 - 【請求項５】 ＰＮ同期パターン生成回路は、受信パ
ターンの段数に応じたマーク率１／２のＰＮパターンを
生成することを特徴とする請求項３または４記載のＰＮ
パターン発生装置。 - 【請求項６】 複数のマーク率のＰＮパターンを用い
て対象物におけるビットエラーを検出する符号誤り測定
方法であって、 対象物から得られた受信パターン中から予め決められた
ＰＮの段数ビット長の特定の要素パターンを同期パター
ンとして検出する行程Ａと、 受信パターンをビットシフトさせてＰＮ同期パターン生
成回路により復元させたマーク率１／２ＰＮパターンに
同期させた測定用受信パターンを生成する行程Ｂと、 前記同期パターンにより復元させたマーク率１／２のＰ
Ｎパターンを順次生成する行程Ｃと、 受信パターンのマーク率に応じて前記マーク率１／２の
ＰＮパターンのマーク率を可変して期待値パターンを生
成する行程Ｄと、 前記期待値パターンと測定用受信パターンとを比較する
ことにより受信パターンのビットエラーを検出する行程
Ｅとを有することを特徴とする符号誤り測定方法。 - 【請求項７】 行程Ｃでは、受信パターンの段数に応
じたマーク率１／２のＰＮパターンを生成することを特
徴とする請求項６記載の符号誤り測定方法。 - 【請求項８】 対象物から受信したＰＮパターン（受
信パターン）に同期したＰＮパターンを生成する装置で
あって、 対象物から得られた受信パターン中から予め決められた
ＰＮの段数ビット長の特定の要素パターンを同期パター
ンとして検出する行程Ａと、 受信パターンをビットシフトさせて同期パターンにより
復元させたマーク率１／２ＰＮパターンに同期させた測
定用受信パターンを生成する行程Ｂと、前記同期パター
ンにより復元させたマーク率１／２のＰＮパターンを順
次生成する行程Ｃとを有することを特徴とするＰＮパタ
ーン発生方法。 - 【請求項９】 受信パターンのマーク率に応じて前記
マーク率１／２のＰＮパターンのマーク率を可変して期
待値パターンを生成する行程Ｄをさらに有することを特
徴とする請求項８記載のＰＮパターン発生方法。 - 【請求項１０】 行程Ｃでは、受信パターンの段数に
応じたマーク率１／２のＰＮパターンを生成することを
特徴とする請求項８または９記載のＰＮパターン発生方
法。 - 【請求項１１】 対象物から受信したＰＮパターン
（受信パターン）に同期した信号を出力する装置であっ
て、 対象物から得られた受信パターン中から予め決められた
ＰＮの段数ビット長の特定の要素パターンを同期パター
ンとして検出し、該検出を示す検出トリガ信号を出力す
ることを特徴とする同期装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002128841A JP2003324411A (ja) | 2002-04-30 | 2002-04-30 | 符号誤り測定装置及び方法、ｐｎパターン発生装置及び方法並びに同期装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002128841A JP2003324411A (ja) | 2002-04-30 | 2002-04-30 | 符号誤り測定装置及び方法、ｐｎパターン発生装置及び方法並びに同期装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003324411A true JP2003324411A (ja) | 2003-11-14 |
Family
ID=29542460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002128841A Withdrawn JP2003324411A (ja) | 2002-04-30 | 2002-04-30 | 符号誤り測定装置及び方法、ｐｎパターン発生装置及び方法並びに同期装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003324411A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021158415A (ja) * | 2020-03-25 | 2021-10-07 | アンリツ株式会社 | 誤り率測定装置、及び誤り率測定方法 |
-
2002
- 2002-04-30 JP JP2002128841A patent/JP2003324411A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021158415A (ja) * | 2020-03-25 | 2021-10-07 | アンリツ株式会社 | 誤り率測定装置、及び誤り率測定方法 |
| JP7128852B2 (ja) | 2020-03-25 | 2022-08-31 | アンリツ株式会社 | 誤り率測定装置、及び誤り率測定方法 |
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|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050412 |
|
| RD03 | Notification of appointment of power of attorney |
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|
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|
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070213 |
|
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