JP2021158415A - 誤り率測定装置、及び誤り率測定方法 - Google Patents

Abstract

【課題】任意のパターン及び任意のエンコード方式に対応する規格外の被測定信号の誤り測定を行うことが可能な誤り率測定装置、及び誤り率測定方法を提供する。【解決手段】誤り率測定装置１において、ＥＤ７は、任意のパターン、及び符号化方式の試験信号を、ＤＵＴ１０を介して被測定信号として入力し、８ｂ１０ｂまたは１２８ｂ１３ｘｂのエンコード方式に応じて選択して出力するエンコード方式選択回路１１と、自回路の符号化方式に対応する被測定信号を入力して該被測定信号のパターンの先頭を検出する８ｂ１０ｂ処理回路１２、１２８ｂ１３ｘｂ処理回路１３を有する。被測定信号のパターンの先頭が検出された（パターン同期がとれた）状態で、選択された符号化方式に対応する被測定信号のリファレンスパターンがリファレンス生成回路１４で生成され、誤り率測定回路１８で被測定信号のパターンとの比較により被測定信号の誤り率が測定される。【選択図】図６

Description

本発明は、任意のパターンを有する被測定信号をその符号化方式に対応する処理回路で処理して誤り率測定を行う誤り率測定装置、及び誤り率測定方法に関する。

近年、ＩｏＴやクラウドコンピューティングの普及により通信システムは膨大なデータを扱うようになり、通信システムを構成する各種の通信機器のインタフェースは高速化とシリアル伝送化が進んでいる。このような通信機器で採用されているＵＳＢ（登録商標）（Universal Serial Bus）やＰＣＩｅ（登録商標）（Peripheral Component Interconnect Express）などのハイスピードシリアルバス（High Speed Serial Bus）の規格では、ＬＴＳＳＭ（Link Training and Status State Machine、以下、「リンク状態管理機構」と称する）と呼ばれるステートマシンにより、デバイス間の通信の初期化やリンク速度の調整などが管理されている。

そして、通信機器における信号の品質評価の指標の一つとして、受信データのうちビット誤りが発生した数と受信データの総数との比較として定義されるビット誤り率（Bit Error Rate：ＢＥＲ）が知られている（例えば、特許文献１参照）。ＢＥＲを測定する従来の誤り率測定装置は、パルスパターン発生器（Pulse Pattern Generator：ＰＰＧ）から規格が定める特定パターンを高速に切り替えて出力することによって、ＰＣＩｅ Ｇｅｎ１〜４やＵＳＢ３．１などのリンク状態管理機構を制御し、特定のステート（遷移状態）に遷移させる機能（シーケンスパターン機能）を備えている。なお、被試験対象（Device Under Test：ＤＵＴ）をステート遷移させるパターンは規格で定められており、誤り率測定装置は、それらのパターンの出力順をシーケンスパターン機能により組み合わせて、ＰＰＧからパターンを出力するようになっている。

例えば、ＰＣＩｅでは、リンク状態管理機構のステート遷移図は図１１に示すようなものであり、ステートとして、L0、L0s、L1、L2、Detect、Polling、Configuration、Disabled、Hot Reset、Loopback（ループバックステート）、Recoveryが定義されている。これらのステートについては、いずれか任意のステートに遷移させた状態でＢＥＲ測定を行うことができるようになっている。

リンク状態管理機構を特定のステートに遷移させるパターンにおいては、データの欠損や重複を生じさせないために、ＳＫＰ ＯＳ（Skip Ordered Set）がデータパターンの間に一定間隔で挿入される。特定のステートに遷移させるパターンにおいてはまた、同期検出を行うためのＥＩＥＯＳ（Electrical Idle Exit Ordered Set）をさらに挿入することも可能である。このように、ＥＩＥＯＳやＳＫＰ ＯＳなど、特定の制御（例えば、ＤＵＴに備わるリンク状態管理機構によるステート遷移制御）に用いる制御用パターンが挿入されたパターンがＤＵＴから正しく送信されているかを確認するためにはＢＥＲ測定を行うことになる。この際、規格で定められたパターンであればＳＫＰ ＯＳの間隔は一意に決まっているため、メモリに当該パターンを展開することでＢＥＲ測定を行うことが可能となる。

近年、ハイスピードシリアルバスに対応したＤＵＴに対し、任意のパターンを組んでＤＵＴのステート遷移を行いたいという要求がある。特許文献１に開示された誤り率測定装置は、規格で定められたパターンに限らず、ユーザが任意に設定した任意のパターンを試験信号のパターンとしてＤＵＴに送信し、ＤＵＴを介して受信した被測定信号のパターンのＢＥＲを測定するものである。

特許第５２９０２１３号公報

しかしながら、ハイスピードシリアルバスに対応したＤＵＴ用の任意のパターンにおける、データパターンのパターン長、ＳＫＰ ＯＳの挿入間隔及び長さの設定によっては、全体のパターン長が例えば１００Ｇｂｉｔ（ビット）を超えることもあり得る。特許文献１に開示されたような従来の誤り率測定装置には、このように長大な任意のパターンをメモリに展開してＢＥＲ測定を行うことができないという問題があった。

ＢＥＲ測定を行うためには、被測定信号のパターンの先頭を捕捉する必要がある。従来、被測定信号のパターンに含まれるデータパターンの先頭６４ビットを検索することでパターン同期が行われていた。ＳＫＰ ＯＳは、通常、ＢＥＲ測定に不要なパターンであるため、ＢＥＲ測定対象とはならない。しかしながら、任意のパターンにおいてＳＫＰ ＯＳもＤＵＴから正しく送信されているかを確認しようとした場合、ＳＫＰ ＯＳの挿入間隔が任意に設定されると、データパターンの途中にＳＫＰ ＯＳが入らないように挿入間隔が平均化される。

これにより、被測定信号のパターンの中にＳＫＰ ＯＳを含む同じパターンがいくつも存在することになってしまう。そのため、これまでのようなデータパターンの先頭６４ビットを検索する手法では、パターン先頭を誤検出する可能性が高くなり、任意のパターンに対するＢＥＲ測定が不可能になるという問題があった。

また、ＢＥＲ測定対象である被測定信号の符号化（エンコード）方式については、例えば、８ビットのデータを１０ビットのデータに変換する８ｂ１０ｂエンコード方式、１２８ビットのデータを１３０、または１３２ビットのデータに変換する１２８ｂ１３０ｂ、または１２８ｂ１３２ｂの各エンコード方式（以下、まとめて１２８ｂ１３ｘｂエンコード方式という）などが知られている。上述した、パターン先頭を誤検出により任意のパターンに対するＢＥＲ測定が不可能になるという問題は、８ｂ１０ｂエンコード方式だけでなく、１２８ｂ１３ｘｂエンコード方式においても同じである。このため、従来は、任意の８ｂ１０ｂ及び１２８ｂ１３ｘｂエンコードパターンについての誤り率測定を行うことは不可能であった。

なお、ＥＩＥＯＳやＳＫＰ ＯＳなどの制御用パターンを含む任意のパターンを有し、８ｂ１０ｂ、１２８ｂ１３ｘｂなどの任意のエンコード方式に対応する規格外の被測定信号の誤り率測定は、規格に定められた被測定信号を用いたＤＵＴの基本性能の試験に留まらず、パルスパターンを組み替えた規格外の任意のパターンを処理できるかどうかのＤＵＴの動作マージン測定への要請の高まりに応じてその実現が望まれている。

本発明は、このような従来の課題を解決するためになされたものであって、任意のパターン及び任意のエンコード方式に対応する規格外の被測定信号の誤り測定を行うことが可能な誤り率測定装置、及び誤り率測定方法を提供することを目的とする。

上記課題を解決するために、本発明の請求項１に係る誤り率測定装置は、規格に定められ、複数の符号化方式のうちの任意の符号化方式で符号化された信号のデータパターン間に、特定の制御に用いる制御用パターンを挿入または未挿入とした試験信号が送信され、前記試験信号を受信した被試験対象（１０）から送出される被測定信号を受信して誤り率測定を行う誤り率測定装置であって、入力された前記被測定信号を、当該被測定信号の符号化方式に応じて選択して出力する符号化方式選択回路（１１）と、前記複数の符号化方式に対応して設けられ、前記符号化方式選択回路で選択された自回路の符号化方式に対応する前記被測定信号を入力して該被測定信号のパターンの先頭を検出する信号処理をそれぞれ行う複数の信号処理回路（１２、１３）と、前記符号化方式選択回路で選択された符号化方式に対応する前記信号処理回路での前記被測定信号のパターンの先頭の検出に応じて、該信号処理回路が送出する同期完了信号をトリガとして、前記選択された符号化方式に対応する被測定信号のパターンと同一のリファレンスパターンを生成するリファレンス生成回路（１４）と、前記複数の符号化方式に対応して設けられ、前記同期完了信号に同期した前記選択された符号化方式に対応する被測定信号のパターンを遅延させて、前記リファレンス生成回路から出力された前記選択された符号化方式に対応する被測定信号のリファレンスパターンと同期させる複数の遅延回路（１５、１６）と、前記リファレンス生成回路により生成された前記選択された符号化方式の被測定信号のリファレンスパターンと、前記選択された符号化方式に対応する前記遅延回路で遅延された前記被測定信号のパターンと、を順次比較することにより、前記選択された符号化方式に対応する被測定信号における誤りビットを検出するとともに、当該被測定信号のパターンのビット誤り率を算出する誤り率測定回路（１８）と、を有する構成である。

この構成により、本発明の請求項１に係る誤り率測定装置は、任意のパターン及び任意のエンコード方式に対応する規格外の被測定信号をそれぞれのエンコード方式に応じて選択し、選択されたエンコード方式に対応する処理回路で処理して該被測定信号のパターンの先頭を検出し、パターン同期がとれた状態で当該被測定信号のビット誤り率を測定することができる。

また、本発明の請求項２に係る誤り率測定装置は、前記規格は、ハイスピードシリアルバス規格であって、ＰＣＩｅ Ｇｅｎ１〜４、ＵＳＢ３．１ Ｇｅｎ１〜２のいずれかの規格に対応している構成としてもよい。

この構成により、本発明の請求項２に係る誤り率測定装置は、ＰＣＩｅ Ｇｅｎ１〜４、ＵＳＢ３．１ Ｇｅｎ１〜２のいずれの規格に対応する被測定信号についても、任意の符号化方式に対応したビット誤り率の測定が可能になる。

また、本発明の請求項３に係る誤り率測定装置は、前記被測定信号は、８ｂ１０ｂ符号化方式、１２８ｂ１３０ｂ符号化方式、１２８ｂ１３２ｂ符号化方式のうちの１の符号化方式に対応している構成とすることができる。

この構成により、本発明の請求項３に係る誤り率測定装置は、８ｂ１０ｂ、１２８ｂ１３０ｂ、１２８ｂ１３２ｂのいずれかのパターンの規格に定められていない任意のパターンを対象にビット誤り率を測定することができる。

また、本発明の請求項４に係る誤り率測定装置は、前記被測定信号は、前記制御用パターンとしてＥＩＥ ＯＳ（Electrical Idle Exit Ordered Set）、またはＳＫＰ ＯＳ（Skip Ordered Set）のいずれか、または両方を含んでいる構成、若しくは前記ＥＩＥ ＯＳ、及び前記ＳＫＰ ＯＳのいずれも含まない構成であってもよい。

この構成により、本発明の請求項４に係る誤り率測定装置は、ＥＩＥ ＯＳ、ＳＫＰ ＯＳなどの制御用パターンが任意に挿入されるか、ＥＩＥ ＯＳ、ＳＫＰ ＯＳのいずれも挿入されていないデータのみからなる任意のパターンの被測定信号についてビット誤り率の測定が可能となる。

また、本発明の請求項５に係る誤り率測定装置は、前記制御用パターンの挿入に係る設定項目として、前記被測定信号のパターン長、前記ＥＩＥ ＯＳの挿入間隔、前記ＳＫＰ ＯＳの挿入間隔、及び長さを設定する設定手段（５ａ、５ｂ）を有し、前記信号処理回路は、自回路の符号化方式に対応する前記被測定信号のパターン長、前記ＳＫＰ ＯＳの挿入間隔、及び長さに応じて一意に定まる当該被測定信号のパターンの先頭を検出するパターン同期回路（１２ｃ，１３ｃ）を有する構成としてもよい。

この構成により、本発明の請求項５に係る誤り率測定装置は、被測定信号のパターン長、ＥＩＥ ＯＳの挿入間隔、ＳＫＰ ＯＳの挿入間隔、及び長さなどの設定項目をユーザが任意に設定することにより、任意のパターンを有し、しかもパターン同期の検出、制御用パターンとデータパターンの欠損回避に有用な試験信号を容易に生成することができる。

また、本発明の請求項６に係る誤り率測定装置は、前記パターン同期回路は、前記被測定信号の先頭パターンに含まれる前記ＥＩＥ ＯＳ、前記ＳＫＰ ＯＳ、及びデータからなる同期検出パターンを抽出し、該同期検出パターンにおける前記ＥＩＥ ＯＳ、前記ＳＫＰ ＯＳ、及び前記データのそれぞれの先頭ビットでのパターン同期確立に応じて、前記リファレンス生成回路に対して前記リファレンスパターンの生成開始を指示する構成であってもよい。

この構成により、本発明の請求項６に係る誤り率測定装置は、被測定信号の同期検出パターンにおけるＥＩＥ ＯＳ、ＳＫＰ ＯＳ、及びデータのそれぞれの先頭ビットの全てでパターン同期がとれたことを条件としてパターン同期を正確に検出することができるとともに、リファレンスパターンの生成開始の迅速な指示が可能となる。

上記課題を解決するために、本発明の請求項７に係る誤り率測定方法は、規格に定められ、複数の符号化方式のうちの任意の符号化方式で符号化された信号のデータパターン間に、特定の制御に用いる制御用パターンを挿入または未挿入とした試験信号が送信され、前記試験信号を受信した被試験対象（１０）から送出される被測定信号を受信して誤り率測定を行う誤り率測定方法であって、入力された前記被測定信号を、当該被測定信号の符号化方式に応じて選択して出力する符号化方式選択ステップ（Ｓ２）と、前記複数の符号化方式に対応して実施され、前記符号化方式選択ステップで選択された自処理ステップの符号化方式に対応する前記被測定信号を入力して該被測定信号のパターンの先頭を検出する信号処理をそれぞれ行う信号処理ステップ（Ｓ５）と、前記符号化方式選択ステップで選択された符号化方式に対応する前記信号処理ステップでの前記被測定信号のパターンの先頭の検出に応じて、該信号処理ステップが送出する同期完了信号をトリガとして、前記選択された符号化方式に対応する被測定信号のパターンと同一のリファレンスパターンを生成するリファレンス生成ステップ（Ｓ６）と、前記複数の符号化方式に対応してそれぞれ実施され、前記同期完了信号に同期した前記選択された符号化方式に対応する被測定信号のパターンを遅延させて、前記リファレンス生成回路から出力された前記選択された符号化方式に対応する被測定信号のリファレンスパターンと同期させる遅延ステップ（Ｓ７）と、前記リファレンス生成ステップで生成された前記選択された符号化方式の被測定信号のリファレンスパターンと、前記選択された符号化方式に対応する前記遅延ステップで遅延された前記被測定信号のパターンと、を順次比較することにより、前記選択された符号化方式に対応する被測定信号における誤りビットを検出するとともに、当該被測定信号のパターンのビット誤り率を算出する誤り率測定ステップ（Ｓ８）とを含む構成である。

この構成により、本発明の請求項７に係る誤り率測定方法は、特定の制御に用いる制御用パターンを挿入または未挿入とした試験信号を受信した被試験対象から送出される被測定信号を受信して誤り率測定を行う誤り率測定装置に適用することで、任意のパターン及び任意のエンコード方式に対応する規格外の被測定信号をそれぞれのエンコード方式に応じて選択し、選択されたエンコード方式に対応する処理回路で処理して該被測定信号のパターンの先頭を検出し、パターン同期がとれた状態で当該被測定信号のビット誤り率を測定することができる。

本発明は、任意のパターン及び任意のエンコード方式に対応する規格外の被測定信号の誤り測定を行うことが可能な誤り率測定装置、及び誤り率測定方法を提供することができる。

本発明の一実施形態に係る誤り率測定装置の概略構成を示すブロック図である。 本発明の実施形態に係る誤り率測定装置が備えるパルスパターン発生器の構成を示すブロック図である。 規格とエンコードの種類との対応関係の一例を示す表である。 本発明の一実施形態に係る誤り率測定装置が備えるＰＰＧから出力される試験信号の構成を説明するための図であって、（ａ）は試験信号のデータパターン間のＳＫＰ ＯＳの挿入位置を示しており、（ｂ）は先頭パターンと後尾パターンとからなる試験信号のパターンを示している。 本発明の一実施形態に係る誤り率測定装置が備えるＰＰＧから出力される別のパターンを有する試験信号の構成を説明するための図である。 本発明の一実施形態に係る誤り率測定装置におけるＥＤの構成を示すブロック図である。 図６に示したＥＤにおける８ｂ１０ｂ処理回路の構成を示すブロック図である。 図６に示したＥＤにおける１２８ｂ１３ｘｂ処理回路の構成を示すブロック図である。 図６に示したＥＤにおけるリファレンス生成回路の構成を示すブロック図である。 本発明の一実施形態に係る誤り率測定装置における任意のパルスパターン及び符号化方式に対応する被測定信号の誤り率測定処理動作を示すフローチャートである。 リンク状態管理機構のステート遷移を示す図である。

以下、本発明に係る誤り率測定装置、及び誤り率測定方法の実施形態について図面を用いて説明する。

図１に示すように、本実施形態に係る誤り率測定装置１は、操作表示部２、記憶部３、制御部４、パルスパターン発生器（ＰＰＧ）６、誤り率測定器（Error Detector：ＥＤ）７を備えて構成される。誤り率測定装置１は、操作表示部２による所定の測定開始操作に基づいてＰＰＧ６から任意のパルスパターンを有する試験信号を発生させ、該試験信号を受信したＤＵＴ１０が送出する信号を被測定信号としてＥＤ７に入力して該被測定信号のビット誤り率を測定することで、ＤＵＴ１０の性能評価を行う装置である。

ＤＵＴ１０は、リンク状態管理機構を搭載しており、リンク状態管理機構のステートがループバックステートをはじめとする各ステート（図１１参照）に遷移した状態で、ＰＰＧ６から入力された試験信号をＥＤ７の被測定信号として出力するようになっている。ＤＵＴ１０が対応する規格の例としては、ＰＣＩｅ Ｇｅｎ１〜４、ＵＳＢ３．１、ＣＥＩ（Common Electrical Interface）、Ethernet（登録商標）、InfiniBandなどが挙げられる。

図１において、操作表示部２は、例えば表示器、該表示器の表示画面上のポインタやアイコンを操作するマウスやタッチスクリーンなどのポインティングデバイス、装置本体に設けられるキー、スイッチ、ボタンなどを含んでいる。操作表示部２は、ビット誤り率測定を行うための各種設定項目の設定、ＤＵＴ１０の測定開始や停止の指示、ＤＵＴ１０の誤り率測定を含む各種測定に関わる操作機能、及び表示の機能を有している。

ビット誤り率測定を行うための選択、あるいは設定項目としては、測定する信号の規格、エンコード方式、規格の信号を任意のパターンに編成するために挿入する制御用パターンの仕様などが挙げられる。信号の規格、エンコード方式について、操作表示部２は、例えば専用の設定画面を表示し、該設定画面上で複数の信号の規格の中から所望の規格とそのエンコード方式を例えばプルダウンメニューなどを使って選択（指定）できるようになっている。選択対象となる信号の規格としては、例えば、上述したＰＣＩｅ Ｇｅｎ１〜４、ＵＳＢ３．１などの規格が含まれ、選択対象となるエンコード方式としては、例えば、８ｂ１０ｂ、及び１２８ｂ１３ｘｂの各エンコード方式が含まれる。

また、操作表示部２は、制御用パターンの仕様については、例えば、仕様設定用の画面を表示し、該画面上で所望の仕様に対応する設定値を入力できるようになっている。制御用パターンの仕様には、パターン長、ＥＩＥＯＳの挿入間隔、ＳＫＰ ＯＳの挿入間隔及び長さなどが含まれる。

なお、操作表示部２は、操作機能と表示機能とが独立した構成であってもよい。この場合、設定や指示などの入力操作を受け付ける複数のキーやスイッチ等を操作部の入力操作機能のために設け、表示機能のためには液晶表示器等の表示器を設けた構成とすることができる。

記憶部３は、制御部４を構成する後述のＰＰＧ制御部５ａ、設定制御部５ｂ、及び測定制御部５ｃがＤＵＴ１０の誤り率を測定するために必要な各種情報を記憶する。

制御部４は、ハイスピードシリアルバス規格に対応する通信装置やデバイスをＤＵＴ１０としてビット誤り率（ＢＥＲ）を含む各種測定を行う際に操作表示部２、ＰＰＧ６、ＥＤ７を統括制御する。

制御部４は、ＰＰＧ制御部５ａ、設定制御部５ｂ、測定制御部５ｃを有している（図７〜図９参照）。ＰＰＧ制御部５ａは、ＰＰＧ６とＥＤ７内のリファレンス生成回路１４（図６参照）とに、それぞれ試験信号とリファレンスパターンの生成を指示するようになっている。この際、ＰＰＧ制御部５ａは、ユーザによる操作表示部２の操作に応じて、データパターンを構成するシンボル数（パターン長）、ＥＩＥＯＳを構成するシンボル数（ＥＩＥＯＳの長さ）、ＳＫＰ ＯＳを構成するシンボル数（ＳＫＰ ＯＳの長さ）、ＳＫＰ ＯＳの平均間隔を示すシンボル数（ＳＫＰ ＯＳの挿入間隔）などの値をＰＰＧ６とリファレンス生成回路１４に設定する。例えば、データパターンを構成するシンボル数は４〜１２８シンボル、ＥＩＥＯＳを構成するシンボル数は１６シンボル、ＳＫＰ ＯＳを構成するシンボル数は２〜１２シンボルの範囲で設定可能である。

設定制御部５ｂは、ＰＰＧ制御部５ａがＰＰＧ６とリファレンス生成回路１４に設定するための上述したデータパターン、ＥＩＥＯＳ、ＳＫＰ ＯＳの各シンボル数などの種々の設定項目を、ユーザによる操作表示部２の操作に応じて、例えば記憶部３に記憶する制御など、ビット誤り率測定を行うための各種の設定に関する制御を行う。

測定制御部５ｃは、上述した設定に基づくＥＤ７での被測定信号のビット誤り率測定に関する動作の制御を行う。測定制御部５ｃは、被測定信号のパターンの先頭を検出するパターン同期制御（後述する「第１の処理」参照）の機能、及び検出された被測定信号のパターンの先頭の各シンボルのパターン同期制御（後述する「第２の処理」参照）の機能を有している。

制御部４は、ＣＰＵ（Central Processing Unit）４ａ、ＣＰＵ４ａを立ち上げるためのＯＳ（Operating System）やその他のプログラム及び制御用のパラメータ等を記憶するＲＯＭ（Read Only Memory）、ＣＰＵ４ａが動作に用いるＯＳやアプリケーションの実行コードやデータ等を記憶するＲＡＭ（Random Access Memory）、ハードディスク装置などの不揮発性の記憶媒体などを有する。制御部４において、ＰＰＧ制御部５ａ、設定制御部５ｂ、測定制御部５ｃは、ＣＰＵ４ａがＲＡＭの作業領域でＲＯＭに格納された所定のプログラムを実行することにより実現される。

ＰＰＧ６は、ＤＵＴ１０に入力する試験信号を発生させるようになっており、図２に示すように、データ記憶部６１と、ＳＫＰ付加回路６２と、ＥＩＥＯＳ付加回路６３と、エンコード回路６４と、を有する。データ記憶部６１は、例えば４〜１２８シンボルからなるデータパターンを記憶しており、複数の同一のデータパターンを順次ＳＫＰ付加回路６２に出力するようになっている。

ＳＫＰ付加回路６２は、ＰＰＧ制御部５ａによってＯＮ（オン）／ＯＦＦ（オフ）制御されるようになっており、ＯＮに制御されたときにはＰＰＧ制御部５ａからの制御情報に従って、データ記憶部６１から順次出力されるデータパターンの間にＳＫＰ ＯＳを挿入したパターンを生成し、ＯＦＦに制御されたときにはＳＫＰ ＯＳが挿入されていないデータのみからなるパターンを生成するようになっている。

ＥＩＥＯＳ付加回路６３は、ＰＰＧ制御部５ａによってＯＮ／ＯＦＦ制御されるようになっており、ＯＮに制御されたときにはＰＰＧ制御部５ａからの制御情報に従って、ＳＫＰ付加回路６２により生成されたパターンのデータパターン間にＥＩＥＯＳをさらに挿入し、ＯＦＦに制御されたときにはＥＩＥＯＳを挿入しないようになっている。

上述したＯＮ／ＯＦＦ制御により、ＳＫＰ付加回路６２、及びＥＩＥＯＳ付加回路６３においては、ＥＩＥＯＳとＳＫＰ ＯＳとデータとからなるパターン、ＥＩＥＯＳとデータとからなるパターン、ＳＫＰ ＯＳとデータとからなるパターン、データのみからなるパターンを選択的に生成することが可能となる。

エンコード回路６４は、ＳＫＰ付加回路６２、及びＥＩＥＯＳ付加回路６３により生成された上述の各パターンのそれぞれに対して、例えば図３に示すような規格に応じたエンコードを行うようになっている。これにより、ＰＰＧ６は、８ｂ１０エンコード、１２８ｂ１３０エンコード、または１２８ｂ１３２ｂエンコードのうちのいずれかのエンコード方式でエンコードされた試験信号を発生可能である。なお、８ｂ／１０ｂエンコード後の１シンボルは１０ビットからなり、１２８ｂ／１３０ｂまたは１２８ｂ／１３２ｂエンコード後の１シンボルは８ビットからなる。

ここで、ＰＰＧ６により発生される試験信号の構成例について説明する。試験信号のパターンにおいては、１つのＳＫＰ ＯＳの後にｎ個のデータパターンが続く先頭パターンがａ回繰り返された後に、１つのＳＫＰ ＯＳの後にｍ個のデータパターンが続く後尾パターンがｂ回繰り返される。例えば、データパターンを構成するシンボル数が１６シンボル、ＳＫＰ ＯＳの平均間隔を示すシンボル数が３６シンボルの設定の場合には、図４（ａ）に示すＳＫＰ挿入位置にＳＫＰ ＯＳが挿入されて、図４（ｂ）に示すような試験信号のパターンが生成される。

また、上述したＳＫＰ ＯＳに加えてＥＩＥＯＳが設定されている場合には、例えば、図５に示すように、１６シンボルのＥＩＥＯＳ、２〜１２シンボルのＳＫＰ ＯＳ、４〜１２８シンボルのデータが連続して配列された先頭パターンを有する所定パターン長の試験信号のパターンが生成される。

なお、ＰＰＧ６から試験信号を発生させる際には、上述したようにＳＫＰ ＯＳとデータのみを含むパターンの設定（図４参照）、ＥＩＥＯＳとＳＫＰ ＯＳの双方を含むパターンの設定（図５参照）の他、ＥＩＥＯＳとデータのみを含むパターンの設定も可能である。この場合、ＰＰＧ６では、ＥＩＥＯＳとデータのみからなる被測定信号のパターンが生成される。

ＥＤ７は、ＰＰＧ６からの試験信号を受信したＤＵＴ１０が送出する被測定信号を受信してそのビット誤り率を測定するものである。ＥＤ７の構成及び動作については図６〜図１０を参照して後で詳述する。

ここでは、ＥＤ７のＰＰＧ制御部５ａの機能として不可欠であるパターン先頭補足機能、及びパターン同期制御機能について説明する。
（パターン先頭補足機能）
誤り率測定装置１の制御部４において、ＰＰＧ制御部５ａは、ＰＰＧ６から送出される、例えば、図４（ｂ）に示すパターンを有する試験信号の受信に基づいてＤＵＴ１０が送出する被測定信号をＥＤ７に入力してその誤り率測定のための処理を開始する際、当該入力された被測定信号のパターンの先頭を補足する機能を有している。

具体的に、ＰＰＧ制御部５ａは、予め設定制御部５ｂにより設定されている、所望とするパターン長、ＳＫＰ ＯＳの挿入間隔及び長さなどからどのようにＳＫＰ ＯＳが挿入されるかが一意に求められることに着目し、入力した被測定信号のパターンから最後尾のＳＫＰ ＯＳのデータ終端を補足し、該データ終端に続くパターンの先頭を当該被測定信号のパターンの先頭として特定する先頭補足処理機能を有している。具体的に、図４（ｂ）に例示した試験信号の処理の場合、ＰＰＧ制御部５ａは、当該試験信号に基づく被測定信号において、先頭のＳＫＰ ＯＳが検出された後に３つのＳＫＰ ＯＳが続き、そのうちの３つ目（最後尾）のＳＫＰ ＯＳのデータ終端に続くパターンの先頭が当該被測定信号のパターンの先頭として特定される様子が示されている。

このように、本実施形態では、同期確立ではなく確実にパターン先頭に同期させる制御機能を有している。測定制御部５ｃが有するパターン先頭補足機能によって、ＥＤ７の８ｂ１０ｂ処理回路１２、及び１２８ｂ１３ｘｂ処理回路１３をそれぞれ構成するパターン同期回路１２ｃ、及び１３ｃにおいては、自回路のエンコード方式に対応する規格外の任意の被測測定信号のパターンの先頭を容易に検出することができる。

（パターン同期制御機能）
パターン同期制御においては、上述したパターン先頭補足機能により被測定信号のパターンの先頭を検出した後、引き続き当該先頭のパターンに基づいてパターン同期の処理を行う必要がある。ここで検出された被測定信号の先頭は、例えば、図５に示すように、ＥＩＥＯＳ、ＳＫＰ ＯＳ、及びデータパターンを含むものである。

誤り率測定装置１の制御部４において、ＰＰＧ制御部５ａは、上述したパターン先頭補足機能により先頭が検出された被測定信号の先頭パターン（図５参照）におけるＥＩＥＯＳ、ＳＫＰ ＯＳ及びデータのそれぞれの先頭ビットの配列を確認してパターンの先頭との同期を図る機能を有している。具体的に、ＰＰＧ制御部５ａは、被測定信号のＥＩＥＯＳ、ＳＫＰ ＯＳ及びデータのそれぞれの先頭ビットの配列が設定にしたがったものである場合にパターンの先頭との同期が確立されたと判定し、後述するリファレンス生成回路１４に対して、当該被測定信号のパターンと比較するためのリファレンスパターン（リファレンスデータ）の生成開始を指示するパターン同期制御機能を有している。

上述したパターン先頭補足機能、パターン同期制御機能について、ＰＰＧ制御部５ａでは、ＥＩＥＯＳ、ＳＫＰ ＯＳ、データを含むパターン（図５参照）、ＳＫＰ ＯＳとデータのみを含むパターン（図４参照）に限らず、ＥＩＥＯＳとデータのみを含むパターンにも対応可能な構成を有している。

また、ＰＰＧ制御部５ａは、上述したパターン先頭補足機能、パターン同期制御機能の適用については、例えば、８ｂ１０ｂ、及び１２８ｂ１３ｘｂのいずれのエンコード方式でのエンコードデータにも対応可能である。これに限らず、本発明は、パターン先頭補足機能、パターン同期制御機能がさらに別のエンコード方式にも対応可能な構成で実現されてもよい。

上記した説明を踏まえ、本実施形態に係る誤り率測定装置１におけるＥＤ７の詳細な構成について図６〜図９を参照して説明する。

本実施形態に係る誤り率測定装置１は、８ｂ１０ｂ及び１２８ｂ１３ｘｂのそれぞれのエンコード方式による被測定信号（入力データ）の誤り率測定に対応可能なものであって、図６に示す構成を有するＥＤ７を有している。

図６に示すように、ＥＤ７は、エンコード方式選択回路１１、８ｂ１０ｂ処理回路１２、１２８ｂ１３ｘｂ処理回路１３、リファレンス生成回路１４、遅延回路１５、１６、エンコード方式選択回路１７、及び誤り率測定回路１８を備えて構成されている。

エンコード方式選択回路１１は、被測定信号を入力し、当該被測定信号を符号化方式に応じて選択して出力するものであり、本実施形態では、ＤＵＴ１０から入力する信号が８ｂ１０ｂまたは１２８ｂ１３ｘｂのいずれかのエンコード方式の信号かを判定して、判定されたエンコード方式の処理回路へ当該入力データを受け渡す機能を有している。

８ｂ１０ｂ処理回路１２は、８ｂ１０ｂエンコード方式に対応して設けられ、エンコード方式選択回路１１から受け渡された入力データを、自回路に対応する８ｂ１０ｂエンコード方式に従って８ビットから１０ビットのデータに変換する８ｂ１０ｂ変換処理を行う回路である。

１２８ｂ１３ｘｂ処理回路１３は、１２８ｂ１３ｘｂエンコード方式に対応して設けられ、エンコード方式選択回路１１から受け渡された入力データを、自回路に対応する１２８ｂ１３ｘｂエンコード方式に従って１２８ビットから１３０または１３２ビットのいずれかのデータに変換する１２８ｂ１３ｘｂ変換処理を行う回路である。

リファレンス生成回路１４は、エンコード方式選択回路１１で選択されたエンコード方式に対応する信号処理回路での被測定信号のパターンの先頭の検出に応じて、該信号処理回路が送出する同期完了信号をトリガとして、選択されたエンコード方式に対応する被測定信号のパターンと同一のリファレンスパターンを生成するものである。本実施形態において、リファレンス生成回路１４は、８ｂ１０ｂ処理回路１２から通達される同期完了信号に基づき、８ｂ１０ｂ変換後の入力データと比較するための８ｂ１０ｂリファレンスデータを生成する処理、または１２８ｂ１３ｘｂ処理回路１３から通知される同期完了信号に基づき、１２８ｂ１３ｘｂ変換処理後の入力データと比較するための１２８ｂ１３ｘｂリファレンスデータを生成する処理を実行する。

遅延回路１５は、８ｂ１０ｂエンコード方式に対応して設けられ、８ｂ１０ｂ処理回路１２が出力する８ｂ１０ｂ変換後の入力データを、８ｂ１０ｂリファレンスデータとのタイミングが合うように遅延させる回路であり、遅延回路１６は、１２８ｂ１３ｘｂエンコード方式に対応して設けられ、１２８ｂ１３ｘｂ処理回路１３が出力する１２８ｂ１３ｘｂ変換後の入力データを、１２８ｂ１３ｘｂリファレンスデータとのタイミングが合うように遅延させる回路である。

エンコード方式選択回路１７は、誤り率測定回路１８に入力する信号のエンコード方式を選択するものであり、遅延回路１５が出力する８ｂ１０ｂ変換後の入力データと８ｂ１０ｂリファレンスデータ、または遅延回路１６が出力する１２８ｂ１３ｘｂ変換後の入力データと１２８ｂ１３ｘｂリファレンスデータのいずれかの組み合わせを選択する。

誤り率測定回路１８は、リファレンス生成回路１４により生成された、選択されたエンコード方式の被測定信号のリファレンスパターンと、選択されたエンコード方式に対応する遅延処理された被測定信号のパターンと、を順次比較することにより、選択されたエンコード方式に対応する被測定信号における誤りビットを検出するとともに、当該被測定信号のパターンのビット誤り率を算出する回路である。本実施形態において、誤り率測定回路１８は、エンコード方式選択回路１７から通知される測定開始要求に基づき、当該エンコード方式選択回路１７から出力される８ｂ１０ｂまたは１２８ｂ１３ｘｂのうちのいずれか一方のエンコード方式の入力データとリファレンスデータをビットごとに比較してビットエラーレートを測定する測定処理を行う。

図６に示す構成を有するＥＤ７において、８ｂ１０ｂ処理回路１２、１２８ｂ１３ｘｂ処理回路１３、リファレンス生成回路１４は、それぞれ、図７、図８、図９に示す構成を有している。

図７に示すように、８ｂ１０ｂ処理回路１２は、アライメント回路１２ａ、ＳＫＰ削除回路１２ｂ、及びパターン同期回路１２ｃを備えて構成される。

アライメント回路１２ａは、シンボルの先頭でデータを処理できるように入力データのタイミングを調整するアライメント処理を行う。

ＳＫＰ削除回路１２ｂは、ＰＰＧ制御部５ａから与えられるＳＫＰ削除要求に基づき、入力データに含まれるＳＫＰ ＯＳを削除する処理を行う。また、ＳＫＰ削除回路１２ｂは、ＳＫＰ ＯＳを削除する処理に連携して、ＳＫＰ ＯＳの先頭であることを示すＳＫＰ先頭信号、及びＳＫＰＯＳが削除された入力データ（ＳＫＰ削除データ）をパターン同期回路１２ｃに出力する。

パターン同期回路１２ｃは、ＰＰＧ制御部５ａから与えられる同期パターン情報、及び同期パターン選択信号に基づき、パターンを同期させるパターン同期処理を実行する。パターン同期回路１２ｃは、パターン同期が確立すると、リファレンス生成回路１４に対して、同期完了信号を送出する。

図８に示すように、１２８ｂ１３ｘｂ処理回路１３は、アライメント回路１３ａ、ＳＫＰ削除回路１３ｂ、及びパターン同期回路１３ｃを備えて構成される。

アライメント回路１３ａは、シンボルの先頭でデータを処理できるように入力データのタイミングを調整するアライメント処理を行う。

ＳＫＰ削除回路１３ｂは、ＰＰＧ制御部５ａから与えられるＳＫＰ削除要求に基づき、入力データに含まれるＳＫＰ ＯＳを削除する処理を行う。また、ＳＫＰ削除回路１３ｂは、ＳＫＰ ＯＳを削除する処理に連携して、ＳＫＰ ＯＳの先頭であることを示すＳＫＰ先頭信号、及びＳＫＰ ＯＳが削除された入力データ（ＳＫＰ削除データ）をパターン同期回路１３ｃに出力する。

パターン同期回路１３ｃは、ＰＰＧ制御部５ａから与えられる同期パターン情報、及び同期パターン選択信号に基づき、パターンを同期させるパターン同期処理を実行する。パターン同期回路１３ｃは、パターン同期が確立すると、リファレンス生成回路１４に対して同期完了信号を送出する。

図９に示すように、リファレンス生成回路１４は、エンコード方式選択回路１４ａ、８ｂ１０ｂパターン生成部１４ｂ、１２８ｂ１３ｘｂパターン生成部１４ｃ、ＳＫＰ削除回路１４ｄを備えて構成される。

エンコード方式選択回路１４ａは、８ｂ１０ｂ処理回路１２のパターン同期回路１２ｃ、または１２８ｂ１３ｘｂ処理回路１３のパターン同期回路１３ｃから通知される同期完了信号の入力に応じて、リファレンス生成処理の開始を要求する開始要求を、８ｂ１０ｂ、または１２８ｂ１３ｘｂのいずれか対応するエンコード方式の処理経路に対して振り分ける処理を行う。

８ｂ１０ｂパターン生成部１４ｂは、エンコード方式選択回路１４ａから上記開始要求を受信すると、ＰＰＧ制御部５ａから与えられるパターン情報に基づいて８ｂ１０ｂリファレンスデータ（リファレンスパターン）のベースデータを生成し、ＳＫＰ削除回路１４ｄに送出する。

８ｂ１０ｂパターン生成部１４ｂは、例えばＰＰＧ６（図２参照）と同等の配列（エンコード方式選択回路１４ａ側からエンコード方式選択回路１７側へのデータ記憶部、ＳＰＫ付加回路、ＥＩＥＯＳ付加回路、エンコード回路の縦列配列）の回路構造を有している。これにより、８ｂ１０ｂパターン生成部１４ｂは、ＰＰＧ制御部５ａの制御下でＳＫＰ付加回路、及びＥＩＥＯＳ付加回路をＯＮ／ＯＦＦ制御させながら、データ記憶部から順次出力されるデータパターンの間に、ＥＩＥＯＳとＳＫＰ ＯＳの両方を挿入したパターン、ＥＩＥＯＳまたはＳＫＰ ＯＳのいずれかを挿入したパターン、若しくはＥＩＥＯＳ及びＳＫＰ ＯＳのいずれも挿入しないパターンを生成し、これら生成したパターンをエンコード回路で８ｂ１０ｂエンコード処理することにより上記８ｂ１０ｂリファレンスデータ（ベースデータ）を生成する。ＳＫＰ削除回路１４ｄは、ＰＰＧ制御部５ａから必要に応じて与えられるＳＫＰ削除要求に基づいて上記ベースデータからＳＫＰ ＯＳを削除し、８ｂ１０ｂリファレンスデータとしてエンコード方式選択回路１７に送出する。

１２８ｂ１３ｘｂパターン生成部１４ｃは、エンコード方式選択回路１４ａから上記開始要求を受信すると、ＰＰＧ制御部５ａから与えられるパターン情報に基づいて１２８ｂ１３ｘｂリファレンスデータ（リファレンスパターン）を生成し、エンコード方式選択回路１７に送出する。

１２８ｂ１３ｘｂパターン生成部１４ｃも、８ｂ１０ｂパターン生成部１４ｂと同様、例えばエンコード方式選択回路１４ａ側からエンコード方式選択回路１７側へのデータ記憶部、ＳＰＫ付加回路、ＥＩＥＯＳ付加回路、エンコード回路の縦列配列）の回路構造を有して構成される。これにより、１２８ｂ１３ｘｂパターン生成部１４ｃは、ＰＰＧ制御部５ａの制御下でＳＫＰ付加回路、及びＥＩＥＯＳ付加回路をＯＮ／ＯＦＦ制御させながら、データ記憶部から順次出力されるデータパターンの間に、ＥＩＥＯＳとＳＫＰ ＯＳの両方を挿入したパターン、ＥＩＥＯＳまたはＳＫＰ ＯＳのいずれかを挿入したパターン、若しくはＥＩＥＯＳ及びＳＫＰ ＯＳのいずれも挿入しないパターンを生成し、これら生成したパターンをエンコード回路で１２８ｂ１３ｘｂエンコード処理することにより上記１２８ｂ１３ｘｂリファレンスデータを生成する。

エンコード方式選択回路１７は、リファレンス生成回路１４から送出される８ｂ１０ｂリファレンスデータ、または１２８ｂ１３ｘｂリファレンスデータと、遅延回路１５が出力する８ｂ１０ｂ変換後の入力データ、または遅延回路１６が出力する１２８ｂ１３ｘｂ変換後の入力データのいずれかの組み合わせの信号を選択して誤り率測定回路１８に送出する。

誤り率測定回路１８は、リファレンス生成回路１４から送出される８ｂ１０ｂリファレンスデータのパターンと、遅延回路１５から送出される８ｂ１０ｂエンコード方式の入力データのパターンと、が入力されたときには、両者をビットごとに順次比較することにより、８ｂ１０ｂエンコード方式に対応する入力データにおける誤りビットを検出するとともに、当該入力データのパターンのビット誤り率を算出する処理を実行する機能構成を有する。

さらに誤り率測定回路１８は、リファレンス生成回路１４から送出される１２８ｂ１３ｘｂリファレンスデータのパターンと、遅延回路１６から送出される１２８ｂ１３ｘｂエンコード方式の入力データのパターンと、が入力されたときには、両者をビットごとに順次比較することにより、１２８ｂ１３ｘｂエンコード方式に対応する入力データにおける誤りビットを検出するとともに、当該入力データのパターンのビット誤り率を算出する処理を実行する機能構成を有している。

次に、本実施形態に係る誤り率測定装置１における任意のパターン、任意のエンコードパターンの被測定信号（入力データ）の誤り率測定のための前準備について説明する。

誤り率測定装置１において、ＰＣＩｅ Ｇｅｎ１〜４、ＵＳＢ３．１などのハイスピードシリアルバス規格に対応したＤＵＴ１０の性能試験を行うには、まず、所望の伝送規格とエンコード方式を選択し、その選択された伝送規格及びエンコード方式でのＤＵＴ１０の測定に係る各種の設定を行う必要がある。この設定に係る制御は、制御部４に設けられるＰＰＧ制御部５ａ、及び設定制御部５ｂが協働して行うようになっている。

ここで、ＤＵＴ１０としては、例えばＰＣＩｅ Ｇｅｎ１〜４、ＵＳＢ Ｇｅｎ１、２（３．０、３．１）などのハイスピードシリアルバス規格に対応したデバイス（当該規格に対応する信号を送受信するテストボード、ＵＳＢ記憶デバイスなど）が想定される。

伝送規格は、例えば、操作表示部２での専用の設定画面を用いた設定操作により選択することができる。設定画面には、伝送規格を選択するためのツールが設けられ、このツールを操作することで、例えばプルダウンメニューから選択対象の伝送規格を選択指定することができる。

ここで例えば、ＵＳＢ Ｇｅｎ１または２を選択すると、８ｂ１０ｂまたは１２８ｂ１３２ｂのエンコード方式が選択されるようになっている。同様に、ＰＣＩｅ Ｇｅｎ１〜４を選択すると、それぞれ、例えば８ｂ１０ｂ、８ｂ１０ｂ、１２８ｂ１３０ｂ、１２８ｂ１３０ｂの各エンコード方式が合わせ選択されるようになっている（図３参照）。

伝送規格及びエンコード方式の選択後、誤り率測定装置１では、当該選択した伝送規格を対象に任意のパターンを設定できるようになっている。任意のパターンの設定は、例えば、制御用パターン設定用画面上で、既に選択した伝送規格に関連付けて、当該伝送規格の標準パルスパターンを構成する測定対象データ（データパターン）間に挿入する制御用パターンの仕様を指定することで行うことができる。制御用パターンの仕様の設定は、例えば、操作表示部２において制御用パターン設定用画面を表示し、所望とする任意のパターンのパターン長、ＥＩＥＯＳの挿入間隔、ＳＫＰ ＯＳの挿入間隔及び長さなどの任意の設定値を入力することで行うことができる。制御用パターンを未挿入とする設定は、例えば上記設定値を未入力とすることにより行うことができる。

制御用パターンの仕様の設定において、例えば、任意のパターン長、ＳＫＰ ＯＳの挿入間隔、ＳＫＰ ＯＳの長さが設定された場合、この設定に基づく試験信号を受信したＤＵＴ１０からＥＤ７に入力する被測定信号は、例えば、図４（ｂ）に示すような連続したパターンの繰り返しからなる信号形態となる。

また、上記制御用パターンの仕様の設定において、ＥＩＥＯＳ、ＳＫＰ ＯＳの双方を挿入する設定がなされた場合には、ＤＵＴ１０からＥＤ７に入力する被測定信号は、その先頭パターンが、例えば、図５に示すような信号形態となる。

このように、本実施形態に係る誤り率測定装置１は、規格に定められ、複数の符号化方式のうちの任意の符号化方式で符号化された信号のデータパターン間に、ＥＩＥＯＳ、ＳＫＰ ＯＳなどの制御用パターンを挿入または未挿入とした試験信号を送出し、この試験信号を受信したＤＵＴ１０が送出する被測定信号を受信し、該受信した被測定信号の誤り率測定を行うことができる構成となっている。

なお、本実施形態に係る誤り率測定装置１では、伝送規格の設定の後、任意のパターンとするための設定を行うことなく誤り率測定を開始することもできる。また、この誤り率測定装置１では、伝送規格として、上述したハイスピードシリアルバス規格に限らず、エンコードがかかっていない擬似ランダム（Pseudo Random Binary Sequence：ＰＲＢＳ）パターンを選択して誤り率測定を実施することもできる。

以下、誤り率測定装置１における誤り率測定処理について、図１０に示すフローチャートを参照して説明する。

上述した手順により伝送規格、及びエンコード方式の選択、並びに制御用パターンの仕様の設定が完了し、ユーザにより測定開始操作が行われると、誤り率測定装置１では、ＰＰＧ６から上記設定を反映した任意のパターンを有する試験信号が送出される。一方、ＤＵＴ１０は、上記試験信号を受信すると、当該試験信号に対応した信号を送出する。さらに誤り率測定装置１では、ＤＵＴ１０が試験信号の受信に応じて送出した信号を被測定信号として受信し、図１０に示すフローチャートにしたがって当該被測定信号の誤り率測定処理を開始する。

この誤り率測定処理が開始されると、測定制御部５ｃはまず、受信した被測定信号をＥＤ７のエンコード方式選択回路１１に入力する（ステップＳ１）とともに、エンコード方式選択回路１１を制御して、該入力された被測定信号（以下、入力データという）を指定された符号化方式に対応する処理回路、すなわち、８ｂ１０ｂ処理回路１２、または１２８ｂ１３ｘｂ処理回路１３に渡すように制御する（ステップＳ２）。

ステップＳ２において、測定制御部５ｃは、操作表示部２でのユーザによるエンコード方式の指定操作（手動による）を受け付け、該指定操作によって指定されたエンコード方式の処理回路を出力先として切り替えるように制御する。ここで、入力データが、ＰＲＢＳパターンなどのエンコードがかかっていない非エンコードデータの場合、当該入力データをいずれの処理回路も経ることなくそのまま誤り率測定回路１８に入力する。

ステップＳ２で入力データを渡された処理回路では、次いで、その入力データに対してアライメント処理（ステップＳ３）、ＳＫＰ削除処理（ステップＳ４）、パターン同期処理（ステップＳ５）を順次実行する。これらの処理は、ＰＰＧ制御部５ａ、測定制御部５ｃが、例えば、８ｂ１０ｂ処理回路１２、または１２８ｂ１３ｘｂ処理回路１３を制御することで実現することができる。

これにより、例えば、ＵＳＢ Ｇｅｎ１、ＰＣＩｅ Ｇｅｎ１，２等、８ｂ１０ｂエンコード方式の入力データが入力される８ｂ１０ｂ処理回路１２（図７参照）では、ステップＳ３において、アライメント回路１２ａによる入力データのアライメント処理を実行する。ここでアライメント回路１２ａは、入力データにおける測定対象データを時間的に前後にずらし、測定対象データの先頭をシンボルの先頭に合致させるように制御する。

引き続きステップＳ４において、８ｂ１０ｂ処理回路１２では、ＳＫＰ削除回路１２ｂが、ＰＰＧ制御部５ａから与えられるＳＫＰ削除信号に基づき入力データを構成するパルスパターンからＳＫＰ ＯＳを削除する処理を実行する。この処理において、ＳＫＰ削除回路１２ｂは、入力データ中の複数のＳＫＰ ＯＳを逐次検出し、各ＳＫＰ ＯＳの先頭を示すＳＫＰ先頭信号と、削除した各ＳＫＰ ＯＳの集まりであるＳＫＰ削除データをパターン同期回路１２ｃに対して送出する。

その後、８ｂ１０ｂ処理回路１２では、ステップＳ５において、パターン同期回路１２ｃが以下のようなパターン同期処理を実行する。このパターン同期処理は、入力データにおける一連のパターンの先頭を見つける第１の処理と、一連のパターンの先頭パターンに含まれるＥＩＥＯＳ、ＳＫＰ ＯＳ、データのそれぞれの先頭ビットでのパターン同期を行う第２の処理とで成り立っている。第１の処理、及び第２の処理は、それぞれ、上述したパターン先頭補足機能、及びパターン同期制御機能に相当する処理であり、共にＰＰＧ制御部５ａの制御下で実施される。

（第１の処理）
ステップＳ５において、パターン同期回路１２ｃではまず、ＳＫＰ削除回路１２ｂからのＳＫＰ先頭信号、及びＳＫＰ削除データに基づき、ＳＫＰ削除データを構成する各ＳＫＰ ＯＳ（図４（ｂ）参照）中の各ＳＫＰ ＯＳの先頭を順次抽出していきつつ、測定開始に先立って任意のパターンとすべく設定した制御用パターンの仕様（任意のパターン長、ＥＩＥＯＳの挿入間隔、ＳＫＰ ＯＳの挿入間隔及び長さなど）も加味してＳＫＰ ＯＳの挿入間隔を補足することで一連のパターンの終わりを見つける。一連のパターンの終わりを見つけることで、当該終わりのシンボル（ビット）に続くビットを当該パターンの先頭ビットであると判定することができる。
（第２の処理）
図５に例示したように、測定前の設定において、ＥＩＥＯＳ、ＳＫＰ ＯＳの両方を挿入する設定が行われた場合、測定開始後にＥＤ７に入力する任意のパターンの先頭パターンは、それぞれ複数のシンボルからなるＥＩＥＯＳ、ＳＫＰ ＯＳ、データの各パターンが連続的に配列される形態となる。ステップＳ５において、かかる形態の先頭パターンでのパターン同期を行うべく、ＰＰＧ制御部５ａからは、どのパターン（ＥＩＥＯＳ、ＳＫＰ ＯＳ、データ）を同期パターンの判定対象として選択するかを示す同期パターン選択信号と、各同期パターン選択信号にそれぞれ対応する同期パターン情報とがパターン同期回路１２ｃに対して送出される。パターン同期回路１２ｃは、同期パターン選択信号によって示されるパターンと、該同期パターン選択信号に対応する同期パターン情報とを比較し、各パターンと対応する各同期パターン情報とが一致することにより、各パターンのパターン同期がとれたと判定する。

ステップＳ５において、第１の処理によりパターンの先頭が見つかり、かつ、第２の処理により当該パターンの先頭パターンにおいてＥＩＥＯＳ、ＳＫＰ ＯＳ、データ全てでのパターン同期がとれたときに、ＰＰＧ制御部５ａは、リファレンス生成回路１４に対して同期完了信号を通達する。

同様に、ステップＳ２で、例えば、ＵＳＢ Ｇｅｎ２、ＰＣＩｅ Ｇｅｎ３、４等、１２８ｂ１３２ｂや１２８ｂ１３０ｂエンコード方式の入力データを渡された１２８ｂ１３ｘｂ処理回路１３では、当該入力データに対し、ステップＳ３でアライメント回路１３ａがアライメント処理を行い、ステップＳ４でＳＫＰ削除回路１３ｂがＳＫＰ削除処理を行い、ステップＳ４でパターン同期処理１３ｃがパターン同期処理を実行する。そして、ステップＳ５において、第１の処理により当該入力データのパターンの先頭が見つかり、かつ、第２の処理により当該パターンの先頭パターンにおいてＥＩＥＯＳ、ＳＫＰ ＯＳ、データ全てでのパターン同期がとれたときに、ＰＰＧ制御部５ａは、リファレンス生成回路１４に対して同期完了信号を通達する。

リファレンス生成回路１４は、ＰＰＧ制御部５ａから同期完了信号の通達を受けると、今回の入力データと比較するための、当該入力データのエンコード方式（８ｂ１０ｂ、または１２８ｂ１３ｘｂ）にそれぞれ対応するリファレンスデータを生成する処理を実行する（ステップＳ６）。

リファレンスデータ生成処理は、以下のように行われる。リファレンス生成回路１４（図９参照）において、エンコード方式選択回路１４ａは、８ｂ１０ｂ処理回路１２から同期完了信号の通達を受けたときには、当該同期完了信号をトリガとして８ｂ１０ｂパターン生成部１４ｂに対してリファレンスデータ生成の開始要求を送出し、１２８ｂ１３ｘｂ処理回路１３から同期完了信号の通達を受けたときには、当該同期完了信号をトリガとして１２８ｂ１３ｘｂパターン生成部１４ｃに対してリファレンスデータ生成の開始要求を送出する。

８ｂ１０ｂパターン生成部１４ｂは、エンコード方式選択回路１４ａからの上記開始要求を受信すると、ＰＰＧ制御部５ａから与えられるパターン情報を参照し、８ｂ１０ｂエンコード方式にしたがってリファレンスパターンを生成する。８ｂ１０ｂエンコード方式のパターンにおいては、ＲＤ（Running Disparity）を合わせる必要がある。このため、８ｂ１０ｂパターン生成部１４ｂで当該エンコード方式に従いリファレンスパターンを生成した後、必要があれば、ＳＫＰ削除回路１４ｄにて、ＰＰＧ制御部５ａからのＳＫＰ削除選択信号に応じてＳＫＰ ＯＳを削除し、これにより８ｂ１０ｂリファレンスデータを生成する。

他方、１２８ｂ１３ｘｂパターン生成部１４ｃは、エンコード方式選択回路１４ａからの上記開始要求を受信すると、ＰＰＧ制御部５ａから与えられるパターン情報を参照し、１２８ｂ１３ｘｂ方式にしたがってリファレンスパターン（１２８ｂ１３ｘｂリファレンスデータ）を生成する。

引き続きリファレンス生成回路１４は、ステップＳ６で８ｂ１０ｂパターン生成部１４ｂ、ＳＫＰ削除回路１４ｄで生成した８ｂ１０ｂリファレンスデータ、または１２８ｂ１３ｘｂパターン生成部１４ｃで生成した１２８ｂ１３ｘｂリファレンスデータを、測定制御部５ｃから指示されたタイミングでエンコード方式選択回路１７に対して送出する（ステップＳ７）。

上述したリファレンス生成回路１４からの８ｂ１０ｂリファレンスデータの送出、または１２８ｂ１３ｘｂリファレンスデータの送出に合わせて、測定制御部５ｃはさらに、８ｂ１０ｂ処理回路１２から出力される８ｂ１０ｂエンコード方式の入力データ、または１２８ｂ１３ｘｂ処理回路１３から出力される１２８ｂ１３ｘｂエンコード方式の入力データを、それぞれ遅延回路１５、または遅延回路１６で遅延させてエンコード方式選択回路１７に入力させるように制御する（ステップＳ７）。ここで測定制御部５ｃは、遅延回路１５については、８ｂ１０ｂリファレンスデータとの位相が合致するように８ｂ１０ｂエンコード方式の入力データを遅延させるように制御し、遅延回路１６については、１２８ｂ１３ｘｂリファレンスデータとの位相が合致するように１２８ｂ１３ｘｂエンコード方式の入力データを遅延させるように制御する。

ステップＳ７におけるデータ出力制御によって、８ｂ１０ｂリファレンスデータと８ｂ１０ｂエンコード方式の入力データとの組、または１２８ｂ１３ｘｂリファレンスデータと１２８ｂ１３ｘｂエンコード方式の入力データとの組が、その組を構成する互いのデータ（リファレンスデータと入力データと）の位相があった状態で、それぞれ、エンコード方式選択回路１７に入力されることとなる。

エンコード方式選択回路１７は、リファレンスデータと入力データとが位相が合わせられて入力すると、エンコード方式に従ってこれらリファレンスデータと入力データを選択して誤り率測定回路１８へ送出するとともに、当該エンコード方式に対応する測定開始要求を誤り率測定回路１８へ合わせ送出する。

これに対し、誤り率測定回路１８は、上記測定開始要求に基づき、エンコード方式選択回路１７から合わせ入力されるリファレンスデータと入力データを比較してビット誤り率の測定処理を行う（ステップＳ８）。このビット誤り率の測定処理は、測定制御部５ｃの制御によって行われる。

具体的に、誤り率測定回路１８は、８ｂ１０ｂエンコード方式に対応する測定開始要求を受け付けると、合わせ入力される８ｂ１０ｂリファレンスデータと８ｂ１０ｂエンコード方式の入力データとをビットごとに比較してビット誤り率を測定する処理動作を行う。また、誤り率測定回路１８は、１２８ｂ１３ｘｂエンコード方式に対応する測定開始要求を受け付けると、合わせ入力される１２８ｂ１３ｘｂリファレンスデータと１２８ｂ１３ｘｂエンコード方式の入力データとをビットごとに比較してビット誤り率を測定する処理動作を行う。

ステップＳ８における誤り率の測定処理実行中、測定制御部５ｃは、８ｂ１０ｂ処理回路１２のパターン同期回路１２ｃ、または１２８ｂ１３ｘｂ処理回路１３のパターン同期回路１３ｃにおける上述した第１の処理及び第２の処理を監視し、同期継続中であるか否かを判定する（ステップＳ９）。

ここで同期継続中であると判定された場合（ステップＳ９でＹＥＳ）、次いで測定制御部５ｃは、測定対象である入力データが終了したか否かをチェックする（ステップＳ１０）。ここで入力データが終了していない場合（ステップＳ１０でＮＯ）にはステップＳ６以降の処理を継続的に実施する。

ステップＳ６以降の処理の実行中、入力データが変化するなどして同期がとれなくなり、同期継続中でないと判定された場合（ステップＳ９でＮＯ）、測定制御部５ｃは、エンコード方式選択回路１７を介して８ｂ１０ｂ処理回路１２、または１２８ｂ１３ｘｂ処理回路１３に対して再同期要求を送出する（ステップＳ１１）。

これにより、今回の被測定信号を処理中の８ｂ１０ｂ処理回路１２、または１２８ｂ１３ｘｂ処理回路１３は、上述した第１の処理及び第２の処理を経て、再度、パターン同期処理を実施する（ステップＳ５）。以後、ＥＤ７ではステップＳ６以降の処理ステップを経て被測定信号の誤り率測定動作を継続する。

そして、当該誤り率測定動作の継続中、入力データが終了したことが判定された場合（ステップＳ１０でＹＥＳ）、測定制御部５ｃは、上述した一連の誤り率測定処理を終了するように制御する。

本実施形態では、操作表示部２、制御部４、ＰＰＧ６、ＥＤ７が１つの筐体内に納まった、誤り率測定装置１の構成について述べてきたが、本発明は、これに限らず、誤り率測定装置１が、操作表示部２、制御部４、ＥＤ７を含む１つの筐体で構成され、その外部に、ＰＰＧ６が含まれる別の筐体（パルスパターン発生装置）が制御ＰＣによって制御可能に外部の筐体として設けられた構成であってもよい。

上述したように、本実施形態に係る誤り率測定装置１は、ＰＣＩｅ、ＵＳＢ３．１などのハイスピードシリアルバス規格、かつ、８ｂ１０ｂ、あるいは１２８ｂ１３ｘｂなどの任意のエンコード方式に対応した信号のデータパターン間に、ＥＩＥＯＳ、ＳＫＰ ＯＳなど、リンク状態管理機構によるステート遷移制御に用いられる制御用パターンを挿入または未挿入とした試験信号が送信され、該試験信号を受信したＤＵＴ１０から送出される被測定信号を受信して誤り率測定を行うものである。

誤り率測定装置１は、入力された上記被測定信号を、当該被測定信号のエンコード方式に応じて選択して出力するエンコード方式選択回路１１と、各エンコード方式に対応して設けられ、エンコード方式選択回路１１で選択された自回路のエンコード方式に対応する被測定信号を入力して該被測定信号のパターンの先頭を検出する信号処理をそれぞれ行う８ｂ１０ｂ信号処理回路１２及び１２８ｂ１３ｘｂ信号処理回路１３と、８ｂ１０ｂ信号処理回路１２または１２８ｂ１３ｘｂ信号処理回路１３での被測定信号のパターンの先頭の検出に応じて、該８ｂ１０ｂ信号処理回路１２または１２８ｂ１３ｘｂ信号処理回路１３が送出する同期完了信号をトリガとして、上記選択されたエンコード方式に対応する被測定信号のパターンと同一のリファレンスパターンを生成するリファレンス生成回路１４と、各エンコード方式に対応して設けられ、同期完了信号に同期した、選択されたエンコード方式に対応する被測定信号のパターンをそれぞれ遅延させて、リファレンス生成回路１４から出力された上記選択されたエンコード方式に対応する被測定信号のリファレンスパターンと同期させる遅延回路１５及び１６と、リファレンス生成回路１４により生成された上記選択されたエンコード方式の被測定信号のリファレンスパターンと、上記選択されたエンコード方式に対応する遅延回路１５または１６で遅延された被測定信号のパターンと、をそれぞれ順次比較することにより、上記選択されたエンコード方式に対応する被測定信号における誤りビットを検出するとともに、当該被測定信号のパターンのビット誤り率を算出する誤り率測定回路１８と、を有している。

この構成により、本実施形態に係る誤り率測定装置１は、任意のパターン及び任意のエンコード方式に対応する規格外の被測定信号をそれぞれのエンコード方式に応じて選択し、選択されたエンコード方式に対応する処理回路（１２、１３）で処理して該被測定信号のパターンの先頭を検出し、パターン同期がとれた状態で当該被測定信号のビット誤り率を測定することができる。これにより、被試験対象が規格外の任意のパターンを処理できるかどうかの動作マージン測定を行うことができる。

特に、本実施形態に係る誤り率測定装置１は、ＰＣＩｅ Ｇｅｎ１〜４、ＵＳＢ３．１ Ｇｅｎ１〜２のいずれの規格に対応する被測定信号についても、任意の符号化方式に対応したビット誤り率の測定が可能になる。

また、本実施形態に係る誤り率測定装置１では、８ｂ１０ｂ、１２８ｂ１３０ｂ、１２８ｂ１３２ｂのいずれかのパターンの規格に定められていない任意のパターンを対象にビット誤り率を測定することができる。

また、本実施形態に係る誤り率測定装置１では、ＥＩＥ ＯＳ、ＳＫＰ ＯＳなどの制御用パターンが任意に挿入されるか、ＥＩＥ ＯＳ、ＳＫＰ ＯＳのいずれも挿入されていないデータのみからなる任意のパターンの被測定信号についてビット誤り率の測定が可能となる。

また、本実施形態に係る誤り率測定装置１では、被測定信号のパターン長、ＥＩＥ ＯＳの挿入間隔、ＳＫＰ ＯＳの挿入間隔、及び長さなどの設定項目をユーザが任意に設定することにより、任意のパターンを有し、しかもパターン同期の検出、制御用パターンとデータパターンの欠損回避に有用な試験信号を容易に生成することができる。

また、本実施形態に係る誤り率測定装置１では、被測定信号の同期検出パターンにおけるＥＩＥ ＯＳ、ＳＫＰ ＯＳ、及びデータのそれぞれの先頭ビットの全てでパターン同期がとれたことを条件としてパターン同期を正確に検出することができるとともに、リファレンスパターンの生成開始の迅速な指示が可能となる。

また、本実施形態に係る誤り率測定方法は、特定の制御に用いる制御用パターンを挿入または未挿入とした試験信号を受信した被試験対象から送出される被測定信号を受信して誤り率測定を行う誤り率測定装置に適用することで、任意のパターン及び任意のエンコード方式に対応する規格外の被測定信号をそれぞれのエンコード方式に応じて選択し、選択されたエンコード方式に対応する処理回路（１２、１３）で処理して該被測定信号のパターンの先頭を検出し、パターン同期がとれた状態で当該被測定信号のビット誤り率を測定することができる。これにより、被試験対象が規格外の任意のパターンを処理できるかどうかの動作マージン測定を行うことができる。

以上のように、本発明に係る誤り率測定装置、及び誤り率測定方法は、任意のパターン及び任意のエンコード方式に対応する規格外の被測定信号の誤り測定を行うことが可能であるという効果を奏し、データパターン間にＳＫＰ ＯＳなどの制御用パターンが挿入された規格外の任意の符号化方式に対応する被測定信号のビット誤り率を測定する誤り率測定装置、及び誤り率測定方法全般に有用である。

１ 誤り率測定装置
２ 操作表示部
４ 制御部
５ａ ＰＰＧ制御部（設定手段）
５ｂ 設定制御部（設定手段）
６ パルスパターン発生器（ＰＰＧ）
７ 誤り率測定器（ＥＤ）
１０ 被試験対象（ＤＵＴ）
１１ エンコード方式選択回路（符号化方式選択回路）
１２ ８ｂ１０ｂ処理回路（信号処理回路）
１２ｃ、１３ｃ パターン同期回路
１３ １２８ｂ１３ｘｂ処理回路（信号処理回路）
１４ リファレンス生成回路
１５、１６ 遅延回路
１８ 誤り率測定回路

Claims (7)

1. 規格に定められ、複数の符号化方式のうちの任意の符号化方式で符号化された信号のデータパターン間に、特定の制御に用いる制御用パターンを挿入または未挿入とした試験信号が送信され、前記試験信号を受信した被試験対象（１０）から送出される被測定信号を受信して誤り率測定を行う誤り率測定装置であって、
   入力された前記被測定信号を、当該被測定信号の符号化方式に応じて選択して出力する符号化方式選択回路（１１）と、
   前記複数の符号化方式に対応して設けられ、前記符号化方式選択回路で選択された自回路の符号化方式に対応する前記被測定信号を入力して該被測定信号のパターンの先頭を検出する信号処理をそれぞれ行う複数の信号処理回路（１２、１３）と、
   前記符号化方式選択回路で選択された符号化方式に対応する前記信号処理回路での前記被測定信号のパターンの先頭の検出に応じて、該信号処理回路が送出する同期完了信号をトリガとして、前記選択された符号化方式に対応する被測定信号のパターンと同一のリファレンスパターンを生成するリファレンス生成回路（１４）と、
   前記複数の符号化方式に対応して設けられ、前記同期完了信号に同期した前記選択された符号化方式に対応する被測定信号のパターンを遅延させて、前記リファレンス生成回路から出力された前記選択された符号化方式に対応する被測定信号のリファレンスパターンと同期させる複数の遅延回路（１５、１６）と、
   前記リファレンス生成回路により生成された前記選択された符号化方式の被測定信号のリファレンスパターンと、前記選択された符号化方式に対応する前記遅延回路で遅延された前記被測定信号のパターンと、を順次比較することにより、前記選択された符号化方式に対応する被測定信号における誤りビットを検出するとともに、当該被測定信号のパターンのビット誤り率を算出する誤り率測定回路（１８）と、
   を有することを特徴とする誤り率測定装置。
2. 前記規格は、ハイスピードシリアルバス規格であって、ＰＣＩｅ Ｇｅｎ１〜４、ＵＳＢ３．１ Ｇｅｎ１〜２のいずれかの規格に対応していることを特徴とする請求項１に記載の誤り率測定装置。
3. 前記被測定信号は、８ｂ１０ｂ符号化方式、１２８ｂ１３０ｂ符号化方式、１２８ｂ１３２ｂ符号化方式のうちの１の符号化方式に対応していることを特徴とする請求項１または２に記載の測定装置。
4. 前記被測定信号は、前記制御用パターンとしてＥＩＥ ＯＳ（Electrical Idle Exit Ordered Set）、またはＳＫＰ ＯＳ（Skip Ordered Set）のいずれか、または両方を含んでいる構成、若しくは前記ＥＩＥ ＯＳ、及び前記ＳＫＰ ＯＳのいずれも含まない構成を有することを特徴とする請求項１〜３のいずれか一項に記載の誤り率測定装置。
5. 前記制御用パターンの挿入に係る設定項目として、前記被測定信号のパターン長、前記ＥＩＥ ＯＳの挿入間隔、前記ＳＫＰ ＯＳの挿入間隔、及び長さを設定する設定手段（５ａ、５ｂ）を有し、
   前記信号処理回路は、自回路の符号化方式に対応する前記被測定信号のパターン長、前記ＳＫＰ ＯＳの挿入間隔、及び長さに応じて一意に定まる当該被測定信号のパターンの先頭を検出するパターン同期回路（１２ｃ，１３ｃ）を有することを特徴とする請求項４に記載の誤り率測定装置。
6. 前記パターン同期回路は、前記被測定信号の先頭パターンに含まれる前記ＥＩＥ ＯＳ、前記ＳＫＰ ＯＳ、及びデータからなる同期検出パターンを抽出し、該同期検出パターンにおける前記ＥＩＥ ＯＳ、前記ＳＫＰ ＯＳ、及び前記データのそれぞれの先頭ビットでのパターン同期確立に応じて、前記リファレンス生成回路に対して前記リファレンスパターンの生成開始を指示することを特徴とする請求項５に記載の誤り率測定装置。
7. 規格に定められ、複数の符号化方式のうちの任意の符号化方式で符号化された信号のデータパターン間に、特定の制御に用いる制御用パターンを挿入または未挿入とした試験信号が送信され、前記試験信号を受信した被試験対象（１０）から送出される被測定信号を受信して誤り率測定を行う誤り率測定方法であって、
   入力された前記被測定信号を、当該被測定信号の符号化方式に応じて選択して出力する符号化方式選択ステップ（Ｓ２）と、
   前記複数の符号化方式に対応して実施され、前記符号化方式選択ステップで選択された自処理ステップの符号化方式に対応する前記被測定信号を入力して該被測定信号のパターンの先頭を検出する信号処理をそれぞれ行う信号処理ステップ（Ｓ５）と、
   前記符号化方式選択ステップで選択された符号化方式に対応する前記信号処理ステップでの前記被測定信号のパターンの先頭の検出に応じて、該信号処理ステップが送出する同期完了信号をトリガとして、前記選択された符号化方式に対応する被測定信号のパターンと同一のリファレンスパターンを生成するリファレンス生成ステップ（Ｓ６）と、
   前記複数の符号化方式に対応してそれぞれ実施され、前記同期完了信号に同期した前記選択された符号化方式に対応する被測定信号のパターンを遅延させて、前記リファレンス生成回路から出力された前記選択された符号化方式に対応する被測定信号のリファレンスパターンと同期させる遅延ステップ（Ｓ７）と、
   前記リファレンス生成ステップで生成された前記選択された符号化方式の被測定信号のリファレンスパターンと、前記選択された符号化方式に対応する前記遅延ステップで遅延された前記被測定信号のパターンと、を順次比較することにより、前記選択された符号化方式に対応する被測定信号における誤りビットを検出するとともに、当該被測定信号のパターンのビット誤り率を算出する誤り率測定ステップ（Ｓ８）と
   を含むことを特徴とする誤り率測定方法。

Images