JP2021158414A

JP2021158414A - パターン同期回路、それを用いた誤り率測定装置、及びパターン同期方法

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Publication number: JP2021158414A
Application number: JP2020054005A
Authority: JP
Inventors: 達也岩井; Tatsuya Iwai
Original assignee: Anritsu Corp
Current assignee: Anritsu Corp
Priority date: 2020-03-25
Filing date: 2020-03-25
Publication date: 2021-10-07
Anticipated expiration: 2040-03-25
Also published as: JP7132964B2

Abstract

【課題】規格外の任意の被測定信号のパターンの先頭を正確に検出することができるパターン同期回路、それを用いた誤り率測定装置、及びパターン同期方法を提供する。【解決手段】被測定信号から順次ＥＩＥＯＳの先頭を検出するＥＩＥＯＳ検出部３１と、被測定信号から順次ＳＫＰＯＳの先頭を検出するＳＫＰ検出部３２と、被測定信号から順次データパターンの先頭を検出するデータ検出部３３と、ＥＩＥＯＳ検出部３１により第１のタイミングでＥＩＥＯＳの先頭が検出されてから、データ検出部３３によりデータパターンの先頭が検出されるまでの間の被測定信号のシンボル数をカウントするカウント部３４と、カウント部３４によるカウント数があらかじめ定められたシンボル数に一致した場合の第１のタイミングにおけるＥＩＥＯＳの先頭のシンボルに同期した同期完了信号を出力する同期完了信号出力部３５と、を含む。【選択図】図５

Description

本発明は、パターン同期回路、それを用いた誤り率測定装置、及びパターン同期方法に関し、特に、被測定信号のパターンの先頭を検出するパターン同期回路、それを用いた誤り率測定装置、及びパターン同期方法に関する。

近年、ＩｏＴやクラウドコンピューティングの普及により通信システムは膨大なデータを扱うようになり、通信システムを構成する各種の通信機器のインタフェースは高速化とシリアル伝送化が進んでいる。このような通信機器で採用されているＵＳＢ（登録商標）（Universal Serial Bus）やＰＣＩｅ（登録商標）（Peripheral Component Interconnect Express）などのハイスピードシリアルバス（High Speed Serial Bus）の規格では、ＬＴＳＳＭ（Link Training and Status State Machine、以下、「リンク状態管理機構」と称する）と呼ばれるステートマシンにより、デバイス間の通信の初期化やリンク速度の調整などが管理されている。

そして、通信機器における信号の品質評価の指標の一つとして、受信データのうちビット誤りが発生した数と受信データの総数との比較として定義されるビット誤り率（Bit Error Rate：ＢＥＲ）が知られている（例えば、特許文献１参照）。ＢＥＲを測定する従来の誤り率測定装置は、パルスパターン発生器（Pulse Pattern Generator：ＰＰＧ）から規格が定める特定パターンを高速に切り替えて出力することによって、ＰＣＩｅＧｅｎ１〜４やＵＳＢ３．１などのリンク状態管理機構を制御し、特定のステート（遷移状態）に遷移させる機能（シーケンスパターン機能）を備えている。なお、被試験対象（Device Under Test：ＤＵＴ）をステート遷移させるパターンは規格で定められており、誤り率測定装置は、それらのパターンの出力順をシーケンスパターン機能により組み合わせて、ＰＰＧからパターンを出力するようになっている。

例えば、ＰＣＩｅでは、リンク状態管理機構のステート遷移図は図８に示すようなものであり、ステートとして、L0、L0s、L1、L2、Detect、Polling、Configuration、Disabled、Hot Reset、Loopback、Recoveryが定義されている。

リンク状態管理機構を特定のステートに遷移させるパターンにおいては、同期検出を行うためのＥＩＥＯＳ（Electrical Idle Exit Ordered Set）や、データの欠損や重複を生じさせないためのＳＫＰＯＳ（Skip Ordered Set）がデータパターンの間に一定間隔で挿入される。この際、規格で定められたパターンであれば、ＥＩＥＯＳやＳＫＰＯＳの間隔は一意に決まっているため、メモリに当該パターンを展開することでＢＥＲ測定を行うことが可能となる。

近年、ハイスピードシリアルバスに対応したＤＵＴに対し、任意のパターンを組んでＤＵＴのステート遷移を行いたいという要求がある。特許文献１に開示された誤り率測定装置は、規格で定められたパターンに限らず、ユーザが任意に設定した任意のパターンを試験信号のパターンとしてＤＵＴに送信し、ＤＵＴを介して受信した被測定信号のパターンのＢＥＲを測定するものである。

特許第５２９０２１３号公報

しかしながら、ハイスピードシリアルバスに対応したＤＵＴ用の任意のパターンにおける、データパターンのパターン長、ＥＩＥＯＳの挿入間隔、ＳＫＰＯＳの挿入間隔及び長さの設定によっては、全体のパターン長が例えば１００Ｇｂｉｔを超えることもあり得る。特許文献１に開示されたような従来の誤り率測定装置には、このように長大な任意のパターンをメモリに展開してＢＥＲ測定を行うことができないという問題があった。

ＢＥＲ測定を行うためには、被測定信号のパターンの先頭を捕捉する必要がある。従来、被測定信号のパターンに含まれるデータパターンの先頭６４ｂｉｔを検索することでパターン同期が行われていた。しかしながら、ＥＩＥＯＳやＳＫＰＯＳは、それぞれデータパターンの間に一定間隔で挿入されるため、被測定信号のパターンの中に類似したパターンがいくつも存在することになってしまう。そのため、これまでのようなデータパターンの先頭６４ｂｉｔを検索する手法では、ＥＩＥＯＳやＳＫＰＯＳを含む被測定信号のパターン先頭を誤検出する可能性が高くなり、任意のパターンに対するＢＥＲ測定が不可能になるという問題があった。

本発明は、このような従来の課題を解決するためになされたものであって、規格外の任意の被測定信号のパターンの先頭を正確に検出することができるパターン同期回路、それを用いた誤り率測定装置、及びパターン同期方法を提供することを目的とする。

上記課題を解決するために、本発明に係るパターン同期回路は、被試験対象に搭載されたリンク状態管理機構が任意のステートに遷移した状態で、前記被試験対象から出力されるＥＩＥＯＳ（Electrical Idle Exit Ordered Set）とデータパターンとを含む試験信号を被測定信号として受信し、前記被測定信号のパターンの先頭を検出するパターン同期回路であって、入力された前記被測定信号から順次ＥＩＥＯＳの先頭を検出するＥＩＥＯＳ検出部と、入力された前記被測定信号から順次データパターンの先頭を検出するデータ検出部と、前記ＥＩＥＯＳ検出部により第１のタイミングでＥＩＥＯＳの先頭が検出されてから、前記データ検出部によりデータパターンの先頭が検出されるまでの間の前記被測定信号のシンボル数をカウントするカウント部と、前記カウント部によるカウント数があらかじめ定められたシンボル数に一致した場合の前記第１のタイミングにおけるＥＩＥＯＳの先頭のシンボルに同期した同期完了信号を出力する同期完了信号出力部と、を含む構成である。

この構成により、本発明に係るパターン同期回路は、試験信号がＥＩＥＯＳとデータパターンを含む場合に、被測定信号におけるＥＩＥＯＳとデータパターンのそれぞれの先頭で同期が取れた場合のみ正しく同期が取れたと判断する。このため、本発明に係るパターン同期回路は、ＥＩＥＯＳを含む規格外の任意の被測定信号のパターンの先頭を正確に検出することができる。

また、本発明に係るパターン同期回路においては、前記同期完了信号出力部は、前記カウント部によるカウント数がＥＩＥＯＳのシンボル数に一致した場合の前記第１のタイミングにおけるＥＩＥＯＳの先頭のシンボルに同期した同期完了信号を出力する構成であってもよい。

また、本発明に係るパターン同期回路は、入力された前記被測定信号から順次ＳＫＰＯＳの先頭を検出するＳＫＰ検出部を更に含み、前記カウント部は、前記ＥＩＥＯＳ検出部により前記第１のタイミングでＥＩＥＯＳの先頭が検出されてから、前記ＳＫＰ検出部により第２のタイミングでＳＫＰＯＳの先頭が検出されるまでの間の前記被測定信号のシンボル数をカウントするＥＩＥＯＳカウント部と、前記ＳＫＰ検出部により前記第２のタイミングでＳＫＰＯＳの先頭が検出されてから、前記データ検出部によりデータパターンの先頭が検出されるまでの間の前記被測定信号のシンボル数をカウントするＳＫＰカウント部と、を含み、前記同期完了信号出力部は、前記ＥＩＥＯＳカウント部によるカウント数がＥＩＥＯＳのシンボル数に一致するとともに、前記ＳＫＰカウント部によるカウント数がＳＫＰＯＳのシンボル数に一致した場合の前記第１のタイミングにおけるＥＩＥＯＳの先頭のシンボルに同期した同期完了信号を出力する構成であってもよい。

この構成により、本発明に係るパターン同期回路は、試験信号がＥＩＥＯＳとＳＫＰＯＳとデータパターンからなる場合に、被測定信号におけるＥＩＥＯＳとＳＫＰＯＳとデータパターンのそれぞれの先頭で同期が取れた場合のみ正しく同期が取れたと判断する。このため、本発明に係るパターン同期回路は、ＥＩＥＯＳとＳＫＰＯＳを含む規格外の任意の被測定信号のパターンの先頭を正確に検出することができる。

また、本発明に係る誤り率測定装置は、上記のいずれかのパターン同期回路と、前記被測定信号のビット誤り率を測定する誤り率測定部と、を備える誤り率測定装置であって、前記誤り率測定部は、前記同期完了信号出力部から出力された同期完了信号に同期した前記被測定信号のパターンのビット誤り率の測定を行う構成である。

この構成により、本発明に係る誤り率測定装置は、パターン同期回路から出力された同期完了信号に同期した、ＥＩＥＯＳ及び／又はＳＫＰＯＳを含む規格外の任意の被測定信号のパターンのＢＥＲの測定を行うことができる。これにより、本発明に係る誤り率測定装置は、ＤＵＴが規格外の任意のパターンを処理できるかどうかの動作マージン測定を行うことができる。

また、本発明に係る誤り率測定装置は、前記同期完了信号をトリガとして、前記試験信号のパターンと同一のリファレンスパターンを生成するリファレンス生成回路と、前記同期完了信号に同期した前記被測定信号のパターンを遅延させて、前記リファレンス生成回路から出力されたリファレンスパターンと同期させる遅延回路と、を更に備え、前記誤り率測定部は、前記リファレンス生成回路から出力されたリファレンスパターンと、前記遅延回路から出力された前記被測定信号のパターンとを順次比較することにより、前記被測定信号のパターンにおける誤りビットを検出するとともに、前記被測定信号のパターンのビット誤り率を算出する構成であってもよい。

この構成により、本発明に係る誤り率測定装置は、被測定信号のパターンに同期したリファレンスパターンを生成して、被測定信号のパターンとリファレンスパターンとを比較することにより、被測定信号のパターンのＢＥＲの測定を行うことができる。

また、本発明に係る誤り率測定装置は、前記試験信号を発生させるパルスパターン発生器を更に備え、前記パルスパターン発生器は、８ｂ／１０ｂエンコード、１２８ｂ／１３０ｂエンコード、又は１２８ｂ／１３２ｂエンコードのうちのいずれかのエンコード方式でエンコードされた前記試験信号を発生可能な構成であってもよい。

この構成により、本発明に係る誤り率測定装置は、８ｂ／１０ｂエンコード、１２８ｂ／１３０ｂエンコード、又は１２８ｂ／１３２ｂエンコードのうちのいずれかのエンコード方式でエンコードされた試験信号を生成することができる。

また、本発明に係る誤り率測定装置においては、前記リファレンス生成回路は、前記試験信号が８ｂ／１０ｂエンコードされた信号である場合に、前記試験信号のランニング・ディスパリティに一致した前記リファレンスパターンを生成する構成であってもよい。

この構成により、本発明に係る誤り率測定装置は、試験信号が８ｂ／１０ｂエンコードされた信号である場合に、試験信号のランニング・ディスパリティに一致したリファレンスパターンを生成することができる。

また、本発明に係るパターン同期方法は、被試験対象に搭載されたリンク状態管理機構が任意のステートに遷移した状態で、前記被試験対象から出力されるＥＩＥＯＳ（Electrical Idle Exit Ordered Set）とデータパターンとを含む試験信号を被測定信号として受信し、前記被測定信号のパターンの先頭を検出するパターン同期方法であって、入力された前記被測定信号から順次ＥＩＥＯＳの先頭を検出するＥＩＥＯＳ検出ステップと、入力された前記被測定信号から順次データパターンの先頭を検出するデータ検出ステップと、前記ＥＩＥＯＳ検出ステップにより第１のタイミングでＥＩＥＯＳの先頭が検出されてから、前記データ検出ステップによりデータパターンの先頭が検出されるまでの間の前記被測定信号のシンボル数をカウントするカウントステップと、前記カウントステップによるカウント数があらかじめ定められたシンボル数に一致した場合の前記第１のタイミングにおけるＥＩＥＯＳの先頭のシンボルに同期した同期完了信号を出力する同期完了信号出力ステップと、を含む構成である。

この構成により、本発明に係るパターン同期方法は、試験信号がＥＩＥＯＳとデータパターンを含む場合に、被測定信号におけるＥＩＥＯＳとデータパターンのそれぞれの先頭で同期が取れた場合のみ正しく同期が取れたと判断する。このため、本発明に係るパターン同期回路は、ＥＩＥＯＳを含む規格外の任意の被測定信号のパターンの先頭を正確に検出することができる。

また、本発明に係るパターン同期方法は、入力された前記被測定信号から順次ＳＫＰＯＳの先頭を検出するＳＫＰ検出ステップを更に含み、前記カウントステップは、前記ＥＩＥＯＳ検出ステップにより前記第１のタイミングでＥＩＥＯＳの先頭が検出されてから、前記ＳＫＰ検出ステップにより第２のタイミングでＳＫＰＯＳの先頭が検出されるまでの間の前記被測定信号のシンボル数をカウントするＥＩＥＯＳカウントステップと、前記ＳＫＰ検出ステップにより前記第２のタイミングでＳＫＰＯＳの先頭が検出されてから、前記データ検出ステップによりデータパターンの先頭が検出されるまでの間の前記被測定信号のシンボル数をカウントするＳＫＰカウントステップと、を含み、前記同期完了信号出力ステップは、前記ＥＩＥＯＳカウントステップによるカウント数がＥＩＥＯＳのシンボル数に一致するとともに、前記ＳＫＰカウントステップによるカウント数がＳＫＰＯＳのシンボル数に一致した場合の前記第１のタイミングにおけるＥＩＥＯＳの先頭のシンボルに同期した同期完了信号を出力する構成であってもよい。

本発明は、規格外の任意の被測定信号のパターンの先頭を正確に検出することができるパターン同期回路、それを用いた誤り率測定装置、及びパターン同期方法を提供するものである。

本発明の実施形態に係る誤り率測定装置の構成を示すブロック図である。本発明の実施形態に係る誤り率測定装置が備えるＰＰＧの構成を示すブロック図である。規格とエンコードの種類との対応関係の一例を示す表である。本発明の実施形態に係る誤り率測定装置が備えるＰＰＧから出力される試験信号の構成を説明するための図である。本発明の実施形態に係るパターン同期回路とリファレンス生成回路の構成を示すブロック図である。本発明の実施形態に係るパターン同期回路を用いるパターン同期方法の処理を示すフローチャート（その１）である。本発明の実施形態に係るパターン同期回路を用いるパターン同期方法の処理を示すフローチャート（その２）である。リンク状態管理機構のステート遷移を示す図である。

以下、本発明に係るパターン同期回路、それを用いた誤り率測定装置、及びパターン同期方法の実施形態について図面を用いて説明する。

図１に示すように、本実施形態に係る誤り率測定装置１００は、ＤＵＴ２００に試験信号を出力するＰＰＧ１０と、ＤＵＴ２００から出力される被測定信号のＢＥＲを測定する誤り率測定器（Error Detector：ＥＤ）２０と、表示部６０と、操作部６１と、制御部６２と、を備える。

ＤＵＴ２００は、リンク状態管理機構を搭載しており、リンク状態管理機構が例えば図８に示すような任意のステートに遷移した状態で、ＰＰＧ１０から入力された試験信号をＥＤ２０の被測定信号として出力する（折り返す）ようになっている。ＤＵＴ２００が対応する規格の例としては、ＰＣＩｅＧｅｎ１〜４、ＵＳＢ３．１、ＣＥＩ（Common Electrical Interface）、Ethernet（登録商標）、InfiniBandなどが挙げられる。

ＰＰＧ１０は、ＤＵＴ２００に入力する試験信号を発生させるようになっており、図２に示すように、データ記憶部１１と、ＳＫＰ付加回路１２と、ＥＩＥＯＳ付加回路１３と、エンコード回路１４と、を有する。データ記憶部１１は、例えば４〜１２８シンボルからなるデータパターンを記憶しており、複数の同一のデータパターンを順次ＳＫＰ付加回路１２に出力するようになっている。

ＳＫＰ付加回路１２は、後述するＰＰＧ制御部５０によってＯＮ／ＯＦＦ制御されるようになっており、ＯＮ制御時には、データ記憶部１１から順次出力されるデータパターンの間にＳＫＰＯＳを挿入したパターンを生成するようになっている。また、ＳＫＰ付加回路１２は、ＰＰＧ制御部５０によるＯＦＦ制御時には、データ記憶部１１から順次出力されるデータパターンをそのままＥＩＥＯＳ付加回路１３に出力する。

ＥＩＥＯＳ付加回路１３は、後述するＰＰＧ制御部５０によってＯＮ／ＯＦＦ制御されるようになっており、ＯＮ制御時には、ＳＫＰ付加回路１２から順次出力されるパターン（すなわち、ＳＫＰＯＳが挿入されたパターン、若しくは、ＳＫＰＯＳが挿入されていないパターン）の間にＥＩＥＯＳを挿入したパターンを生成するようになっている。

上述したＯＮ／ＯＦＦ制御により、ＳＫＰ付加回路１２及びＥＩＥＯＳ付加回路１３において、ＥＩＥＯＳとＳＫＰＯＳとデータパターンとからなるパターン、ＥＩＥＯＳとデータパターンとからなるパターン、ＳＫＰＯＳとデータパターンとからなるパターン、データパターンのみからなるパターンを選択的に生成することが可能となる。

エンコード回路１４は、ＥＩＥＯＳ付加回路１３から出力された上記のいずれかのパターンに対して、例えば図３に示すような規格に応じたエンコードを行うようになっている。これにより、ＰＰＧ１０は、８ｂ／１０ｂエンコード、１２８ｂ／１３０ｂエンコード、又は１２８ｂ／１３２ｂエンコードのうちのいずれかのエンコード方式でエンコードされた試験信号を発生可能である。なお、８ｂ／１０ｂエンコード後の１シンボルは１０ｂｉｔからなり、１２８ｂ／１３０ｂ又は１２８ｂ／１３２ｂエンコード後の１シンボルは８ｂｉｔからなる。

以下、ＰＰＧ１０により発生される試験信号の構成について説明する。図４は、ＥＩＥＯＳとＳＫＰＯＳとが両方挿入された試験信号の一例を示している。この試験信号のパターンの先頭は、ＥＩＥＯＳとＳＫＰＯＳとデータパターンとがこの順に連続して並ぶ箇所におけるＥＩＥＯＳの先頭である。一方、ＥＩＥＯＳ又はＳＫＰＯＳのみが挿入された試験信号のパターンの先頭は、それぞれＥＩＥＯＳ又はＳＫＰＯＳの先頭である。また、データパターンのみからなる試験信号のパターンの先頭は、データパターンの先頭である。

図１に示すように、ＥＤ２０は、パターン同期回路３０と、リファレンス生成回路４０と、ＰＰＧ制御部５０と、遅延回路５１と、誤り率測定部５２と、を有する。

パターン同期回路３０は、ＤＵＴ２００に搭載されたリンク状態管理機構が任意のステートに遷移した状態で、ＤＵＴ２００から出力される（折り返される）試験信号を被測定信号として受信し、被測定信号のパターンの先頭を検出するようになっている。既に述べたように、試験信号は、ＥＩＥＯＳとＳＫＰＯＳとデータパターンとからなる信号、ＥＩＥＯＳとデータパターンとからなる信号、ＳＫＰＯＳとデータパターンとからなる信号、データパターンのみからなる信号のいずれかの形態を取り得る。図５に示すように、パターン同期回路３０は、ＥＩＥＯＳ検出部３１と、ＳＫＰ検出部３２と、データ検出部３３と、カウント部３４と、同期完了信号出力部３５と、を含む。

ＥＩＥＯＳ検出部３１は、ＤＵＴ２００から入力された被測定信号から順次ＥＩＥＯＳの先頭（例えば、先頭の６４ｂｉｔ）を検出するようになっている。

ＳＫＰ検出部３２は、ＤＵＴ２００から入力された被測定信号から順次ＳＫＰＯＳの先頭（例えば、先頭の６４ｂｉｔ）を検出するようになっている。ただし、ＳＫＰＯＳのシンボル数が６４ｂｉｔ未満である場合は、ＳＫＰ検出部３２はその最大のシンボル数まで検出する。

データ検出部３３は、ＤＵＴ２００から入力された被測定信号から順次データパターンの先頭（例えば、先頭の６４ｂｉｔ）を検出するようになっている。ただし、データパターンのシンボル数が６４ｂｉｔ未満である場合は、データ検出部３３はその最大のシンボル数まで検出する。

カウント部３４は、ＥＩＥＯＳ検出部３１によりあるタイミング（第１のタイミング）でＥＩＥＯＳの先頭が検出されてから、データ検出部３３によりデータパターンの先頭が検出されるまでの間の被測定信号のシンボル数をカウントするようになっている。ここで、カウント部３４は、パターン同期回路３０の動作クロックをカウントするものであってもよい。例えば、動作クロックの１クロックが１シンボルに相当する場合には、動作クロックをカウントすることはシンボル数をカウントすることに等しい。

同期完了信号出力部３５は、カウント部３４によるカウント数があらかじめ定められたシンボル数に一致した場合の第１のタイミングにおけるＥＩＥＯＳの先頭のシンボルに同期した同期完了信号をリファレンス生成回路４０に出力するようになっている。同時に、同期完了信号出力部３５は、同期完了信号に同期した被測定信号のパターンを遅延回路５１に出力する。ここで、試験信号がＥＩＥＯＳとデータパターンとからなる場合は、上記のあらかじめ定められたシンボル数とは、ＥＩＥＯＳのシンボル数である。一方、試験信号がＥＩＥＯＳとＳＫＰＯＳとデータパターンとからなる場合は、上記のあらかじめ定められたシンボル数とは、ＥＩＥＯＳとＳＫＰＯＳの合計のシンボル数であってもよい。

さらに、カウント部３４は、ＥＩＥＯＳカウント部３４ａと、ＳＫＰカウント部３４ｂと、を含んでいてもよい。ＥＩＥＯＳカウント部３４ａは、ＥＩＥＯＳ検出部３１により第１のタイミングでＥＩＥＯＳの先頭が検出されてから、ＳＫＰ検出部３２により第２のタイミングでＳＫＰＯＳの先頭が検出されるまでの間の被測定信号のシンボル数をカウントするようになっている。ＳＫＰカウント部３４ｂは、ＳＫＰ検出部３２により第２のタイミングでＳＫＰＯＳの先頭が検出されてから、データ検出部３３によりデータパターンの先頭が検出されるまでの間の被測定信号のシンボル数をカウントするようになっている。

例えば、試験信号がＥＩＥＯＳとＳＫＰＯＳとデータパターンとからなる場合は、同期完了信号出力部３５は、ＥＩＥＯＳカウント部３４ａによるカウント数がＥＩＥＯＳのシンボル数に一致するとともに、ＳＫＰカウント部３４ｂによるカウント数がＳＫＰＯＳのシンボル数に一致した場合の第１のタイミングにおけるＥＩＥＯＳの先頭のシンボルに同期した同期完了信号をリファレンス生成回路４０に出力するようになっている。また、試験信号がＥＩＥＯＳとデータパターンとからなる場合は、同期完了信号出力部３５は、カウント部３４によるカウント数がＥＩＥＯＳのシンボル数に一致した場合の第１のタイミングにおけるＥＩＥＯＳの先頭のシンボルに同期した同期完了信号を出力する。また、試験信号がＳＫＰＯＳとデータパターンとからなる場合は、同期完了信号出力部３５は、ＳＫＰカウント部３４ｂによるカウント数がＳＫＰＯＳのシンボル数に一致した場合の第２のタイミングにおけるＳＫＰＯＳの先頭のシンボルに同期した同期完了信号を出力する。また、試験信号がデータパターンのみからなる場合は、同期完了信号出力部３５は、データ検出部３３により検出されたデータパターンの先頭のシンボルに同期した同期完了信号を出力する。

リファレンス生成回路４０は、同期完了信号出力部３５から出力された同期完了信号をトリガとして、試験信号のパターンと同一のリファレンスパターンを生成するようになっている。すなわち、リファレンス生成回路４０は、ＰＰＧ１０と同様の構成であって、データ記憶部４１と、ＳＫＰ付加回路４２と、ＥＩＥＯＳ付加回路４３と、エンコード回路４４と、を有する。データ記憶部４１は、ＰＰＧ１０のデータ記憶部１１に記憶されているデータパターンと同じデータパターンを記憶しており、複数の同一のデータパターンを順次ＳＫＰ付加回路４２に出力するようになっている。

ＳＫＰ付加回路４２は、後述するＰＰＧ制御部５０によってＯＮ／ＯＦＦ制御されるようになっており、ＯＮ制御時には、データ記憶部４１から順次出力されるデータパターンの間にＳＫＰＯＳを挿入したパターンを生成するようになっている。また、ＳＫＰ付加回路４２は、ＰＰＧ制御部５０によるＯＦＦ制御時には、データ記憶部４１から順次出力されるデータパターンをそのままＥＩＥＯＳ付加回路４３に出力する。

ＥＩＥＯＳ付加回路４３は、後述するＰＰＧ制御部５０によってＯＮ／ＯＦＦ制御されるようになっており、ＯＮ制御時には、ＳＫＰ付加回路４２から順次出力されるパターン（すなわち、ＳＫＰＯＳが挿入されたパターン、若しくは、ＳＫＰＯＳが挿入されていないパターン）の間にＥＩＥＯＳを挿入したパターンを生成するようになっている。

上述したＯＮ／ＯＦＦ制御により、ＳＫＰ付加回路４２及びＥＩＥＯＳ付加回路４３において、ＥＩＥＯＳとＳＫＰＯＳとデータパターンとからなるパターン、ＥＩＥＯＳとデータパターンとからなるパターン、ＳＫＰＯＳとデータパターンとからなるパターン、データパターンのみからなるパターンを選択的に生成することが可能となる。

エンコード回路４４は、ＥＩＥＯＳ付加回路４３から出力された上記のいずれかのパターンに対して、後述するＰＰＧ制御部５０からの制御情報に従って、試験信号と同一のエンコードを行うようになっている。なお、試験信号が８ｂ／１０ｂエンコードされた信号である場合には、エンコード回路４４は、試験信号のランニング・ディスパリティ（Running Disparity：ＲＤ）に一致したエンコードを行う。これにより、リファレンス生成回路４０は、試験信号のＲＤに一致したリファレンスパターンを生成することができる。

ＰＰＧ制御部５０は、ＰＰＧ１０とリファレンス生成回路４０に、それぞれ試験信号とリファレンスパターンの生成を指示するようになっている。この際、ＰＰＧ制御部５０は、ユーザによる操作部６１の操作に応じて、ＥＩＥＯＳとＳＫＰＯＳの有無（すなわち、既に述べたＯＮ／ＯＦＦ制御の選択）、ＲＤの符号、データパターンを構成するシンボル数Ｎｄ、ＳＫＰＯＳを構成するシンボル数Ｎｓｋｐ、ＳＫＰＯＳの間隔を示すシンボル数、ＥＩＥＯＳの間隔を示すデータパターン数などの値をＰＰＧ１０とリファレンス生成回路４０に設定する。例えば、Ｎｄは４〜１２８シンボル、Ｎｓｋｐは２〜１２シンボルの範囲で設定可能である。なお、ＥＩＥＯＳを構成するシンボル数は１６シンボルで固定である。

遅延回路５１は、同期完了信号出力部３５から出力された同期完了信号に同期した被測定信号のパターンを遅延させて、リファレンス生成回路４０から出力されたリファレンスパターンと同期させるようになっている。遅延回路５１の遅延量は、データパターンのシンボル数Ｎｄ、ＳＫＰＯＳのシンボル数Ｎｓｋｐ、ＳＫＰＯＳの間隔を示すシンボル数、ＥＩＥＯＳの間隔を示すデータパターン数などの値に応じて可変に設定される。

誤り率測定部５２は、リファレンス生成回路４０から出力されたリファレンスパターンと、遅延回路５１から出力された被測定信号のパターンとを順次比較することにより、被測定信号のパターンにおける誤りビットを検出するとともに、被測定信号のパターンのＢＥＲを算出するようになっている。

表示部６０は、例えばＬＣＤやＣＲＴなどの表示機器で構成され、制御部６２から出力される制御信号に応じて、誤り率測定部５２により測定された被測定信号のパターンの誤りビットやＢＥＲなどの各種表示内容を表示するようになっている。さらに、表示部６０は、制御部６２から出力される制御信号に応じて、各種条件を設定するためのボタン、ソフトキー、プルダウンメニュー、テキストボックスなどの操作対象の表示を行うようになっている。

操作部６１は、ユーザによる操作入力を受け付けるためのものであり、例えば表示部６０に設けられたタッチパネルで構成される。あるいは、操作部６１は、キーボード又はマウスのような入力デバイスを含んで構成されてもよい。また、操作部６１は、リモートコマンドなどによる遠隔制御を行う外部制御装置で構成されてもよい。操作部６１への操作入力は、制御部６２により検知されるようになっている。例えば、操作部６１により、試験信号の規格、ＥＩＥＯＳとＳＫＰＯＳの有無、ＲＤの符号、データパターンのシンボル数Ｎｄ、ＳＫＰＯＳのシンボル数Ｎｓｋｐ、ＳＫＰＯＳの間隔を示すシンボル数、ＥＩＥＯＳの間隔を示すデータパターン数などの値をユーザが任意に設定することなどが可能である。

制御部６２は、例えばＣＰＵ、ＲＯＭ、ＲＡＭ、ＨＤＤなどを含むマイクロコンピュータ又はパーソナルコンピュータ等で構成され、誤り率測定装置１００を構成する上記各部の動作を制御する。また、制御部６２は、ＲＯＭ等に記憶された所定のプログラムをＲＡＭに移して実行することにより、パターン同期回路３０や誤り率測定部５２の少なくとも一部をソフトウェア的に構成することが可能である。なお、パターン同期回路３０や誤り率測定部５２の少なくとも一部は、ＦＰＧＡ（Field Programmable Gate Array）やＡＳＩＣ（Application Specific Integrated Circuit）などのデジタル回路で構成することも可能である。あるいは、パターン同期回路３０や誤り率測定部５２の少なくとも一部は、デジタル回路によるハードウェア処理と所定のプログラムによるソフトウェア処理とを適宜組み合わせて構成することも可能である。

以下、本実施形態のパターン同期回路３０を用いるパターン同期方法について、図６及び図７のフローチャートを参照しながらその処理の一例を説明する。

まず、制御部６２は、ユーザによる操作部６１への操作入力により、試験信号における、ＳＫＰＯＳの有無、ＲＤの符号、データパターンのシンボル数Ｎｄ、ＳＫＰＯＳのシンボル数Ｎｓｋｐ、ＳＫＰＯＳの間隔、ＥＩＥＯＳの間隔などの値の設定を行う（ステップＳ１）。

まず、ＥＩＥＯＳ検出部３１は、ＤＵＴ２００から入力された被測定信号から順次ＥＩＥＯＳの先頭を検出する処理を開始する（ＥＩＥＯＳ検出ステップＳ２）。

次に、ＳＫＰ検出部３２は、ＤＵＴ２００から入力された被測定信号から順次ＳＫＰＯＳの先頭を検出する処理を開始する（ＳＫＰ検出ステップＳ３）。

次に、データ検出部３３は、ＤＵＴ２００から入力された被測定信号から順次データパターンの先頭を検出する処理を開始する（データ検出ステップＳ４）。

次に、制御部６２は、ステップＳ１での設定内容に基づき、試験信号にＥＩＥＯＳとＳＫＰＯＳが共に含まれているか否かを判断する（ステップＳ５）。試験信号にＥＩＥＯＳとＳＫＰＯＳが共に含まれている場合には、次にステップＳ６の処理が実行される。一方、試験信号にＥＩＥＯＳとＳＫＰＯＳのいずれかが含まれていない場合には、次にステップＳ１２の処理が実行される。

ステップＳ６においてＥＩＥＯＳカウント部３４ａは、ＥＩＥＯＳ検出ステップＳ２により第１のタイミングでＥＩＥＯＳの先頭が検出されてから、ＳＫＰ検出ステップＳ３により第２のタイミングでＳＫＰＯＳの先頭が検出されるまでの間の被測定信号のシンボル数をカウントする（ＥＩＥＯＳカウントステップＳ６）。

次に、制御部６２は、ＥＩＥＯＳカウントステップＳ６によるカウント数がＥＩＥＯＳのシンボル数に一致するか否かを判断する（ステップＳ７）。ＥＩＥＯＳカウントステップＳ６によるカウント数がＥＩＥＯＳのシンボル数に一致しない場合には、新たにＥＩＥＯＳ検出ステップＳ２により検出されるＥＩＥＯＳに対して再びステップＳ６の処理が実行される。一方、ＥＩＥＯＳカウントステップＳ６によるカウント数がＥＩＥＯＳのシンボル数に一致する場合には、次にステップＳ８の処理が実行される。

ステップＳ８においてＳＫＰカウント部３４ｂは、ＳＫＰ検出ステップＳ３により第２のタイミングでＳＫＰＯＳの先頭が検出されてから、データ検出ステップＳ４によりデータパターンの先頭が検出されるまでの間の被測定信号のシンボル数をカウントする（ＳＫＰカウントステップＳ８）。

次に、制御部６２は、ＳＫＰカウントステップＳ８によるカウント数がＳＫＰＯＳのシンボル数に一致するか否かを判断する（ステップＳ９）。ＳＫＰカウントステップＳ８によるカウント数がＳＫＰＯＳのシンボル数に一致しない場合には、新たにＥＩＥＯＳ検出ステップＳ２により検出されるＥＩＥＯＳに対して再びステップＳ６の処理が実行される。一方、ＳＫＰカウントステップＳ８によるカウント数がＳＫＰＯＳのシンボル数に一致する場合には、次にステップＳ１０の処理が実行される。

ステップＳ１０においてデータ検出部３３は、第２のタイミングで先頭が検出されたＳＫＰＯＳの直後のデータパターンの先頭（例えば、先頭の６４ｂｉｔ）が正常であるか否かを判断する（ステップＳ１０）。データパターンの先頭が正常でない場合には、新たにＥＩＥＯＳ検出ステップＳ２により検出されるＥＩＥＯＳに対して再びステップＳ６の処理が実行される。一方、データパターンの先頭が正常である場合には、次にステップＳ１１の処理が実行される。

ステップＳ１２において制御部６２は、ステップＳ１での設定内容に基づき、試験信号にＥＩＥＯＳが含まれているか否かを判断する（ステップＳ１２）。試験信号にＥＩＥＯＳが含まれている場合には、次にステップＳ１３の処理が実行される。一方、試験信号にＥＩＥＯＳが含まれていない場合には、次にステップＳ１６の処理が実行される。

ステップＳ１３においてカウント部３４は、ＥＩＥＯＳ検出ステップＳ２により第１のタイミングでＥＩＥＯＳの先頭が検出されてから、データ検出ステップＳ４によりデータパターンの先頭が検出されるまでの間の被測定信号のシンボル数をカウントする（カウントステップＳ１３）。

次に、制御部６２は、カウントステップＳ１３によるカウント数がＥＩＥＯＳのシンボル数に一致するか否かを判断する（ステップＳ１４）。カウントステップＳ１３によるカウント数がＥＩＥＯＳのシンボル数に一致しない場合には、新たにＥＩＥＯＳ検出ステップＳ２により検出されるＥＩＥＯＳに対して再びステップＳ１３の処理が実行される。一方、カウントステップＳ１３によるカウント数がＥＩＥＯＳのシンボル数に一致する場合には、次にステップＳ１５の処理が実行される。

ステップＳ１５においてデータ検出部３３は、第１のタイミングで先頭が検出されたＥＩＥＯＳの直後のデータパターンの先頭（例えば、先頭の６４ｂｉｔ）が正常であるか否かを判断する（ステップＳ１５）。データパターンの先頭が正常でない場合には、新たにＥＩＥＯＳ検出ステップＳ２により検出されるＥＩＥＯＳに対して再びステップＳ１３の処理が実行される。一方、データパターンの先頭が正常である場合には、次にステップＳ１１の処理が実行される。

ステップＳ１６において制御部６２は、ステップＳ１での設定内容に基づき、試験信号にＳＫＰＯＳが含まれているか否かを判断する（ステップＳ１６）。試験信号にＳＫＰＯＳが含まれている場合には、次にステップＳ１７の処理が実行される。一方、試験信号にＳＫＰＯＳが含まれていない場合には、次にステップＳ２０の処理が実行される。

ステップＳ１７においてＳＫＰカウント部３４ｂは、ＳＫＰ検出ステップＳ３により第２のタイミングでＳＫＰＯＳの先頭が検出されてから、データ検出ステップＳ４によりデータパターンの先頭が検出されるまでの間の被測定信号のシンボル数をカウントする（ＳＫＰカウントステップＳ１７）。

次に、制御部６２は、ＳＫＰカウントステップＳ１７によるカウント数がＳＫＰＯＳのシンボル数に一致するか否かを判断する（ステップＳ１８）。ＳＫＰカウントステップＳ１７によるカウント数がＳＫＰＯＳのシンボル数に一致しない場合には、新たにＳＫＰ検出ステップＳ３により検出されるＳＫＰＯＳに対して再びステップＳ１７の処理が実行される。一方、ＳＫＰカウントステップＳ１７によるカウント数がＳＫＰＯＳのシンボル数に一致する場合には、次にステップＳ１９の処理が実行される。

ステップＳ１９においてデータ検出部３３は、第２のタイミングで先頭が検出されたＳＫＰＯＳの直後のデータパターンの先頭（例えば、先頭の６４ｂｉｔ）が正常であるか否かを判断する（ステップＳ１９）。データパターンの先頭が正常でない場合には、新たにＳＫＰ検出ステップＳ３により検出されるＳＫＰＯＳに対して再びステップＳ１７の処理が実行される。一方、データパターンの先頭が正常である場合には、次にステップＳ１１の処理が実行される。

ステップＳ２０においてデータ検出部３３は、データ検出ステップＳ４により検出されたデータパターンの先頭（例えば、先頭の６４ｂｉｔ）が正常であるか否かを判断する（ステップＳ２０）。データパターンの先頭が正常でない場合には、新たにデータ検出ステップＳ４により検出されるデータパターンに対して再びステップＳ２０の処理が実行される。一方、データパターンの先頭が正常である場合には、次にステップＳ１１の処理が実行される。

ステップＳ１１において同期完了信号出力部３５は、ステップＳ１０でデータパターンの先頭が正常であると判断された場合に、ＥＩＥＯＳカウントステップＳ６及びＳＫＰカウントステップＳ８によるカウント数がそれぞれＥＩＥＯＳとＳＫＰＯＳのシンボル数に一致した場合の第１のタイミングにおけるＥＩＥＯＳの先頭のシンボルに同期した同期完了信号を出力する。あるいは、同期完了信号出力部３５は、ステップＳ１５でデータパターンの先頭が正常であると判断された場合に、カウントステップＳ１３によるカウント数がＥＩＥＯＳのシンボル数に一致した場合の第１のタイミングにおけるＥＩＥＯＳの先頭のシンボルに同期した同期完了信号を出力する。あるいは、同期完了信号出力部３５は、ステップＳ１９でデータパターンの先頭が正常であると判断された場合に、ＳＫＰカウントステップＳ１７によるカウント数がＳＫＰＯＳのシンボル数に一致した場合の第２のタイミングにおけるＳＫＰＯＳの先頭のシンボルに同期した同期完了信号を出力する。あるいは、同期完了信号出力部３５は、ステップＳ２０で先頭が正常であると判断されたデータパターンの先頭のシンボルに同期した同期完了信号を出力する。同時に、同期完了信号出力部３５は、同期完了信号に同期した被測定信号のパターンを遅延回路５１に出力する（同期完了信号出力ステップＳ１１）。

以上説明したように、本実施形態に係るパターン同期回路３０は、試験信号がＥＩＥＯＳとデータパターンを含む場合に、被測定信号におけるＥＩＥＯＳとデータパターンのそれぞれの先頭（例えば、６４ｂｉｔ）で同期が取れた場合のみ正しく同期が取れたと判断する。このため、本実施形態に係るパターン同期回路３０は、ＥＩＥＯＳを含む規格外の任意の被測定信号のパターンの先頭を正確に検出することができる。

また、本実施形態に係るパターン同期回路３０は、試験信号がＥＩＥＯＳとＳＫＰＯＳとデータパターンからなる場合に、被測定信号におけるＥＩＥＯＳとＳＫＰＯＳとデータパターンのそれぞれの先頭で同期が取れた場合のみ正しく同期が取れたと判断する。このため、本実施形態に係るパターン同期回路３０は、ＥＩＥＯＳとＳＫＰＯＳを含む規格外の任意の被測定信号のパターンの先頭を正確に検出することができる。

また、本実施形態に係るパターン同期回路３０は、ＥＩＥＯＳ、ＳＫＰＯＳ、データパターンの先頭を検出する構成を備えることにより、ＥＩＥＯＳ、ＳＫＰＯＳ、データパターンがそれぞれ正常であるか否かを確認することができる。

また、本実施形態に係る誤り率測定装置１００は、パターン同期回路３０から出力された同期完了信号に同期した規格外の任意の被測定信号のパターンのＢＥＲの測定を行うことができる。なお、被測定信号は、ＥＩＥＯＳとＳＫＰＯＳとデータパターンとからなる信号、ＥＩＥＯＳとデータパターンとからなる信号、ＳＫＰＯＳとデータパターンとからなる信号、データパターンのみからなる信号のいずれかの形態を取り得る。これにより、誤り率測定装置１００は、ＤＵＴ２００が規格外の任意のパターンを処理できるかどうかの動作マージン測定を行うことができる。なお、従来ＢＥＲ測定は、通常Loopback（ループバック）ステートで行われるが、本実施形態に係る誤り率測定装置１００は、ループバックステートに限らず他のステートでもＢＥＲ測定を行うことができる。

また、本実施形態に係る誤り率測定装置１００は、被測定信号のパターンに同期したリファレンスパターンを生成して、被測定信号のパターンとリファレンスパターンとを比較することにより、被測定信号のパターンのＢＥＲの測定を行うことができる。

また、本実施形態に係る誤り率測定装置１００は、８ｂ／１０ｂエンコード、１２８ｂ／１３０ｂエンコード、又は１２８ｂ／１３２ｂエンコードのうちのいずれかのエンコード方式でエンコードされた試験信号を生成することができる。

また、本実施形態に係る誤り率測定装置１００は、試験信号が８ｂ／１０ｂエンコードされた信号である場合に、試験信号のランニング・ディスパリティに一致したリファレンスパターンを生成することができる。

１０ＰＰＧ
１１，４１データ記憶部
１２，４２ＳＫＰ付加回路
１３，４３ＥＩＥＯＳ付加回路
１４，４４エンコード回路
２０ＥＤ
３０パターン同期回路
３１ＥＩＥＯＳ検出部
３２ＳＫＰ検出部
３３データ検出部
３４カウント部
３４ａＥＩＥＯＳカウント部
３４ｂＳＫＰカウント部
３５同期完了信号出力部
４０リファレンス生成回路
５０ＰＰＧ制御部
５１遅延回路
５２誤り率測定部
６０表示部
６１操作部
６２制御部
１００誤り率測定装置
２００ＤＵＴ

Claims

被試験対象に搭載されたリンク状態管理機構が任意のステートに遷移した状態で、前記被試験対象から出力されるＥＩＥＯＳ（Electrical Idle Exit Ordered Set）とデータパターンとを含む試験信号を被測定信号として受信し、前記被測定信号のパターンの先頭を検出するパターン同期回路（３０）であって、
入力された前記被測定信号から順次ＥＩＥＯＳの先頭を検出するＥＩＥＯＳ検出部（３１）と、
入力された前記被測定信号から順次データパターンの先頭を検出するデータ検出部（３３）と、
前記ＥＩＥＯＳ検出部により第１のタイミングでＥＩＥＯＳの先頭が検出されてから、前記データ検出部によりデータパターンの先頭が検出されるまでの間の前記被測定信号のシンボル数をカウントするカウント部（３４）と、
前記カウント部によるカウント数があらかじめ定められたシンボル数に一致した場合の前記第１のタイミングにおけるＥＩＥＯＳの先頭のシンボルに同期した同期完了信号を出力する同期完了信号出力部（３５）と、を含むことを特徴とするパターン同期回路。
前記同期完了信号出力部は、前記カウント部によるカウント数がＥＩＥＯＳのシンボル数に一致した場合の前記第１のタイミングにおけるＥＩＥＯＳの先頭のシンボルに同期した同期完了信号を出力することを特徴とする請求項１に記載のパターン同期回路。
入力された前記被測定信号から順次ＳＫＰＯＳの先頭を検出するＳＫＰ検出部（３２）を更に含み、
前記カウント部は、
前記ＥＩＥＯＳ検出部により前記第１のタイミングでＥＩＥＯＳの先頭が検出されてから、前記ＳＫＰ検出部により第２のタイミングでＳＫＰＯＳの先頭が検出されるまでの間の前記被測定信号のシンボル数をカウントするＥＩＥＯＳカウント部（３４ａ）と、
前記ＳＫＰ検出部により前記第２のタイミングでＳＫＰＯＳの先頭が検出されてから、前記データ検出部によりデータパターンの先頭が検出されるまでの間の前記被測定信号のシンボル数をカウントするＳＫＰカウント部（３４ｂ）と、を含み、
前記同期完了信号出力部は、前記ＥＩＥＯＳカウント部によるカウント数がＥＩＥＯＳのシンボル数に一致するとともに、前記ＳＫＰカウント部によるカウント数がＳＫＰＯＳのシンボル数に一致した場合の前記第１のタイミングにおけるＥＩＥＯＳの先頭のシンボルに同期した同期完了信号を出力することを特徴とする請求項１に記載のパターン同期回路。
前記請求項１から請求項３のいずれかに記載のパターン同期回路と、
前記被測定信号のビット誤り率を測定する誤り率測定部（５２）と、を備える誤り率測定装置（１００）であって、
前記誤り率測定部は、前記同期完了信号出力部から出力された同期完了信号に同期した前記被測定信号のパターンのビット誤り率の測定を行うことを特徴とする誤り率測定装置。
前記同期完了信号をトリガとして、前記試験信号のパターンと同一のリファレンスパターンを生成するリファレンス生成回路（４０）と、
前記同期完了信号に同期した前記被測定信号のパターンを遅延させて、前記リファレンス生成回路から出力されたリファレンスパターンと同期させる遅延回路（５１）と、を更に備え、
前記誤り率測定部は、前記リファレンス生成回路から出力されたリファレンスパターンと、前記遅延回路から出力された前記被測定信号のパターンとを順次比較することにより、前記被測定信号のパターンにおける誤りビットを検出するとともに、前記被測定信号のパターンのビット誤り率を算出することを特徴とする請求項４に記載の誤り率測定装置。
前記試験信号を発生させるパルスパターン発生器（１０）を更に備え、
前記パルスパターン発生器は、
８ｂ／１０ｂエンコード、１２８ｂ／１３０ｂエンコード、又は１２８ｂ／１３２ｂエンコードのうちのいずれかのエンコード方式でエンコードされた前記試験信号を発生可能であることを特徴とする請求項４又は請求項５に記載の誤り率測定装置。
前記リファレンス生成回路は、
前記試験信号が８ｂ／１０ｂエンコードされた信号である場合に、前記試験信号のランニング・ディスパリティに一致した前記リファレンスパターンを生成することを特徴とする請求項６に記載の誤り率測定装置。
被試験対象に搭載されたリンク状態管理機構が任意のステートに遷移した状態で、前記被試験対象から出力されるＥＩＥＯＳ（Electrical Idle Exit Ordered Set）とデータパターンとを含む試験信号を被測定信号として受信し、前記被測定信号のパターンの先頭を検出するパターン同期方法であって、
入力された前記被測定信号から順次ＥＩＥＯＳの先頭を検出するＥＩＥＯＳ検出ステップ（Ｓ２）と、
入力された前記被測定信号から順次データパターンの先頭を検出するデータ検出ステップ（Ｓ４）と、
前記ＥＩＥＯＳ検出ステップにより第１のタイミングでＥＩＥＯＳの先頭が検出されてから、前記データ検出ステップによりデータパターンの先頭が検出されるまでの間の前記被測定信号のシンボル数をカウントするカウントステップ（Ｓ６，Ｓ８，Ｓ１３）と、
前記カウントステップによるカウント数があらかじめ定められたシンボル数に一致した場合の前記第１のタイミングにおけるＥＩＥＯＳの先頭のシンボルに同期した同期完了信号を出力する同期完了信号出力ステップ（Ｓ１１）と、を含むことを特徴とするパターン同期方法。
入力された前記被測定信号から順次ＳＫＰＯＳの先頭を検出するＳＫＰ検出ステップ（Ｓ３）を更に含み、
前記カウントステップは、
前記ＥＩＥＯＳ検出ステップにより前記第１のタイミングでＥＩＥＯＳの先頭が検出されてから、前記ＳＫＰ検出ステップにより第２のタイミングでＳＫＰＯＳの先頭が検出されるまでの間の前記被測定信号のシンボル数をカウントするＥＩＥＯＳカウントステップ（Ｓ６）と、
前記ＳＫＰ検出ステップにより前記第２のタイミングでＳＫＰＯＳの先頭が検出されてから、前記データ検出ステップによりデータパターンの先頭が検出されるまでの間の前記被測定信号のシンボル数をカウントするＳＫＰカウントステップ（Ｓ８）と、を含み、
前記同期完了信号出力ステップは、前記ＥＩＥＯＳカウントステップによるカウント数がＥＩＥＯＳのシンボル数に一致するとともに、前記ＳＫＰカウントステップによるカウント数がＳＫＰＯＳのシンボル数に一致した場合の前記第１のタイミングにおけるＥＩＥＯＳの先頭のシンボルに同期した同期完了信号を出力することを特徴とする請求項８に記載のパターン同期方法。