JP7026154B2

JP7026154B2 - パターン同期回路、それを用いた誤り率測定装置、及びパターン同期方法

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Publication number: JP7026154B2
Application number: JP2020042015A
Authority: JP
Inventors: 達也岩井
Original assignee: Anritsu Corp
Current assignee: Anritsu Corp
Priority date: 2020-03-11
Filing date: 2020-03-11
Publication date: 2022-02-25
Anticipated expiration: 2040-03-11
Also published as: JP2021145215A

Description

本発明は、パターン同期回路、それを用いた誤り率測定装置、及びパターン同期方法に関し、特に、被測定信号のパターンの先頭を検出するパターン同期回路、それを用いた誤り率測定装置、及びパターン同期方法に関する。

近年、ＩｏＴやクラウドコンピューティングの普及により通信システムは膨大なデータを扱うようになり、通信システムを構成する各種の通信機器のインタフェースは高速化とシリアル伝送化が進んでいる。このような通信機器で採用されているＵＳＢ（登録商標）（Universal Serial Bus）やＰＣＩｅ（登録商標）（Peripheral Component Interconnect Express）などのハイスピードシリアルバス（High Speed Serial Bus）の規格では、ＬＴＳＳＭ（Link Training and Status State Machine、以下、「リンク状態管理機構」と称する）と呼ばれるステートマシンにより、デバイス間の通信の初期化やリンク速度の調整などが管理されている。

そして、通信機器における信号の品質評価の指標の一つとして、受信データのうちビット誤りが発生した数と受信データの総数との比較として定義されるビット誤り率（Bit Error Rate：ＢＥＲ）が知られている（例えば、特許文献１参照）。ＢＥＲを測定する従来の誤り率測定装置は、パルスパターン発生器（Pulse Pattern Generator：ＰＰＧ）から規格が定める特定パターンを高速に切り替えて出力することによって、ＰＣＩｅＧｅｎ１～４やＵＳＢ３．１などのリンク状態管理機構を制御し、特定のステート（遷移状態）に遷移させる機能（シーケンスパターン機能）を備えている。なお、被試験対象（Device Under Test：ＤＵＴ）をステート遷移させるパターンは規格で定められており、誤り率測定装置は、それらのパターンの出力順をシーケンスパターン機能により組み合わせて、ＰＰＧからパターンを出力するようになっている。

例えば、ＰＣＩｅでは、リンク状態管理機構のステート遷移図は図７に示すようなものであり、ステートとして、L0、L0s、L1、L2、Detect、Polling、Configuration、Disabled、Hot Reset、Loopback、Recoveryが定義されている。

リンク状態管理機構を特定のステートに遷移させるパターンにおいては、データの欠損や重複を生じさせないために、ＳＫＰＯＳ（Skip Ordered Set）がデータパターンの間に一定間隔で挿入される。このようにＳＫＰＯＳが挿入されたパターンがＤＵＴから正しく送信されているかを確認するためにはＢＥＲ測定を行うことになる。この際、規格で定められたパターンであればＳＫＰＯＳの間隔は一意に決まっているため、メモリに当該パターンを展開することでＢＥＲ測定を行うことが可能となる。

近年、ハイスピードシリアルバスに対応したＤＵＴに対し、任意のパターンを組んでＤＵＴのステート遷移を行いたいという要求がある。特許文献１に開示された誤り率測定装置は、規格で定められたパターンに限らず、ユーザが任意に設定した任意のパターンを試験信号のパターンとしてＤＵＴに送信し、ＤＵＴを介して受信した被測定信号のパターンのＢＥＲを測定するものである。

特許第５２９０２１３号公報

しかしながら、ハイスピードシリアルバスに対応したＤＵＴ用の任意のパターンにおける、データパターンのパターン長、ＳＫＰＯＳの挿入間隔及び長さの設定によっては、全体のパターン長が例えば１００Ｇｂｉｔを超えることもあり得る。特許文献１に開示されたような従来の誤り率測定装置には、このように長大な任意のパターンをメモリに展開してＢＥＲ測定を行うことができないという問題があった。

ＢＥＲ測定を行うためには、被測定信号のパターンの先頭を捕捉する必要がある。従来、被測定信号のパターンに含まれるデータパターンの先頭６４ｂｉｔを検索することでパターン同期が行われていた。ＳＫＰＯＳは、通常、ＢＥＲ測定に不要なパターンであるため、ＢＥＲ測定対象とはならない。しかしながら、任意のパターンにおいてＳＫＰＯＳもＤＵＴから正しく送信されているかを確認しようとした場合、ＳＫＰＯＳの挿入間隔が任意に設定されると、データパターンの途中にＳＫＰＯＳが入らないように挿入間隔が平均化される。

これにより、被測定信号のパターンの中にＳＫＰＯＳを含む同じパターンがいくつも存在することになってしまう。そのため、これまでのようなデータパターンの先頭６４ｂｉｔを検索する手法では、パターン先頭を誤検出する可能性が高くなり、任意のパターンに対するＢＥＲ測定が不可能になるという問題があった。

本発明は、このような従来の課題を解決するためになされたものであって、ＳＫＰＯＳを含む規格外の任意の被測定信号のパターンの先頭を容易に検出することができるパターン同期回路、それを用いた誤り率測定装置、及びパターン同期方法を提供することを目的とする。

上記課題を解決するために、本発明に係るパターン同期回路は、被試験対象に搭載されたリンク状態管理機構が任意のステートに遷移した状態で、前記被試験対象から出力されるＳＫＰＯＳ（Skip Ordered Set）を含む試験信号を被測定信号として受信し、前記被測定信号のパターンの先頭を検出するパターン同期回路であって、前記試験信号のパターンにおいては、１つのＳＫＰＯＳの後にｎ個のデータパターンが続く先頭パターンがａ回繰り返された後に、１つのＳＫＰＯＳの後にｍ個のデータパターンが続く後尾パターンがｂ回繰り返され、入力された前記被測定信号から順次ＳＫＰＯＳを検出するＳＫＰ検出部と、前記ＳＫＰ検出部により検出されたＳＫＰＯＳの先頭のシンボルに同期したＳＫＰ先頭フラグを出力するＳＫＰ先頭フラグ出力部と、前記ＳＫＰ先頭フラグ出力部により第１のタイミングでＳＫＰ先頭フラグが出力されてから次の第２のタイミングでＳＫＰ先頭フラグが出力されるまでの間の前記被測定信号のシンボル数をカウントするカウント部と、前記カウント部によるカウント数が前記後尾パターンのシンボル数に一致した場合に、前記後尾パターンを検出したことを示す検出フラグを出力し、前記カウント部によるカウント数が前記後尾パターンのシンボル数に一致しなかった場合に、前記後尾パターンを検出しなかったことを示す非検出フラグを出力する後尾パターン検出フラグ出力部と、前記後尾パターン検出フラグ出力部から検出フラグが連続してｂ回出力されたときの前記第２のタイミングにおけるＳＫＰＯＳの先頭のシンボルに同期した同期完了信号を出力する同期完了信号出力部と、を含む構成である。

この構成により、本発明に係るパターン同期回路は、ＳＫＰＯＳの後にｎ個のデータパターンが続くａ個の先頭パターンと、ＳＫＰＯＳの後にｍ個のデータパターンが続くｂ個の後尾パターンを特定し、ｂ個目の後尾パターンの終わりを検出することで、被測定信号の次のパターンの先頭を検出する。このようにして、本発明に係るパターン同期回路は、ＳＫＰＯＳを含む規格外の任意の被測定信号のパターンの先頭を容易に検出することができる。

また、本発明に係るパターン同期回路は、前記先頭パターンに含まれるデータパターンの合計のシンボル数Ｎｈは、前記データパターンを構成するシンボル数Ｎｄをｎ倍した値であり、前記後尾パターンに含まれるデータパターンの合計のシンボル数Ｎｔは、前記データパターンを構成するシンボル数Ｎｄをｍ倍した値であり、ｍはｎ－１に等しく、前記試験信号におけるＳＫＰＯＳの平均間隔を示すシンボル数Ｎｉｎｔは、シンボル数Ｎｈよりも小さく、かつ、シンボル数Ｎｔよりも大きい値であり、前記試験信号のパターンにおける前記先頭パターンの繰り返し回数ａと前記後尾パターンの繰り返し回数ｂは、（Ｎｈ－Ｎｉｎｔ）×ａ＝（Ｎｉｎｔ－Ｎｔ）×ｂを満たす最小の自然数である。

この構成により、本発明に係るパターン同期回路は、データパターンを構成するシンボル数Ｎｄ、ＳＫＰＯＳの平均間隔を示すシンボル数Ｎｉｎｔに応じてＳＫＰＯＳの挿入位置が一意に定まった被測定信号のパターンの先頭を容易に検出することができる。

また、本発明に係る誤り率測定装置は、上記のいずれかのパターン同期回路と、前記被測定信号のビット誤り率を測定する誤り率測定部と、を備える誤り率測定装置であって、前記誤り率測定部は、前記同期完了信号出力部から出力された同期完了信号に同期した前記被測定信号のパターンのビット誤り率の測定を行う構成である。

この構成により、本発明に係る誤り率測定装置は、パターン同期回路から出力された同期完了信号に同期した、ＳＫＰＯＳを含む規格外の任意の被測定信号のパターンのＢＥＲの測定を行うことができる。これにより、本発明に係る誤り率測定装置は、ＤＵＴが規格外の任意のパターンを処理できるかどうかの動作マージン測定を行うことができる。

また、本発明に係る誤り率測定装置は、前記同期完了信号をトリガとして、前記試験信号のパターンと同一のリファレンスパターンを生成するリファレンス生成回路と、前記同期完了信号に同期した前記被測定信号のパターンを遅延させて、前記リファレンス生成回路から出力されたリファレンスパターンと同期させる遅延回路と、を更に備え、前記誤り率測定部は、前記リファレンス生成回路から出力されたリファレンスパターンと、前記遅延回路から出力された前記被測定信号のパターンとを順次比較することにより、前記被測定信号のパターンにおける誤りビットを検出するとともに、前記被測定信号のパターンのビット誤り率を算出する構成であってもよい。

この構成により、本発明に係る誤り率測定装置は、被測定信号のパターンに同期したリファレンスパターンを生成して、被測定信号のパターンとリファレンスパターンとを比較することにより、被測定信号のパターンのＢＥＲの測定を行うことができる。

また、本発明に係る誤り率測定装置は、前記試験信号を発生させるパルスパターン発生器と、操作入力を受け付ける操作部と、を更に備え、前記試験信号における、前記データパターンを構成するシンボル数Ｎｄ、ＳＫＰＯＳを構成するシンボル数Ｎｓｋｐ、ＳＫＰＯＳの平均間隔を示すシンボル数Ｎｉｎｔが、前記操作部への操作入力により設定される構成であってもよい。

この構成により、本発明に係る誤り率測定装置は、データパターンを構成するシンボル数Ｎｄ、ＳＫＰＯＳを構成するシンボル数Ｎｓｋｐ、ＳＫＰＯＳの平均間隔を示すシンボル数Ｎｉｎｔをユーザが任意に設定することにより、ＳＫＰＯＳが均等に挿入された試験信号を生成することができる。

また、本発明に係るパターン同期方法は、被試験対象に搭載されたリンク状態管理機構が任意のステートに遷移した状態で、前記被試験対象から出力されるＳＫＰＯＳ（Skip Ordered Set）を含む試験信号を被測定信号として受信し、前記被測定信号のパターンの先頭を検出するパターン同期方法であって、前記試験信号のパターンにおいては、１つのＳＫＰＯＳの後にｎ個のデータパターンが続く先頭パターンがａ回繰り返された後に、１つのＳＫＰＯＳの後にｍ個のデータパターンが続く後尾パターンがｂ回繰り返され、入力された前記被測定信号から順次ＳＫＰＯＳを検出するＳＫＰ検出ステップと、前記ＳＫＰ検出ステップにより検出されたＳＫＰＯＳの先頭のシンボルに同期したＳＫＰ先頭フラグを出力するＳＫＰ先頭フラグ出力ステップと、前記ＳＫＰ先頭フラグ出力ステップにより第１のタイミングでＳＫＰ先頭フラグが出力されてから次の第２のタイミングでＳＫＰ先頭フラグが出力されるまでの間の前記被測定信号のシンボル数をカウントするカウントステップと、前記カウントステップによるカウント数が前記後尾パターンのシンボル数に一致した場合に、前記後尾パターンを検出したことを示す検出フラグを出力し、前記カウントステップによるカウント数が前記後尾パターンのシンボル数に一致しなかった場合に、前記後尾パターンを検出しなかったことを示す非検出フラグを出力する後尾パターン検出フラグ出力ステップと、前記後尾パターン検出フラグ出力ステップから検出フラグが連続してｂ回出力されたときの前記第２のタイミングにおけるＳＫＰＯＳの先頭のシンボルに同期した同期完了信号を出力する同期完了信号出力ステップと、を含む構成である。

この構成により、本発明に係るパターン同期方法は、ＳＫＰＯＳの後にｎ個のデータパターンが続くａ個の先頭パターンと、ＳＫＰＯＳの後にｍ個のデータパターンが続くｂ個の後尾パターンを特定し、ｂ個目の後尾パターンの終わりを検出することで、被測定信号の次のパターンの先頭を検出する。このようにして、本発明に係るパターン同期方法は、ＳＫＰＯＳを含む規格外の任意の被測定信号のパターンの先頭を容易に検出することができる。

本発明は、ＳＫＰＯＳを含む規格外の任意の被測定信号のパターンの先頭を容易に検出することができるパターン同期回路、それを用いた誤り率測定装置、及びパターン同期方法を提供するものである。

本発明の実施形態に係る誤り率測定装置の構成を示すブロック図である。本発明の実施形態に係る誤り率測定装置が備えるＰＰＧの構成を示すブロック図である。規格とエンコードの種類との対応関係の一例を示す表である。本発明の実施形態に係る誤り率測定装置が備えるＰＰＧから出力される試験信号の構成を説明するための図であって、（ａ）は試験信号のデータパターン間のＳＫＰＯＳの挿入位置を示しており、（ｂ）は先頭パターンと後尾パターンとからなる試験信号のパターンを示している。本発明の実施形態に係るパターン同期回路とリファレンス生成回路の構成を示すブロック図である。本発明の実施形態に係るパターン同期回路を用いるパターン同期方法の処理を示すフローチャートである。リンク状態管理機構のステート遷移を示す図である。

以下、本発明に係るパターン同期回路、それを用いた誤り率測定装置、及びパターン同期方法の実施形態について図面を用いて説明する。

図１に示すように、本実施形態に係る誤り率測定装置１００は、ＤＵＴ２００に試験信号を出力するＰＰＧ１０と、ＤＵＴ２００から出力される被測定信号のＢＥＲを測定する誤り率測定器（Error Detector：ＥＤ）２０と、表示部６０と、操作部６１と、制御部６２と、を備える。

ＤＵＴ２００は、リンク状態管理機構を搭載しており、リンク状態管理機構が例えば図７に示すような任意のステートに遷移した状態で、ＰＰＧ１０から入力された試験信号をＥＤ２０の被測定信号として出力する（折り返す）ようになっている。ＤＵＴ２００が対応する規格の例としては、ＰＣＩｅＧｅｎ１～４、ＵＳＢ３．１、ＣＥＩ（Common Electrical Interface）、Ethernet（登録商標）、InfiniBandなどが挙げられる。

ＰＰＧ１０は、ＤＵＴ２００に入力する試験信号を発生させるようになっており、図２に示すように、データ記憶部１１と、ＳＫＰ付加回路１２と、エンコード回路１３と、を有する。データ記憶部１１は、例えば４～１２８シンボルからなるデータパターンを記憶しており、複数の同一のデータパターンを順次ＳＫＰ付加回路１２に出力するようになっている。ＳＫＰ付加回路１２は、後述するＰＰＧ制御部５０からの制御情報に従って、データ記憶部１１から順次出力されるデータパターンの間にＳＫＰＯＳを挿入したパターンを生成するようになっている。

エンコード回路１３は、ＳＫＰ付加回路１２により生成されたパターンに対して、規格に応じたエンコードを行うようになっている。規格とエンコードの種類との対応関係の一例を図３に示す。なお、８ｂ／１０ｂエンコード後の１シンボルは１０ｂｉｔからなり、，１２８ｂ／１３０ｂ又は１２８ｂ／１３２ｂエンコード後の１シンボルは８ｂｉｔからなる。

以下、ＰＰＧ１０により発生される試験信号の構成について説明する。試験信号のパターンにおいては、１つのＳＫＰＯＳの後にｎ個のデータパターンが続く先頭パターンがａ回繰り返された後に、１つのＳＫＰＯＳの後にｍ個のデータパターンが続く後尾パターンがｂ回繰り返される。例えば、データパターンを構成するシンボル数Ｎｄが１６シンボル、ＳＫＰＯＳの平均間隔を示すシンボル数Ｎｉｎｔが３６シンボルの設定の場合には、図４（ａ）に示すＳＫＰ挿入位置にＳＫＰＯＳが挿入されて、図４（ｂ）に示すような試験信号のパターンが生成される。

シンボル数Ｎｉｎｔは、先頭パターンに含まれるデータパターンの合計のシンボル数Ｎｈよりも小さく、かつ、後尾パターンに含まれるデータパターンの合計のシンボル数Ｎｔよりも大きい値となる。図４（ｂ）の例では、シンボル数Ｎｈとシンボル数Ｎｔは、下記の式（１）及び式（２）で与えられる。また、下記の式（３）から式（５）の関係が成り立つ。

繰り返し回数ａ，ｂは、式（４）を満たす最小の自然数として一意に求まる。つまり、図４（ｂ）の例であれば、式（５）からａ＝１かつｂ＝３となる。これにより、図４（ｂ）に示すように、ＳＫＰＯＳが、４８シンボル間隔で１回、３２シンボル間隔で３回、データパターンの間に挿入されることになる。

つまり、図４（ｂ）の例のように、試験信号におけるＳＫＰＯＳの平均間隔を示すシンボル数Ｎｉｎｔが、データパターンのシンボル数Ｎｄの整数倍ではない場合には、先頭パターンに含まれるデータパターンの合計のシンボル数Ｎｈは、シンボル数Ｎｄをｎ＝ｃｅｉｌ（Ｎｉｎｔ／Ｎｄ）倍した値となる。また、後尾パターンに含まれるデータパターンの合計のシンボル数Ｎｔは、シンボル数Ｎｄをｍ（＝ｎ－１）倍した値となる。

図１に示すように、ＥＤ２０は、パターン同期回路３０と、リファレンス生成回路４０と、ＰＰＧ制御部５０と、遅延回路５１と、誤り率測定部５２と、を有する。例えば、従来通りデータパターンの先頭６４ｂｉｔを検出する方法では、図４（ｂ）の試験信号のパターンの中に同一のデータパターンが９個存在するため、正しくパターンの先頭を捉えられる確率は単純に１／９である。これに対して、本実施形態のパターン同期回路３０は、被測定信号のパターンの先頭を確実に検出することを目的としたものである。

パターン同期回路３０は、ＤＵＴ２００に搭載されたリンク状態管理機構が任意のステートに遷移した状態で、ＤＵＴ２００から出力される（折り返される）ＳＫＰＯＳを含む試験信号を被測定信号として受信し、被測定信号のパターンの先頭を検出するようになっている。図５に示すように、パターン同期回路３０は、ＳＫＰ検出部３１と、ＳＫＰ先頭フラグ出力部３２と、カウント部３３と、後尾パターン検出フラグ出力部３４と、同期完了信号出力部３５と、を含む。

ＳＫＰ検出部３１は、ＤＵＴ２００から入力された被測定信号から順次ＳＫＰＯＳを検出するようになっている。ＳＫＰＯＳは固有のパターンのため検索が可能である。

ＳＫＰ先頭フラグ出力部３２は、図４（ｂ）に示すように、ＳＫＰ検出部３１により検出されたＳＫＰＯＳの先頭のシンボルに同期したＳＫＰ先頭フラグを出力するようになっている。

カウント部３３は、ＳＫＰ先頭フラグ出力部３２により、あるタイミング（第１のタイミング）でＳＫＰ先頭フラグが出力されてから次のタイミング（第２のタイミング）でＳＫＰ先頭フラグが出力されるまでの間の被測定信号のシンボル数をカウントするようになっている。ここで、カウント部３３は、パターン同期回路３０の動作クロックをカウントするものであってもよい。例えば、動作クロックの１クロックが１シンボルに相当する場合には、動作クロックをカウントすることはシンボル数をカウントすることに等しい。

後尾パターン検出フラグ出力部３４は、カウント部３３によるカウント数が後尾パターンのシンボル数に一致した場合に、後尾パターンを検出したことを示す検出フラグを出力するようになっている。例えば、図４（ｂ）の例において１クロックが１シンボルに相当する場合には、カウント部３３が、第１のタイミングのＳＫＰ先頭フラグのシンボルから第２のタイミングのＳＫＰ先頭フラグの１つ前のシンボルまで３６クロックをカウントすると、後尾パターン検出フラグ出力部３４は、第２のタイミングにおいて検出フラグを出力する。一方、後尾パターン検出フラグ出力部３４は、カウント部３３によるカウント数が後尾パターンのシンボル数に一致しなかった場合に、後尾パターンを検出しなかったことを示す非検出フラグを出力するようになっている。

同期完了信号出力部３５は、後尾パターン検出フラグ出力部３４から検出フラグが連続してｂ回出力されたときの第２のタイミングにおけるＳＫＰＯＳの先頭のシンボルに同期した同期完了信号をリファレンス生成回路４０に出力するようになっている。同時に、同期完了信号出力部３５は、同期完了信号に同期した被測定信号のパターンを遅延回路５１に出力する。例えば、図４（ｂ）の例においては、後尾パターン検出フラグ出力部３４が検出フラグを連続して３回出力すると、同期完了信号出力部３５は同期完了信号を出力する。

リファレンス生成回路４０は、同期完了信号出力部３５から出力された同期完了信号をトリガとして、試験信号のパターンと同一のリファレンスパターンを生成するようになっている。すなわち、リファレンス生成回路４０は、ＰＰＧ１０と同様の構成であって、データ記憶部４１と、ＳＫＰ付加回路４２と、エンコード回路４３と、を有する。データ記憶部４１は、ＰＰＧ１０のデータ記憶部１１に記憶されているデータパターンと同じデータパターンを記憶しており、複数の同一のデータパターンを順次ＳＫＰ付加回路４２に出力するようになっている。ＳＫＰ付加回路４２は、後述するＰＰＧ制御部５０からの制御情報に従って、データ記憶部４１から順次出力されるデータパターンの間にＳＫＰＯＳを挿入したパターンを生成するようになっている。エンコード回路４３は、ＳＫＰ付加回路４２により生成されたパターンに対して、図３に示すような規格に応じたエンコードを行うようになっている。

ＰＰＧ制御部５０は、ＰＰＧ１０とリファレンス生成回路４０に、それぞれ試験信号とリファレンスパターンの生成を指示するようになっている。この際、ＰＰＧ制御部５０は、ユーザによる操作部６１の操作に応じて、データパターンを構成するシンボル数Ｎｄ、ＳＫＰＯＳを構成するシンボル数Ｎｓｋｐ、ＳＫＰＯＳの平均間隔を示すシンボル数Ｎｉｎｔなどの値をＰＰＧ１０とリファレンス生成回路４０に設定する。例えば、Ｎｄは４～１２８シンボル、Ｎｓｋｐは２～１２シンボルの範囲で設定可能である。

遅延回路５１は、同期完了信号出力部３５から出力された同期完了信号に同期した被測定信号のパターンを遅延させて、リファレンス生成回路４０から出力されたリファレンスパターンと同期させるようになっている。遅延回路５１の遅延量は、データパターンを構成するシンボル数Ｎｄ、ＳＫＰＯＳを構成するシンボル数Ｎｓｋｐ、ＳＫＰＯＳの平均間隔を示すシンボル数Ｎｉｎｔなどの値に応じて可変に設定される。

誤り率測定部５２は、リファレンス生成回路４０から出力されたリファレンスパターンと、遅延回路５１から出力された被測定信号のパターンとを順次比較することにより、被測定信号のパターンにおける誤りビットを検出するとともに、被測定信号のパターンのＢＥＲを算出するようになっている。

表示部６０は、例えばＬＣＤやＣＲＴなどの表示機器で構成され、制御部６２から出力される制御信号に応じて、誤り率測定部５２により測定された被測定信号のパターンの誤りビットやＢＥＲなどの各種表示内容を表示するようになっている。さらに、表示部６０は、制御部６２から出力される制御信号に応じて、各種条件を設定するためのボタン、ソフトキー、プルダウンメニュー、テキストボックスなどの操作対象の表示を行うようになっている。

操作部６１は、ユーザによる操作入力を受け付けるためのものであり、例えば表示部６０に設けられたタッチパネルで構成される。あるいは、操作部６１は、キーボード又はマウスのような入力デバイスを含んで構成されてもよい。また、操作部６１は、リモートコマンドなどによる遠隔制御を行う外部制御装置で構成されてもよい。操作部６１への操作入力は、制御部６２により検知されるようになっている。例えば、操作部６１により、試験信号の規格、データパターンを構成するシンボル数Ｎｄ、ＳＫＰＯＳを構成するシンボル数Ｎｓｋｐ、ＳＫＰＯＳの平均間隔を示すシンボル数Ｎｉｎｔなどの値をユーザが任意に設定することなどが可能である。

制御部６２は、例えばＣＰＵ、ＲＯＭ、ＲＡＭ、ＨＤＤなどを含むマイクロコンピュータ又はパーソナルコンピュータ等で構成され、誤り率測定装置１００を構成する上記各部の動作を制御する。また、制御部６２は、ＲＯＭ等に記憶された所定のプログラムをＲＡＭに移して実行することにより、パターン同期回路３０や誤り率測定部５２の少なくとも一部をソフトウェア的に構成することが可能である。なお、パターン同期回路３０や誤り率測定部５２の少なくとも一部は、ＦＰＧＡ（Field Programmable Gate Array）やＡＳＩＣ（Application Specific Integrated Circuit）などのデジタル回路で構成することも可能である。あるいは、パターン同期回路３０や誤り率測定部５２の少なくとも一部は、デジタル回路によるハードウェア処理と所定のプログラムによるソフトウェア処理とを適宜組み合わせて構成することも可能である。

以下、本実施形態のパターン同期回路３０を用いるパターン同期方法について、図６のフローチャートを参照しながらその処理の一例を説明する。

まず、ＳＫＰ検出部３１は、ＤＵＴ２００から入力された被測定信号から順次ＳＫＰＯＳを検出する（ＳＫＰ検出ステップＳ１）。

次に、ＳＫＰ先頭フラグ出力部３２は、ＳＫＰ検出ステップＳ１により検出されたＳＫＰＯＳの先頭のシンボルに同期したＳＫＰ先頭フラグを出力する（ＳＫＰ先頭フラグ出力ステップＳ２）。

次に、カウント部３３は、ＳＫＰ先頭フラグ出力ステップＳ２により第１のタイミングでＳＫＰ先頭フラグが出力されてから次の第２のタイミングでＳＫＰ先頭フラグが出力されるまでの間の被測定信号のシンボル数をカウントする（カウントステップＳ３）。

次に、制御部６２は、カウントステップＳ３によるカウント数が後尾パターンのシンボル数に一致するか否かを判断する（ステップＳ４）。カウントステップＳ３によるカウント数が後尾パターンのシンボル数に一致しない場合には、次にステップＳ５の処理が実行される。一方、カウントステップＳ３によるカウント数が後尾パターンのシンボル数に一致する場合には、次にステップＳ６の処理が実行される。

ステップＳ５において後尾パターン検出フラグ出力部３４は、後尾パターンを検出しなかったことを示す非検出フラグを出力する（後尾パターン検出フラグ出力ステップＳ５）。ステップＳ５の処理が完了すると、注目するＳＫＰ先頭フラグを１つずらして再びステップＳ３以降の処理が実行される。

ステップＳ６において後尾パターン検出フラグ出力部３４は、後尾パターンを検出したことを示す検出フラグを出力する（後尾パターン検出フラグ出力ステップＳ６）。

次に、制御部６２は、後尾パターン検出フラグ出力ステップＳ６から検出フラグが連続してｂ回出力されたか否かを判断する（ステップＳ７）。後尾パターン検出フラグ出力ステップＳ６から検出フラグが連続してｂ回出力された場合には、次にステップＳ８の処理が実行される。一方、後尾パターン検出フラグ出力ステップＳ６から検出フラグが連続してｂ回出力されていない場合には、注目するＳＫＰ先頭フラグを１つずらして再びステップＳ３以降の処理が実行される。

ステップＳ８において同期完了信号出力部３５は、後尾パターン検出フラグ出力ステップＳ６から検出フラグが連続してｂ回出力されたときの第２のタイミングにおけるＳＫＰＯＳの先頭のシンボルに同期した同期完了信号をリファレンス生成回路４０に出力する。同時に、同期完了信号出力部３５は、同期完了信号に同期した被測定信号のパターンを遅延回路５１に出力する（同期完了信号出力ステップＳ８）。

以上説明したように、データパターンを構成するシンボル数Ｎｄ、ＳＫＰＯＳの平均間隔を示すシンボル数Ｎｉｎｔから、被測定信号のパターンにおけるＳＫＰＯＳの挿入位置が一意に定まる。本実施形態に係るパターン同期回路３０は、ＳＫＰＯＳの後にｎ個のデータパターンが続くａ個の先頭パターンと、ＳＫＰＯＳの後にｍ個のデータパターンが続くｂ個の後尾パターンを特定し、ｂ個目の後尾パターンの終わりを検出することで、被測定信号の次のパターンの先頭を検出する。このようにして、本実施形態に係るパターン同期回路３０は、ＳＫＰＯＳを含む規格外の任意の被測定信号のパターンの先頭を容易に検出することができる。

また、本実施形態に係る誤り率測定装置１００は、パターン同期回路３０から出力された同期完了信号に同期した、ＳＫＰＯＳを含む規格外の任意の被測定信号のパターンのＢＥＲの測定を行うことができる。これにより、誤り率測定装置１００は、ＤＵＴ２００が規格外の任意のパターンを処理できるかどうかの動作マージン測定を行うことができる。なお、従来ＢＥＲ測定は、通常Loopback（ループバック）ステートで行われるが、本実施形態に係る誤り率測定装置１００は、ループバックステートに限らず他のステートでもＢＥＲ測定を行うことができる。

また、本実施形態に係る誤り率測定装置１００は、被測定信号のパターンに同期したリファレンスパターンを生成して、被測定信号のパターンとリファレンスパターンとを比較することにより、被測定信号のパターンのＢＥＲの測定を行うことができる。

また、本実施形態に係る誤り率測定装置１００は、データパターンを構成するシンボル数Ｎｄ、ＳＫＰＯＳを構成するシンボル数Ｎｓｋｐ、ＳＫＰＯＳの平均間隔を示すシンボル数Ｎｉｎｔをユーザが任意に設定することにより、ＳＫＰＯＳが均等に挿入された試験信号を生成することができる。

１０ＰＰＧ
１１，４１データ記憶部
１２，４２ＳＫＰ付加回路
１３，４３エンコード回路
２０ＥＤ
３０パターン同期回路
３１ＳＫＰ検出部
３２ＳＫＰ先頭フラグ出力部
３３カウント部
３４後尾パターン検出フラグ出力部
３５同期完了信号出力部
４０リファレンス生成回路
５０ＰＰＧ制御部
５１遅延回路
５２誤り率測定部
６０表示部
６１操作部
６２制御部
１００誤り率測定装置
２００ＤＵＴ

Claims

被試験対象に搭載されたリンク状態管理機構が任意のステートに遷移した状態で、前記被試験対象から出力されるＳＫＰＯＳ（Skip Ordered Set）を含む試験信号を被測定信号として受信し、前記被測定信号のパターンの先頭を検出するパターン同期回路（３０）であって、
前記試験信号のパターンにおいては、１つのＳＫＰＯＳの後にｎ個のデータパターンが続く先頭パターンがａ回繰り返された後に、１つのＳＫＰＯＳの後にｍ個のデータパターンが続く後尾パターンがｂ回繰り返され、
入力された前記被測定信号から順次ＳＫＰＯＳを検出するＳＫＰ検出部（３１）と、
前記ＳＫＰ検出部により検出されたＳＫＰＯＳの先頭のシンボルに同期したＳＫＰ先頭フラグを出力するＳＫＰ先頭フラグ出力部（３２）と、
前記ＳＫＰ先頭フラグ出力部により第１のタイミングでＳＫＰ先頭フラグが出力されてから次の第２のタイミングでＳＫＰ先頭フラグが出力されるまでの間の前記被測定信号のシンボル数をカウントするカウント部（３３）と、
前記カウント部によるカウント数が前記後尾パターンのシンボル数に一致した場合に、前記後尾パターンを検出したことを示す検出フラグを出力し、前記カウント部によるカウント数が前記後尾パターンのシンボル数に一致しなかった場合に、前記後尾パターンを検出しなかったことを示す非検出フラグを出力する後尾パターン検出フラグ出力部（３４）と、
前記後尾パターン検出フラグ出力部から検出フラグが連続してｂ回出力されたときの前記第２のタイミングにおけるＳＫＰＯＳの先頭のシンボルに同期した同期完了信号を出力する同期完了信号出力部（３５）と、を含むことを特徴とするパターン同期回路。
前記先頭パターンに含まれるデータパターンの合計のシンボル数Ｎｈは、前記データパターンを構成するシンボル数Ｎｄをｎ倍した値であり、
前記後尾パターンに含まれるデータパターンの合計のシンボル数Ｎｔは、前記データパターンを構成するシンボル数Ｎｄをｍ倍した値であり、ｍはｎ－１に等しく、
前記試験信号におけるＳＫＰＯＳの平均間隔を示すシンボル数Ｎｉｎｔは、シンボル数Ｎｈよりも小さく、かつ、シンボル数Ｎｔよりも大きい値であり、
前記試験信号のパターンにおける前記先頭パターンの繰り返し回数ａと前記後尾パターンの繰り返し回数ｂは、（Ｎｈ－Ｎｉｎｔ）×ａ＝（Ｎｉｎｔ－Ｎｔ）×ｂを満たす最小の自然数であることを特徴とする請求項１に記載のパターン同期回路。
前記請求項１又は請求項２に記載のパターン同期回路と、
前記被測定信号のビット誤り率を測定する誤り率測定部（５２）と、を備える誤り率測定装置（１００）であって、
前記誤り率測定部は、前記同期完了信号出力部から出力された同期完了信号に同期した前記被測定信号のパターンのビット誤り率の測定を行うことを特徴とする誤り率測定装置。
前記同期完了信号をトリガとして、前記試験信号のパターンと同一のリファレンスパターンを生成するリファレンス生成回路（４０）と、
前記同期完了信号に同期した前記被測定信号のパターンを遅延させて、前記リファレンス生成回路から出力されたリファレンスパターンと同期させる遅延回路（５１）と、を更に備え、
前記誤り率測定部は、前記リファレンス生成回路から出力されたリファレンスパターンと、前記遅延回路から出力された前記被測定信号のパターンとを順次比較することにより、前記被測定信号のパターンにおける誤りビットを検出するとともに、前記被測定信号のパターンのビット誤り率を算出することを特徴とする請求項３に記載の誤り率測定装置。
前記試験信号を発生させるパルスパターン発生器（１０）と、
操作入力を受け付ける操作部（６１）と、を更に備え、
前記試験信号における、前記データパターンを構成するシンボル数Ｎｄ、ＳＫＰＯＳを構成するシンボル数Ｎｓｋｐ、ＳＫＰＯＳの平均間隔を示すシンボル数Ｎｉｎｔが、前記操作部への操作入力により設定されることを特徴とする請求項３又は請求項４に記載の誤り率測定装置。
被試験対象に搭載されたリンク状態管理機構が任意のステートに遷移した状態で、前記被試験対象から出力されるＳＫＰＯＳ（Skip Ordered Set）を含む試験信号を被測定信号として受信し、前記被測定信号のパターンの先頭を検出するパターン同期方法であって、
前記試験信号のパターンにおいては、１つのＳＫＰＯＳの後にｎ個のデータパターンが続く先頭パターンがａ回繰り返された後に、１つのＳＫＰＯＳの後にｍ個のデータパターンが続く後尾パターンがｂ回繰り返され、
入力された前記被測定信号から順次ＳＫＰＯＳを検出するＳＫＰ検出ステップ（Ｓ１）と、
前記ＳＫＰ検出ステップにより検出されたＳＫＰＯＳの先頭のシンボルに同期したＳＫＰ先頭フラグを出力するＳＫＰ先頭フラグ出力ステップ（Ｓ２）と、
前記ＳＫＰ先頭フラグ出力ステップにより第１のタイミングでＳＫＰ先頭フラグが出力されてから次の第２のタイミングでＳＫＰ先頭フラグが出力されるまでの間の前記被測定信号のシンボル数をカウントするカウントステップ（Ｓ３）と、
前記カウントステップによるカウント数が前記後尾パターンのシンボル数に一致した場合に、前記後尾パターンを検出したことを示す検出フラグを出力し、前記カウントステップによるカウント数が前記後尾パターンのシンボル数に一致しなかった場合に、前記後尾パターンを検出しなかったことを示す非検出フラグを出力する後尾パターン検出フラグ出力ステップ（Ｓ５，Ｓ６）と、
前記後尾パターン検出フラグ出力ステップから検出フラグが連続してｂ回出力されたときの前記第２のタイミングにおけるＳＫＰＯＳの先頭のシンボルに同期した同期完了信号を出力する同期完了信号出力ステップ（Ｓ８）と、を含むことを特徴とするパターン同期方法。