JP5544878B2 - 故障制御装置、プロセッサコア、演算処理装置、情報処理装置および擬似故障制御方法 - Google Patents
故障制御装置、プロセッサコア、演算処理装置、情報処理装置および擬似故障制御方法 Download PDFInfo
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Description
本実施の形態で開示するプロセッサが組み込まれたサーバの構成を図10に示す。図10は、サーバの構成を示す図である。図10に示すように、サーバは、バックプレーン100に複数のクロスバスイッチとしてXB101、XB102などを有し、クロスバスイッチそれぞれにシステムボードとしてSB110〜SB113と入出力システムボード(IOSB)とを有する。なお、クロスバスイッチ、システムボード、入出力システムボードの数はあくまで例示であり、これに限定されるものではない。
2 L2制御部
3,4 L2キャッシュメモリ
5 演算器
6 命令処理装置
7 L1キャッシュ制御部
8 L1命令キャッシュメモリ
9 L1オペランドキャッシュメモリ
10 JTAGコマンド制御部
11 エラー処理ステートフラグ
20,50 擬似故障制御装置
21 故障モード設定レジスタ
22 グローバル故障モードレジスタ
23,52 カウンタ
24 カウンタラウンドアップラッチ
25 切替部
26 単独故障指示部
27 選択部
30_1〜30_n 擬似故障発生装置
31 ローカル故障モードレジスタ
32 故障発生フラグ
33 ライトエラージェネレータ
34 リードエラージェネレータ
35 ポインタ
40_1〜40_n 故障発生対象回路
41 書き込みデータ
42 故障発生対象部品
43 読み出しデータ
51 ゼロクリア指示部
C1〜C8 プロセッサコア
100 バックプレーン
101,102 XB
110 システムボード
110a SC
110b〜e CPU
110f,g MAC
110h,i DIMM
150 IOSB
Claims (10)
- 擬似故障の内容と疑似故障を発生させる対象回路の情報である対象回路情報とを保持するグローバル擬似故障内容保持レジスタを備え、前記グローバル擬似故障内容保持レジスタが保持する対象回路情報に基づき、疑似故障を発生する対象回路を選択して、前記グローバル擬似故障内容保持レジスタが保持する擬似故障の内容と擬似故障の発生とを指示する擬似故障制御回路と、
データを読み書きできる第1の故障発生対象回路と、
前記擬似故障制御回路から指示された、前記グローバル擬似故障内容保持レジスタが保持する擬似故障の内容を反映して保持する第1の擬似故障内容保持レジスタを備え、前記グローバル擬似故障内容保持レジスタが保持する対象回路情報に基づき、前記擬似故障制御回路から擬似故障の発生を指示された場合、前記第1の擬似故障内容保持レジスタに保持した擬似故障の内容に対応する擬似故障を、前記第1の故障発生対象回路への書き込みデータまたは前記第1の故障発生対象回路からの読み出しデータのいずれかに対して発生させる第1の擬似故障発生回路と
データを読み書きできる第2の故障発生対象回路と、
前記擬似故障制御回路から指示された、前記グローバル擬似故障内容保持レジスタが保持する擬似故障の内容を反映して保持する第2の擬似故障内容保持レジスタを備え、前記グローバル擬似故障内容保持レジスタが保持する対象回路情報に基づき、前記擬似故障制御回路から擬似故障の発生を指示された場合、前記第2の擬似故障内容保持レジスタに保持した擬似故障の内容に対応する擬似故障を、前記第2の故障発生対象回路への書き込みデータまたは前記第2の故障発生対象回路からの読み出しデータのいずれかに対して発生させる第2の擬似故障発生回路と
を有することを特徴とする故障制御装置。 - 前記第1の擬似故障発生回路又は前記第2の擬似故障発生回路は、
前記擬似故障の内容に示された擬似故障の発生対象となる事象の発生を検知して選択された前記擬似故障制御回路に通知し、通知された前記擬似故障制御回路は、通知された通知回数を計数し、計数された通知回数が所定回数になった場合、擬似故障の発生を指示する
ことを特徴とする請求項1に記載の故障制御装置。 - 前記擬似故障制御回路は、
擬似故障の発生を指示した後、所定時間の間、前記通知回数の計数を停止する
ことを特徴とする請求項2に記載の故障制御装置。 - 前記擬似故障制御回路は、
擬似故障の発生を指示した回路が故障復旧処理を行なっている間、前記通知回数の計数を停止する
ことを特徴とする請求項2または3に記載の故障制御装置。 - 前記第1の擬似故障発生回路または前記第2の擬似故障発生回路は、
擬似故障を発生させるごとに擬似故障の発生対象位置を変更する
ことを特徴とする請求項1〜4のいずれか1項に記載の故障制御装置。 - 前記擬似故障制御回路は、選択する前記擬似故障発生回路を順次変更する
ことを特徴とする請求項1に記載の故障制御装置。 - 擬似故障の内容と疑似故障を発生させる対象回路の情報である対象回路情報とを保持するグローバル擬似故障内容保持レジスタを備え、前記グローバル擬似故障内容保持レジスタが保持する対象回路情報に基づき、疑似故障を発生する対象回路を選択して、前記グローバル擬似故障内容保持レジスタが保持する擬似故障の内容と擬似故障の発生とを指示する擬似故障制御回路と、
第1の1次キャッシュメモリと、
前記擬似故障制御回路から指示された、前記グローバル擬似故障内容保持レジスタが保持する擬似故障の内容を反映して保持する第1の擬似故障内容保持レジスタを備え、前記グローバル擬似故障内容保持レジスタが保持する対象回路情報に基づき、前記擬似故障制御回路から擬似故障の発生を指示された場合、前記第1の擬似故障内容保持レジスタに保持した擬似故障の内容に対応する擬似故障を、前記第1の1次キャッシュメモリへの書き込みデータまたは前記第1の1次キャッシュメモリからの読み出しデータのいずれかに対して発生させる第1の擬似故障発回路と、
第2の1次キャッシュメモリと、
前記擬似故障制御回路から指示された、前記グローバル擬似故障内容保持レジスタが保持する擬似故障の内容を反映して保持する第2の擬似故障内容保持レジスタを備え、前記グローバル擬似故障内容保持レジスタが保持する対象回路情報に基づき、前記擬似故障制御回路から擬似故障の発生を指示された場合、前記第2の擬似故障内容保持レジスタに保持した擬似故障の内容に対応する擬似故障を、前記第2の1次キャッシュメモリへの書き込みデータまたは前記第2の1次キャッシュメモリからの読み出しデータのいずれかに対して発生させる第2の擬似故障発生回路と
有することを特徴とするプロセッサコア。 - 第1のプロセッサコアと第2のプロセッサコアと前記第1及び第2のプロセッサコアから共有される2次キャッシュメモリを有する演算処理装置において、
前記第1及び第2のプロセッサコアは、
擬似故障の内容と疑似故障を発生させる対象回路の情報である対象回路情報とを保持するグローバル擬似故障内容保持レジスタを備え、前記グローバル擬似故障内容保持レジスタが保持する対象回路情報に基づき、疑似故障を発生する対象回路を選択して、前記グローバル擬似故障内容保持レジスタが保持する擬似故障の内容と擬似故障の発生とを指示する擬似故障制御回路と、
前記2次キャッシュメモリが記憶するデータの一部を保持する第1の1次キャッシュメモリと、
前記擬似故障制御回路から指示された、前記グローバル擬似故障内容保持レジスタが保持する擬似故障の内容を反映して保持する第1の擬似故障内容保持レジスタを備え、前記グローバル擬似故障内容保持レジスタが保持する対象回路情報に基づき、前記擬似故障制御回路から擬似故障の発生を指示された場合、前記第1の擬似故障内容保持レジスタに保持した擬似故障の内容に対応する擬似故障を、前記第1の1次キャッシュメモリへの書き込みデータまたは前記第1の1次キャッシュメモリからの読み出しデータのいずれかに対して発生させる第1の擬似故障発生回路と、
前記2次キャッシュメモリが記憶するデータの一部を保持する第2の1次キャッシュメモリと、
前記擬似故障制御回路から指示された、前記グローバル擬似故障内容保持レジスタが保持する擬似故障の内容を反映して保持する第2の擬似故障内容保持レジスタを備え、前記グローバル擬似故障内容保持レジスタが保持する対象回路情報に基づき、前記擬似故障制御回路から擬似故障の発生を指示された場合、前記第2の擬似故障内容保持レジスタに保持した擬似故障の内容に対応する擬似故障を、前記第2の1次キャッシュメモリへの書き込みデータまたは前記第2の1次キャッシュメモリからの読み出しデータのいずれかに対して発生させる第2の擬似故障発生回路と
を有することを特徴とする演算処理装置。 - 第1のプロセッサコアと第2のプロセッサコアと前記第1及び第2のプロセッサコアから共有されるとともに2次キャッシュメモリを備える演算処理装置と、前記演算処理装置に接続されるとともに前記2次キャッシュメモリにデータを供給する記憶装置を有する情報処理装置において、
前記演算処理装置が有する前記第1及び第2のプロセッサコアは、
擬似故障の内容と疑似故障を発生させる対象回路の情報である対象回路情報とを保持するグローバル擬似故障内容保持レジスタを備え、前記グローバル擬似故障内容保持レジスタが保持する対象回路情報に基づき、疑似故障を発生する対象回路を選択して、前記グローバル擬似故障内容保持レジスタが保持する擬似故障の内容と擬似故障の発生とを指示する擬似故障制御回路と、
前記2次キャッシュメモリが記憶するデータの一部を保持する第1の1次キャッシュメモリと、
前記擬似故障制御回路から指示された、前記グローバル擬似故障内容保持レジスタが保持する擬似故障の内容を反映して保持する第1の擬似故障内容保持レジスタを備え、前記グローバル擬似故障内容保持レジスタが保持する対象回路情報に基づき、前記擬似故障制御回路から擬似故障の発生を指示された場合、前記第1の擬似故障内容保持レジスタに保持した擬似故障の内容に対応する擬似故障を、前記第1の1次キャッシュメモリへの書き込みデータまたは前記第1の1次キャッシュメモリからの読み出しデータのいずれかに対して発生させる第1の擬似故障発生回路と、
前記2次キャッシュメモリが記憶するデータの一部を保持する第2の1次キャッシュメモリと、
前記擬似故障制御回路から指示された、前記グローバル擬似故障内容保持レジスタが保持する擬似故障の内容を反映して保持する第2の擬似故障内容保持レジスタを備え、前記グローバル擬似故障内容保持レジスタが保持する対象回路情報に基づき、前記擬似故障制御回路から擬似故障の発生を指示された場合、前記第2の擬似故障内容保持レジスタに保持した擬似故障の内容に対応する擬似故障を、前記第2の1次キャッシュメモリへの書き込みデータまたは前記第2の1次キャッシュメモリからの読み出しデータのいずれかに対して発生させる第2の擬似故障発生回路と
を有することを特徴とする情報処理装置。 - 擬似故障制御回路が、擬似故障の内容と疑似故障を発生させる対象回路の情報である対象回路情報とを保持するグローバル擬似故障内容保持レジスタを備え、前記グローバル擬似故障内容保持レジスタが保持する対象回路情報に基づき、疑似故障を発生する対象回路を選択して、前記グローバル擬似故障内容保持レジスタが保持する擬似故障の内容と擬似故障の発生とを指示し、
第1の擬似故障発生回路が、前記擬似故障制御回路から指示された、前記グローバル擬似故障内容保持レジスタが保持する擬似故障の内容を反映して保持する第1の擬似故障内容保持レジスタを備え、前記グローバル擬似故障内容保持レジスタが保持する対象回路情報に基づき、前記擬似故障制御回路から擬似故障の発生を指示された場合、前記第1の擬似故障内容保持レジスタに保持した擬似故障の内容に対応する擬似故障を、データを読み書きできる第1の故障発生対象回路への書き込みデータまたは前記第1の故障発生対象回路からの読み出しデータのいずれかに対して発生させ、
第2の擬似故障発生回路が、前記擬似故障制御回路から指示された、前記グローバル擬似故障内容保持レジスタが保持する擬似故障の内容を反映して保持する第2の擬似故障内容保持レジスタを備え、前記グローバル擬似故障内容保持レジスタが保持する対象回路情報に基づき、前記擬似故障制御回路から擬似故障の発生を指示された場合、前記第2の擬似故障内容保持レジスタに保持した擬似故障の内容に対応する擬似故障を、データを読み書きできる第2の故障発生対象回路への書き込みデータまたは前記第2の故障発生対象回路からの読み出しデータのいずれかに対して発生させる
各処理を含んだことを特徴とする擬似故障制御方法。
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