JP5269067B2 - プログラム実行装置およびその制御方法 - Google Patents
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Description
まず、プログラム実行装置61が複数プログラムを並列に実行している場合に、プログラム実行装置61に接続されているデバッガ11および12の内、例えば1つのデバッガ11が停止要求を行う。
また、プログラム実行装置61が複数プログラムを並列に実行している場合に、プログラム実行装置61がブレークを検出する場合、前述の停止と同様、ブレークポイントを検出したプログラムに対応するプログラムのみ実行を停止する。このとき、プログラム実行装置61は、ブレークポイントを検出していない他のプログラムの実行を継続する。または、プログラム実行装置61は、すべてのプログラムの実行を停止し、すべてのデバッガ(デバッガ11およびデバッガ12)を停止状態に遷移する。
図1は、本発明の実施の形態におけるプログラム実行装置1の外観を示す図である。プログラム実行装置1は、本体装置1a、表示装置1bおよび入力装置1cを備える。プログラム実行装置1は、単一あるいは複数のプロセッサをシミュレートする。また、プログラム実行装置1は、データ処理装置であり、シミュレータと呼ばれるアプリケーションを実行する。シミュレータは、シミュレートされるプロセッサ上で動作する複数のプログラムを同時に実行することができる。ここで、シミュレータとは、一般的に、現実的に実験することが困難な場合に、その仮想的なモデルを作成して模擬的に実験するハードウェアまたはソフトウェアのことを言う。
まず、プログラム実行再開判定ステップS1について説明する。プログラム実行再開判定ステップS1は、本発明における第1の実施の形態において特徴的なプログラム実行再開判定方法である。
次に、プログラム実行停止ステップS2について説明する。プログラム実行停止ステップS2は、本発明における第1の実施の形態において特徴的なプログラム実行停止方法である。
次に、ブレーク停止ステップS3について説明する。ブレーク停止ステップS3は、本発明における実施の形態において特徴的なプログラム実行停止方法である。
上記実施の形態1では、デバッガ間に通信インターフェースを設けずに、フラグに示される要求の組み合わせに基づいてデバッガ同士の連携なしにプログラム実行装置を制御する態様の一例について説明したが、それに限らない。実施の形態2では、プログラム実行装置を制御する態様として、実施の形態1とは別の態様の一例について説明する。
図8は、実施の形態3におけるシミュレータ10およびそれに接続するデバッガの構成を示すブロック図である。
次に、本発明の実施の形態におけるリセット処理判定ステップS6について説明する。
次に、本発明の実施の形態におけるリセット処理判定ステップS7について説明する。
次に、本発明の実施の形態におけるリセット処理判定ステップS8について説明する。
1a 本体装置
1b 表示装置
1c 入力装置
2 プログラム実行装置制御部
3、62、63 プログラム実行部
10 シミュレータ
11、12 デバッガ
13、14 実行要求フラグ
21、22 接続要求フラグ
31、32 リセットフラグ
33 プログラム実行フラグ
73 マルチコンピュータデバッガ
Claims (11)
- 複数のデバッガと、前記複数のデバッガのデバッグ対象である複数のプログラムを並列に実行するプログラム実行部とを備えるプログラム実行装置を制御する制御方法であって、
前記複数のデバッガのそれぞれからプログラムの実行の開始要求または停止要求を受け付け、前記複数のデバッガ毎に開始要求または停止要求を示すフラグを保持する保持ステップと、
前記フラグに示される前記開始要求および停止要求の組み合わせに基づいて、前記プログラム実行部に前記複数のプログラムの実行を開始または停止させる制御を行うプログラム実行制御ステップとを含み、
前記プログラム実行制御ステップにおいて、前記プログラム実行部に前記複数のプログラムの実行を停止させた場合に、停止要求を示すフラグに対応するデバッガにプログラムの実行の停止の旨を通知する
ことを特徴とする制御方法。 - 前記プログラム実行制御ステップにおいて、前記組み合わせが前記開始要求のみからなる場合、前記プログラム実行部は前記複数のプログラムすべての実行を開始する
ことを特徴とする請求項1に記載の制御方法。 - 前記プログラム実行制御ステップにおいて、前記組み合わせが前記停止要求を含む場合、前記プログラム実行部は前記複数のプログラムすべての実行を停止し、当該停止要求に対応するデバッガのみに対して、プログラムの実行の停止の旨を通知する
ことを特徴とする請求項2に記載の制御方法。 - 前記保持ステップにおいて、前記プログラム実行部が実行中の前記複数のプログラムのいずれかでブレークポイントが検出された場合に、当該プログラムの実行の停止要求を受け付けたとして前記ブレークポイントが検出されたプログラムに対応するデバッガからの停止要求を示すフラグを保持する
ことを特徴とする請求項3に記載の制御方法。 - 複数のデバッガと、前記複数のデバッガのデバッグ対象である複数のプログラムを並列に実行するプログラム実行部とを備えるプログラム実行装置であって、
前記複数のデバッガそれぞれからプログラムの実行の開始要求または停止要求を受け付け、前記複数のデバッガ毎に開始要求または停止要求を示すフラグを保持する保持部と、
前記フラグに示される前記開始要求および停止要求の組み合わせに基づいて、前記プログラム実行部に前記複数のプログラムの実行を開始または停止させる制御を行うプログラム実行制御部とを備え、
前記プログラム実行制御部は、前記プログラム実行部に前記複数のプログラムの実行を停止させた場合に、停止要求を示すフラグに対応するデバッガにプログラムの実行の停止の旨を通知する
ことを特徴とするプログラム実行装置。 - 複数のデバッガと、前記複数のデバッガのデバッグ対象である複数のプログラムを並列に実行するプログラム実行部とを備えるプログラム実行装置を制御するためのプログラムであって、
前記複数のデバッガそれぞれからプログラムの実行の開始要求または停止要求を受け付け、前記複数のデバッガ毎に開始要求または停止要求を示すフラグを保持する保持ステップと、
前記フラグに示される前記開始要求および停止要求の組み合わせに基づいて、前記プログラム実行部に前記複数のプログラムの実行を開始または停止させる制御を行うプログラム実行制御ステップとを含み、
前記プログラム実行制御ステップにおいて、前記プログラム実行部に前記複数のプログラムの実行を停止させた場合に、停止要求を示すフラグに対応するデバッガにプログラムの実行の停止の旨を通知する
ことをコンピュータに実行させるためのプログラム。 - 複数のデバッガと、前記複数のデバッガのデバッグ対象である複数のプログラムを並列に実行するプログラム実行部とを備えるプログラム実行装置を制御する制御方法であって、
前記複数のデバッガから個別に当該デバッガと前記プログラム実行装置との接続を切断するための切断要求を受け取り、当該複数のデバッガ毎に切断要求されているか否かを示すフラグを保持する切断要求保持ステップと、
前記フラグに示される前記切断要求の組み合わせに基づいて、前記プログラム実行装置を終了させる制御を行う実行終了制御ステップとを含み、
前記実行終了制御ステップは、前記フラグから、前記プログラム実行装置に接続されたすべてのデバッガが切断要求しているか否かを判定する切断判定ステップと、前記切断判定ステップにおいて前記プログラム実行装置に接続されたすべてのデバッガが切断要求していると判定される場合に、前記プログラム実行装置を終了させるプログラム実行装置終了ステップとを含む
ことを特徴とする制御方法。 - 複数のデバッガと、前記複数のデバッガのデバッグ対象である複数のプログラムを並列に実行するプログラム実行部とを備えるプログラム実行装置を制御するプログラム実行装置制御方法であって、
前記プログラム実行部でプログラムが実行されているか否かを示す実行フラグを保持する実行フラグ保持ステップと、
前記プログラム実行装置に接続されたデバッガからリセット要求を受け取るリセット受け取りステップと、
受け取った前記リセット要求が有効か否かを判定する判定ステップと、
前記判定結果に従って前記リセット要求が有効か否かを示すリセットフラグを保持するリセットフラグ保持ステップと、
前記リセットフラグと前記実行フラグとに基づいて、前記プログラム実行装置をリセットするリセットステップとを含む
ことを特徴とする制御方法。 - さらに、
前記判定ステップにおいて、前記リセット要求が無効であると判定された場合に、リセット要求が無効となった旨を前記リセット要求に対応する前記デバッガに通知するステップを含む
ことを特徴とする請求項8に記載の制御方法。 - 前記判定ステップにおいて、前記プログラム実行装置に接続されたデバッガからリセット要求を受け取った場合に、前記実行フラグの値に関係なく、当該リセット要求を有効と判定する
ことを特徴とする請求項8に記載の制御方法。 - さらに、
前記リセットフラグと前記実行フラグとに基づいて、プログラム実行装置のデバッグ資源をリセットする資源リセットステップとを含み、
資源リセットステップにおいて、前記リセットフラグにより前記リセット要求が無効であると示され、かつ、前記実行フラグにより前記プログラム実行部でプログラムが実行されていると示される場合に、前記プログラム実行装置のデバッグ資源をリセットする
ことを特徴とする請求項8に記載の制御方法。
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---|---|---|---|---|
US8719797B2 (en) * | 2010-05-18 | 2014-05-06 | Blackberry Limited | System and method for debugging dynamically generated code of an application |
CN103309788A (zh) * | 2013-07-03 | 2013-09-18 | 曙光信息产业(北京)有限公司 | 系统监控的实现方法和系统调试的实现装置 |
JP6274174B2 (ja) * | 2015-09-29 | 2018-02-07 | コニカミノルタ株式会社 | 画像処理装置、方法およびプログラム |
CN106547700B (zh) * | 2016-12-08 | 2019-08-06 | 广东小天才科技有限公司 | 一种程序调试的方法及装置 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0588933A (ja) * | 1991-09-27 | 1993-04-09 | Hitachi Ltd | デバツグ機能を有する並列処理システム |
JPH09259002A (ja) * | 1996-03-22 | 1997-10-03 | Hitachi Ltd | デバッグ支援装置 |
JP2006079142A (ja) * | 2004-09-07 | 2006-03-23 | Fujitsu Ltd | マルチプロセッサ装置 |
JP2008027041A (ja) * | 2006-07-19 | 2008-02-07 | Matsushita Electric Ind Co Ltd | デバッグシステム及びターゲット装置 |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3159357B2 (ja) | 1994-12-16 | 2001-04-23 | 日本電気株式会社 | マルチコンピュータデバッガ |
US6353923B1 (en) * | 1997-03-12 | 2002-03-05 | Microsoft Corporation | Active debugging environment for debugging mixed-language scripting code |
US9195784B2 (en) * | 1998-08-31 | 2015-11-24 | Cadence Design Systems, Inc. | Common shared memory in a verification system |
US6718294B1 (en) * | 2000-05-16 | 2004-04-06 | Mindspeed Technologies, Inc. | System and method for synchronized control of system simulators with multiple processor cores |
US6931631B2 (en) | 2001-06-27 | 2005-08-16 | International Business Machines Corporation | Low impact breakpoint for multi-user debugging |
US7350194B1 (en) * | 2001-09-24 | 2008-03-25 | Oracle Corporation | Techniques for debugging computer programs involving multiple computing machines |
US7210145B2 (en) * | 2001-10-15 | 2007-04-24 | Edss, Inc. | Technology for integrated computation and communication; TICC |
JP4187470B2 (ja) * | 2002-06-25 | 2008-11-26 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置の開発支援連携装置及び開発支援方法 |
EP3798874A1 (en) * | 2003-08-26 | 2021-03-31 | Panasonic Intellectual Property Corporation of America | Program execution device |
US20050050159A1 (en) * | 2003-09-03 | 2005-03-03 | Zeev Suraski | Remote debugging of web applications |
JP2006146758A (ja) | 2004-11-24 | 2006-06-08 | Matsushita Electric Ind Co Ltd | コンピュータシステム |
JP4834983B2 (ja) | 2004-12-09 | 2011-12-14 | 富士通株式会社 | Iceサーバ |
JP2006259810A (ja) * | 2005-03-15 | 2006-09-28 | Matsushita Electric Ind Co Ltd | デバッグ装置 |
JP4717492B2 (ja) * | 2005-04-12 | 2011-07-06 | 富士通株式会社 | マルチコアモデルシミュレータ |
US8589879B2 (en) | 2005-06-22 | 2013-11-19 | Nec Corporation | Debugging system, debugging method, and program |
US7814486B2 (en) * | 2006-06-20 | 2010-10-12 | Google Inc. | Multi-thread runtime system |
US8024708B2 (en) * | 2006-06-20 | 2011-09-20 | Google Inc. | Systems and methods for debugging an application running on a parallel-processing computer system |
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0588933A (ja) * | 1991-09-27 | 1993-04-09 | Hitachi Ltd | デバツグ機能を有する並列処理システム |
JPH09259002A (ja) * | 1996-03-22 | 1997-10-03 | Hitachi Ltd | デバッグ支援装置 |
JP2006079142A (ja) * | 2004-09-07 | 2006-03-23 | Fujitsu Ltd | マルチプロセッサ装置 |
JP2008027041A (ja) * | 2006-07-19 | 2008-02-07 | Matsushita Electric Ind Co Ltd | デバッグシステム及びターゲット装置 |
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