JP2011138211A - 故障制御装置、プロセッサコア、演算処理装置、情報処理装置および擬似故障制御方法 - Google Patents
故障制御装置、プロセッサコア、演算処理装置、情報処理装置および擬似故障制御方法 Download PDFInfo
- Publication number
- JP2011138211A JP2011138211A JP2009296260A JP2009296260A JP2011138211A JP 2011138211 A JP2011138211 A JP 2011138211A JP 2009296260 A JP2009296260 A JP 2009296260A JP 2009296260 A JP2009296260 A JP 2009296260A JP 2011138211 A JP2011138211 A JP 2011138211A
- Authority
- JP
- Japan
- Prior art keywords
- fault
- simulated fault
- simulated
- failure
- cache memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/24—Testing correct operation
- H04L1/241—Testing correct operation using pseudo-errors
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2215—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test error correction or detection circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/267—Reconfiguring circuits for testing, e.g. LSSD, partitioning
Abstract
【解決手段】故障発生対象回路40_1〜40_nの近傍に、擬似故障を発生させる擬似故障発生装置30_1〜30_nを配置する。擬似故障制御装置20は、擬似故障発生装置30_1〜30_nのいずれかを選択してローカル故障モードレジスタ31に故障の内容をセットする。擬似故障発生装置30_1〜30_nは、故障の内容に対応するイベントの発生を監視して擬似故障制御装置20に通知し、擬似故障制御装置20は、イベントの発生回数に基づいて擬似故障発生装置30_1〜30_nに故障の発生を指示する。
【選択図】図1
Description
本実施の形態で開示するプロセッサが組み込まれたサーバの構成を図10に示す。図10は、サーバの構成を示す図である。図10に示すように、サーバは、バックプレーン100に複数のクロスバスイッチとしてXB101、XB102などを有し、クロスバスイッチそれぞれにシステムボードとしてSB110〜SB113と入出力システムボード(IOSB)とを有する。なお、クロスバスイッチ、システムボード、入出力システムボードの数はあくまで例示であり、これに限定されるものではない。
2 L2制御部
3,4 L2キャッシュメモリ
5 演算器
6 命令処理装置
7 L1キャッシュ制御部
8 L1命令キャッシュメモリ
9 L1オペランドキャッシュメモリ
10 JTAGコマンド制御部
11 エラー処理ステートフラグ
20,50 擬似故障制御装置
21 故障モード設定レジスタ
22 グローバル故障モードレジスタ
23,52 カウンタ
24 カウンタラウンドアップラッチ
25 切替部
26 単独故障指示部
27 選択部
30_1〜30_n 擬似故障発生装置
31 ローカル故障モードレジスタ
32 故障発生フラグ
33 ライトエラージェネレータ
34 リードエラージェネレータ
35 ポインタ
40_1〜40_n 故障発生対象回路
41 書き込みデータ
42 故障発生対象部品
43 読み出しデータ
51 ゼロクリア指示部
C1〜C8 プロセッサコア
100 バックプレーン
101,102 XB
110 システムボード
110a SC
110b〜e CPU
110f,g MAC
110h,i DIMM
150 IOSB
Claims (11)
- データの読み書きが可能な第1の故障発生対象回路と、
前記第1の故障発生対象回路から1サイクルに対応する距離の範囲内に配置され、前記第1の故障発生対象回路の書き込みデータと前記第1の故障発生対象回路からの読み出しデータのうち少なくとも一方に擬似故障を発生させる第1の擬似故障発生装置と
データの読み書きが可能な第2の故障発生対象回路と、
前記第2の故障発生対象回路から1サイクルに対応する距離の範囲内に配置され、前記第2の故障発生対象回路の書き込みデータと前記第2の故障発生対象回路からの読み出しデータのうち少なくとも一方に擬似故障を発生させる第2の擬似故障発生装置と、
前記第1の擬似故障発生装置および前記第2の擬似故障発生装置に対し、前記擬似故障の内容と前記擬似故障の発生とを指示する擬似故障制御装置と
を備え、
前記第1の擬似故障発生装置及び前記第2の擬似故障発生装置は、前記擬似故障制御装置から指示された前記擬似故障の内容を保持する擬似故障内容保持レジスタを備え、前記擬似故障制御装置から前記擬似故障の発生を指示された場合に前記擬似故障内容保持レジスタの内容に対応する擬似故障を発生させることを特徴とする故障制御装置。 - 前記第1の擬似故障発生装置及び前記第2の擬似故障発生装置は、前記擬似故障の内容に示された擬似故障発生対象となる事象の発生を検知して前記擬似故障制御装置に通知し、前記擬似故障制御装置は、前記通知を計数し、計数結果が所定回数になった場合に前記擬似故障の発生を指示する事を特徴とする請求項1に記載の故障制御装置。
- 前記擬似故障制御装置は、前記擬似故障の発生を指示した後、所定時間前記通知の計数を停止することを特徴とする請求項2に記載の故障制御装置。
- 前記擬似故障制御装置は、前記擬似故障の発生を指示した装置が故障復旧処理を行なっている間前記通知の計数を停止することを特徴とする請求項2または3に記載の故障制御装置。
- 前記第1の擬似故障発生装置及び前記第2の擬似故障発生装置は、前記擬似故障の発生を行なうごとに前記擬似故障の発生対象位置を変更することを特徴とする請求項1〜4のいずれか一つに記載の故障制御装置。
- 前記擬似故障制御装置は、前記擬似故障の内容を保持するグローバル擬似故障内容保持レジスタを備え、前記第1の擬似故障発生装置と前記第2の擬似故障発生装置のいずれかを選択して当該選択した擬似故障発生装置の擬似故障内容保持レジスタに前記グローバル擬似故障内容保持レジスタの内容を反映させること特徴とする請求項1〜5のいずれか一つに記載の故障制御装置。
- 前記擬似故障制御装置は、前記選択する擬似故障発生装置を順次変更することを特徴とする請求項6に記載の故障制御装置。
- 第1の1次キャッシュメモリと、
前記第1の1次キャッシュメモリから1サイクルに対応する距離の範囲内に配置され、前記第1の1次キャッシュメモリの書き込みデータと前記第1のキャッシュメモリからの読み出しデータのうち少なくとも一方に擬似故障を発生させる第1の擬似故障発生装置と、
第2の1次キャッシュメモリと、
前記第2の1次キャッシュメモリから1サイクルに対応する距離の範囲内に配置され、前記第2の1次キャッシュメモリの書き込みデータと前記第2の1次キャッシュメモリからの読み出しデータのうち少なくとも一方に擬似故障を発生させる第2の擬似故障発生装置と、
前記第1の擬似故障発生装置および前記第2の擬似故障発生装置に対し、前記擬似故障の内容と前記擬似故障の発生とを指示する擬似故障制御装置と、
を備え、
前記第1の擬似故障発生装置及び前記第2の擬似故障発生装置は、前記擬似故障制御装置から指示された前記擬似故障の内容を保持する擬似故障内容保持レジスタを備え、前記擬似故障制御装置から前記擬似故障の発生を指示された場合に前記擬似故障内容保持レジスタの内容に対応する擬似故障を発生させることを特徴とするプロセッサコア。 - 第1のプロセッサコアと第2のプロセッサコアと前記第1及び第2のプロセッサコアから共有される2次キャッシュメモリを有する演算処理装置において、
前記第1及び第2のプロセッサコアは、
前記2次キャッシュメモリが記憶するデータの一部を保持する第1の1次キャッシュメモリと、
前記第1の1次キャッシュメモリから1サイクルに対応する距離の範囲内に配置され、前記第1の1次キャッシュメモリの書き込みデータと前記第1のキャッシュメモリからの読み出しデータのうち少なくとも一方に擬似故障を発生させる第1の擬似故障発生装置と、
前記2次キャッシュメモリが記憶するデータの一部を保持する第2の1次キャッシュメモリと、
前記第2の1次キャッシュメモリから1サイクルに対応する距離の範囲内に配置され、前記第2の1次キャッシュメモリの書き込みデータと前記第2の1次キャッシュメモリからの読み出しデータのうち少なくとも一方に擬似故障を発生させる第2の擬似故障発生装置と、
前記第1の擬似故障発生装置および前記第2の擬似故障発生装置に対し、前記擬似故障の内容と前記擬似故障の発生とを指示する擬似故障制御装置と、
を備え、
前記第1の擬似故障発生装置及び前記第2の擬似故障発生装置は、前記擬似故障制御装置から指示された前記擬似故障の内容を保持する擬似故障内容保持レジスタを備え、前記擬似故障制御装置から前記擬似故障の発生を指示された場合に前記擬似故障内容保持レジスタの内容に対応する擬似故障を発生させることを特徴とする演算処理装置。 - 第1のプロセッサコアと第2のプロセッサコアと前記第1及び第2のプロセッサコアから共有されるとともに2次キャッシュメモリを備える演算処理装置と、前記演算処理装置に接続されるとともに前記2次キャッシュメモリにデータを供給する記憶装置を有する情報処理装置において、
前記演算処理装置が有する前記第1及び第2のプロセッサコアは、
前記2次キャッシュメモリが記憶するデータの一部を保持する第1の1次キャッシュメモリと、
前記第1の1次キャッシュメモリから1サイクルに対応する距離の範囲内に配置され、前記第1の1次キャッシュメモリの書き込みデータと前記第1のキャッシュメモリからの読み出しデータのうち少なくとも一方に擬似故障を発生させる第1の擬似故障発生装置と、
前記2次キャッシュメモリが記憶するデータの一部を保持する第2の1次キャッシュメモリと、
前記第2の1次キャッシュメモリから1サイクルに対応する距離の範囲内に配置され、前記第2の1次キャッシュメモリの書き込みデータと前記第2の1次キャッシュメモリからの読み出しデータのうち少なくとも一方に擬似故障を発生させる第2の擬似故障発生装置と、
前記第1の擬似故障発生装置および前記第2の擬似故障発生装置に対し、前記擬似故障の内容と前記擬似故障の発生とを指示する擬似故障制御装置と、
を備え、
前記第1の擬似故障発生装置及び前記第2の擬似故障発生装置は、前記擬似故障制御装置から指示された前記擬似故障の内容を保持する擬似故障内容保持レジスタを備え、前記擬似故障制御装置から前記擬似故障の発生を指示された場合に前記擬似故障内容保持レジスタの内容に対応する擬似故障を発生させることを特徴とする情報処理装置。 - 擬似故障制御装置が、第1の故障発生対象回路に擬似故障を発生させる第1の擬似故障発生装置と、第2の故障発生対象回路に擬似故障を発生させる第2の擬似故障発生装置のうちいずれかを選択して前記擬似故障の内容を選択した擬似故障発生装置に出力するステップと、
前記選択された擬似故障制御装置が前記擬似故障の内容をレジスタに格納するステップと、
前記擬似故障制御装置が、前記擬似故障の発生を指示するステップと、
前記選択された擬似故障制御装置が前記擬似故障制御装置の指示を受けて、前記レジスタに保持した内容の擬似故障を発生させるステップと
を含んだことを特徴とする擬似故障制御方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009296260A JP5544878B2 (ja) | 2009-12-25 | 2009-12-25 | 故障制御装置、プロセッサコア、演算処理装置、情報処理装置および擬似故障制御方法 |
US12/974,336 US8468397B2 (en) | 2009-12-25 | 2010-12-21 | Error controlling system, processor and error injection method |
EP10196821.2A EP2348415B1 (en) | 2009-12-25 | 2010-12-23 | Error controlling system and error injection method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009296260A JP5544878B2 (ja) | 2009-12-25 | 2009-12-25 | 故障制御装置、プロセッサコア、演算処理装置、情報処理装置および擬似故障制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011138211A true JP2011138211A (ja) | 2011-07-14 |
JP5544878B2 JP5544878B2 (ja) | 2014-07-09 |
Family
ID=43836816
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009296260A Active JP5544878B2 (ja) | 2009-12-25 | 2009-12-25 | 故障制御装置、プロセッサコア、演算処理装置、情報処理装置および擬似故障制御方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8468397B2 (ja) |
EP (1) | EP2348415B1 (ja) |
JP (1) | JP5544878B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014182499A (ja) * | 2013-03-18 | 2014-09-29 | Fujitsu Ltd | Dimm擬似故障発生方法およびdimm擬似故障発生装置 |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2013077890A1 (en) * | 2011-11-22 | 2013-05-30 | Intel Corporation | Collaborative processor and system performance and power management |
US10235278B2 (en) * | 2013-03-07 | 2019-03-19 | International Business Machines Corporation | Software testing using statistical error injection |
JP2015056061A (ja) * | 2013-09-12 | 2015-03-23 | 株式会社東芝 | 擬似故障発生装置 |
US9996439B2 (en) * | 2015-09-23 | 2018-06-12 | Qualcomm Incorporated | Self-error injection technique for point-to-point interconnect to increase test coverage |
US10127121B2 (en) * | 2016-06-03 | 2018-11-13 | International Business Machines Corporation | Operation of a multi-slice processor implementing adaptive failure state capture |
JP7251949B2 (ja) * | 2018-11-06 | 2023-04-04 | ルネサスエレクトロニクス株式会社 | 半導体装置、半導体システム及びテスト制御方法 |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5621253A (en) * | 1979-07-28 | 1981-02-27 | Fujitsu Ltd | Virtual failure generating system |
JPS5839351A (ja) * | 1981-08-31 | 1983-03-08 | Fujitsu Ltd | 擬似障害発生回路 |
JPS5987560A (ja) * | 1982-11-12 | 1984-05-21 | Fujitsu Ltd | 擬似エラ−発生方式 |
JPS6482140A (en) * | 1987-09-24 | 1989-03-28 | Shikoku Nippon Denki Software | Pseudo fault generating system |
JPH01261732A (ja) * | 1988-04-13 | 1989-10-18 | Hitachi Ltd | マイクロプログラムの試験のための擬似障害発生方法 |
JPH04369046A (ja) * | 1991-06-18 | 1992-12-21 | Fujitsu Ltd | 活性チェック回路のテスト方式 |
JPH0713803A (ja) * | 1993-06-29 | 1995-01-17 | Nec Corp | 疑似障害発生システム |
JP2000322284A (ja) * | 1999-05-07 | 2000-11-24 | Nec Ibaraki Ltd | 疑似多重障害発生装置 |
JP2007200300A (ja) * | 2006-01-26 | 2007-08-09 | Internatl Business Mach Corp <Ibm> | 方法、プロセッサ・システム、情報処理システム(プロセッサ・システムでエラー情報を処理し、エラーを注入する方法および装置) |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0415834A (ja) * | 1990-05-09 | 1992-01-21 | Nec Corp | コンピュータの試験方式 |
US5933623A (en) * | 1995-10-26 | 1999-08-03 | Hitachi, Ltd. | Synchronous data transfer system |
JP3137056B2 (ja) * | 1997-11-19 | 2001-02-19 | 日本電気株式会社 | 故障伝搬経路抽出システム及びその方法並びにその制御プログラムを記録した記録媒体 |
JP3709289B2 (ja) * | 1998-09-01 | 2005-10-26 | 株式会社日立製作所 | データ再送を実行するデータ送受信装置及び並列プロセッサシステム |
US6816992B2 (en) * | 2001-02-28 | 2004-11-09 | Tektronix, Inc. | Test generator having a poisson distribution error signal |
US20040034820A1 (en) * | 2002-08-15 | 2004-02-19 | Soltis, Donald C. | Apparatus and method for pseudorandom rare event injection to improve verification quality |
US7222270B2 (en) * | 2003-01-10 | 2007-05-22 | International Business Machines Corporation | Method for tagging uncorrectable errors for symmetric multiprocessors |
US20040243882A1 (en) * | 2003-05-27 | 2004-12-02 | Sun Microsystems, Inc. | System and method for fault injection and monitoring |
US7669095B2 (en) * | 2006-02-01 | 2010-02-23 | International Business Machines Corporation | Methods and apparatus for error injection |
WO2007096997A1 (ja) * | 2006-02-24 | 2007-08-30 | Fujitsu Limited | メモリ制御装置およびメモリ制御方法 |
JP4930024B2 (ja) * | 2006-12-08 | 2012-05-09 | 富士通株式会社 | 送信装置及び受信装置並びにデータ伝送方法 |
US8627163B2 (en) * | 2008-03-25 | 2014-01-07 | Micron Technology, Inc. | Error-correction forced mode with M-sequence |
JP2012137994A (ja) * | 2010-12-27 | 2012-07-19 | Toshiba Corp | メモリシステムおよびその制御方法 |
-
2009
- 2009-12-25 JP JP2009296260A patent/JP5544878B2/ja active Active
-
2010
- 2010-12-21 US US12/974,336 patent/US8468397B2/en active Active
- 2010-12-23 EP EP10196821.2A patent/EP2348415B1/en not_active Not-in-force
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5621253A (en) * | 1979-07-28 | 1981-02-27 | Fujitsu Ltd | Virtual failure generating system |
JPS5839351A (ja) * | 1981-08-31 | 1983-03-08 | Fujitsu Ltd | 擬似障害発生回路 |
JPS5987560A (ja) * | 1982-11-12 | 1984-05-21 | Fujitsu Ltd | 擬似エラ−発生方式 |
JPS6482140A (en) * | 1987-09-24 | 1989-03-28 | Shikoku Nippon Denki Software | Pseudo fault generating system |
JPH01261732A (ja) * | 1988-04-13 | 1989-10-18 | Hitachi Ltd | マイクロプログラムの試験のための擬似障害発生方法 |
JPH04369046A (ja) * | 1991-06-18 | 1992-12-21 | Fujitsu Ltd | 活性チェック回路のテスト方式 |
JPH0713803A (ja) * | 1993-06-29 | 1995-01-17 | Nec Corp | 疑似障害発生システム |
JP2000322284A (ja) * | 1999-05-07 | 2000-11-24 | Nec Ibaraki Ltd | 疑似多重障害発生装置 |
JP2007200300A (ja) * | 2006-01-26 | 2007-08-09 | Internatl Business Mach Corp <Ibm> | 方法、プロセッサ・システム、情報処理システム(プロセッサ・システムでエラー情報を処理し、エラーを注入する方法および装置) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014182499A (ja) * | 2013-03-18 | 2014-09-29 | Fujitsu Ltd | Dimm擬似故障発生方法およびdimm擬似故障発生装置 |
Also Published As
Publication number | Publication date |
---|---|
US8468397B2 (en) | 2013-06-18 |
EP2348415A2 (en) | 2011-07-27 |
US20110161747A1 (en) | 2011-06-30 |
EP2348415A3 (en) | 2015-03-04 |
EP2348415B1 (en) | 2016-11-02 |
JP5544878B2 (ja) | 2014-07-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5544878B2 (ja) | 故障制御装置、プロセッサコア、演算処理装置、情報処理装置および擬似故障制御方法 | |
TWI502376B (zh) | 多處理器資料處理系統中之錯誤偵測之方法及系統 | |
US7698594B2 (en) | Reconfigurable processor and reconfiguration method executed by the reconfigurable processor | |
US6845467B1 (en) | System and method of operation of dual redundant controllers | |
US7568138B2 (en) | Method to prevent firmware defects from disturbing logic clocks to improve system reliability | |
JP5983362B2 (ja) | 試験方法、試験プログラム、および、試験制御装置 | |
JP2009059005A (ja) | デバッグシステム、デバッグ装置および方法 | |
US11625316B2 (en) | Checksum generation | |
US7774690B2 (en) | Apparatus and method for detecting data error | |
KR101478907B1 (ko) | 신호 처리 회로 및 이를 사용한 시험 장치 | |
JP2017010273A (ja) | 半導体故障検出装置 | |
Adetomi et al. | A fault-tolerant ICAP controller with a selective-area soft error mitigation engine | |
US20130232385A1 (en) | Latency Detection in a Memory Built-In Self-Test by Using a Ping Signal | |
JP2011008702A (ja) | 故障処理装置 | |
JP2009193305A (ja) | マルチコアlsi | |
JP5269067B2 (ja) | プログラム実行装置およびその制御方法 | |
JP5910356B2 (ja) | 電子装置、電子装置制御方法及び電子装置制御プログラム | |
JP2007058450A (ja) | 半導体集積回路 | |
JP5331725B2 (ja) | 周辺デバイス部のオンラインテスト機能を備えたcpuボード、及びそのオンラインテスト方法 | |
JP2009009270A (ja) | 論理検証装置、論理検証方法 | |
JP5561790B2 (ja) | ハードウェア障害被疑特定装置、ハードウェア障害被疑特定方法、及びプログラム | |
US20220398158A1 (en) | Memory safety interface configuration | |
TWI789983B (zh) | 電源管理方法及電源管理裝置 | |
JP2009276985A (ja) | 半導体集積回路装置 | |
US10120737B2 (en) | Apparatus for detecting bugs in logic-based processing devices |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120910 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140121 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140324 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140415 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140428 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5544878 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |