JP2005123989A - 半導体集積回路 - Google Patents
半導体集積回路 Download PDFInfo
- Publication number
- JP2005123989A JP2005123989A JP2003358291A JP2003358291A JP2005123989A JP 2005123989 A JP2005123989 A JP 2005123989A JP 2003358291 A JP2003358291 A JP 2003358291A JP 2003358291 A JP2003358291 A JP 2003358291A JP 2005123989 A JP2005123989 A JP 2005123989A
- Authority
- JP
- Japan
- Prior art keywords
- pull
- analog
- integrated circuit
- semiconductor integrated
- analog input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
【課題】 搭載されたアナログ・ディジタル変換器における多数のアナログ入力チャネルに対する断線チェックを効率化する。
【解決手段】 アナログ・ディジタル変換器(6)と、中央処理装置(2)と、プログラムメモリ(4)とを有し、前記アナログ・ディジタル変換器は、多入力セレクタ(PORT1〜PORT8)を有すると共に、多入力セレクタとアナログ入力パッドとの配線(L1〜L8)の各々に設けられた電流設定素子(M1〜M8)と、電流設定素子のオン・オフを制御するレジスタ(7)とを有し、前記レジスタの設定はプログラムメモリに格納された設定プログラムを前記中央処理装置が実行することによって行ない、アナログパッドの外部における断線をチェック可能にする。
【選択図】 図1
Description
本発明は、アナログ・ディジタル変換器(A/D変換器)を備えた半導体集積回路、特に、アナログ入力パッドに外部で接続するアナログ入力配線の断線、アナログ入力パッドに内部で接続するアナログ入力セレクタのスイッチ不良のチェックを可能にするテスト対応技術に関し、例えば、車載用のマイクロコンピュータに適用して有効な技術に関する。
半導体集積回路に搭載されたA/D変換器のアナログ入力パッドに外部で接続するアナログ入力配線の断線チェックを可能にするのに、半導体集積回路の実装ボード上で前記アナログ入力パッドにプルアップ抵抗又はプルダウン抵抗を外付けし、プルアップ抵抗又はプルダウン抵抗をオン動作させる。この状態でA/D変換によるチェック動作を行なうと、断線時にはA/D変換結果はプルアップ又はプルダウンの状態で決まり、非断線時にはA/D変換結果はアナログ入力に応答する。この相違によって断線チェックを行なうことができる。特許文献1にはプルダウン抵抗を用いたアナログ入力の断線チェックについて記載があり、特許文献2にはプルアップ抵抗を用いたアナログ入力の断線チェックについて記載がある。
本発明者は半導体集積回路に搭載されたA/D変換器のアナログ入力に対する外部の断線チェックと、内部におけるアナログ入力セレクタによる選択・非選択チェックについて検討した。これによれば、前者においては、断線チェック用のプルアップ素子又はプルダウン素子を半導体集積回路に形成すれば、外付け部品点数の減少に資することができるが、更に、多数のアナログ入力チャネルに対する断線チェックの効率化と、チェックを行なう時期の妥当性について考慮することの必要性が本発発明者によって見出された。
後者の選択・非選択チェックについては、アナログ入力を一つずつ選択していけば選択・非選択チェックは可能であるが、多数のアナログ入力チャネルに対してはテスト時間が長くなる。テスト時間短縮のために、全アナログ入力チャネルを並列選択した状態で各アナログ入力チャネルの入力抵抗を順次計測する全チャネル選択テストを行なえばよいが、常時オフ状態の故障に対して不具合を検出することができない。また、後者の接続チェックとして、全アナログ入力チャネルを非選択した状態で隣接アナログ入力端子間のリーク電流値を計測する全チャネル非選択テストを行なうことも可能であるが、この場合は複数チャネルが常時オン状態の故障に対して不具合を検出することができない。
本発明の目的は、搭載されたアナログ・ディジタル変換器における多数のアナログ入力チャネルに対する断線チェックを効率化することができ、チェックを行なう時期の妥当性について考慮された半導体集積回路を提供することにある。
本発明の別の目的は、搭載されたアナログ・ディジタル変換器の内部におけるアナログ入力セレクタによる選択・非選択チェックにつて、アナログ入力チャネルの常時オフ状態の故障に対しても、常時オン状態の故障に対しても不具合を検出することを可能にする半導体集積回路を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
〔1〕半導体集積回路は、アナログ・ディジタル変換器と、中央処理装置と、プログラムメモリとを有し、前記アナログ・ディジタル変換器は、多入力セレクタを有すると共に、前記多入力セレクタとアナログ入力パッドとの配線の各々に設けられた電流設定素子と、前記電流設定素子のオン・オフを制御するレジスタとを有し、前記レジスタの設定は前記プログラムメモリに格納された設定プログラムを前記中央処理装置が実行することによって行ない、アナログパッドの外部における断線をチェック可能にする。前記レジスタの設定は前記プログラムメモリに格納された設定プログラムを前記中央処理装置が実行することによって行なうから,搭載されたアナログ・ディジタル変換器における多数のアナログ入力チャネルに対する断線チェックを効率化することができる。
本発明の具体的な形態として、前記電流設定素子はプルアップトランジスタ又はプルダウントランジスタである。
本発明の具体的な形態として、前記中央処理装置は半導体集積回路のパワーオンリセットの指示に応答して前記設定プログラムを実行する。例えば半導体集積回路がエアバッグやエンジンの制御に用いられる車載用途等とされることを考慮すれば、パワーオンリセットの指示に応答して前記設定プログラムを実行することは、半導体集積回路による制御対象が動作可能にされる当初においてそのチェックを行なうことができるという点において、チェックを行なう時期の妥当性が考慮されている。パワーオンリセット後は、前記中央処理装置は半導体集積回路のパワーオンリセットの後に間欠的に前記設定プログラムを実行してもよい。その後の不具合についても即座に対処可能になる。
本発明の具体的な形態として、前記多入力セレクタの各入力チャネルは、サンプルホールド回路へ接続するトランスファゲートに並列接続されたバッファアンプを有する。アナログサンプル動作において、最初はバッファアンプの増幅出力をサンプル入力とし、その後、サンプル入力をトランスファゲートの出力に切り換える。これにより、アナログサンプル入力の初期的信号量が大きくなるからアナログサンプル動作の高速化に資することができる。
このとき、前記電流設定素子はバッファアンプの入力側に接続される。仮に前記電流設定素子がバッファアンプの出力側に接続されるとすると、バッファアンプは断線に応ずる入力を増幅するから、バッファアンプの出力をプルアップ又はプルダウンによって速やかに強制することは難しいからである。
〔2〕本発明の別の観点による半導体集積回路は、アナログ・ディジタル変換器と、中央処理装置と、プログラムメモリとを有し、前記アナログ・ディジタル変換器は、多入力セレクタを有すると共に、前記多入力セレクタの各々のトランスファゲートをサンプルホールド回路に接続する配線経路に設けられたプルアップ素子及びプルダウン素子と、前記プルアップ素子及びプルダウン素子のオン・オフを制御するレジスタとを有し、前記レジスタの設定は前記プログラムメモリに格納された設定プログラムを前記中央処理装置が実行することによって行ない、前記トランスファゲートのスイッチ状態をチェック可能にする。これによれば、搭載されたアナログ・ディジタル変換器の内部におけるアナログ入力セレクタのトランスファゲートに対する全選択、全非選択において、プルアップトランジスタからの電流供給、プルダウントランジスタへの電流引き込みが利用可能になるから、アナログ・ディジタル変換器の内部におけるアナログ入力セレクタによる選択・非選択チェックにつて、アナログ入力チャネルの常時オフ状態の故障に対しても、常時オン状態の故障に対しても不具合を検出することが可能になる。前記レジスタの設定は前記プログラムメモリに格納された設定プログラムを前記中央処理装置が実行することによって行なうから,搭載されたアナログ・ディジタル変換器における多数のアナログ入力チャネルに対する断線チェックを効率化することができる。
本発明の更に別に観点による半導体集積回路では、前記プルアップ素子及びプルダウン素子のオン・オフを制御する外部端子を採用し、外部から前記外部端子に与えられる信号の状態に従って前記トランスファゲートのスイッチ状態をチェック可能にする。
前記プルアップ素子及びプルダウン素子はテストモードが設定されていることを条件にオン・オフ制御可能にされるのがよい。通常動作で前記プルアップ素子又はプルダウン素子がオン状態におかれると、アナログ・ディジタル変換動作に誤りを生ずるからである。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
すなわち、搭載されたアナログ・ディジタル変換器における多数のアナログ入力チャネルに対する断線チェックを効率化することができ、チェックを行なう時期の妥当性について考慮された半導体集積回路を実現することができる。
搭載されたアナログ・ディジタル変換器の内部におけるアナログ入力セレクタによる選択・非選択チェックについて、アナログ入力チャネルの常時オフ状態の故障に対しても、常時オン状態の故障に対しても不具合を検出することを可能にする半導体集積回路を実現することができる。
図1には本発明の一例に係るマイクロコンピュータが示される。同図に示されるマイクロコンピュータ1は、相補型MOS集積回路製造技術などにより単結晶シリコン等の1個の半導体基板に形成される。
マイクロコンピュータ1は、代表的に示された中央処理装置(CPU)2、ランダム・アクセス・メモリ(RAM)3、リード・オンリ・メモリ(ROM)4、バス・ステート・コントローラ(BSC)5、アナログ・ディジタル(A/D)変換器(ADC)6、コントロールレジスタ(CREG)7及びアナログポート8等を内部回路モジュールとして有する。前記RAM3、ROM4、BSC5、ADC6及びCREG7はアドレスバス9及びデータバス10を介してCPU2によりアクセス可能にされる。RAM3はCPU2のワーク領域とされ、ROM4はCPU2の動作プログラムなどを保有する。
ADC6は特に制限されないが、逐次比較型A/D変換器の回路構成を有し、アナログ入力をサンプルホールド回路の容量素子にサンプルホールドし、ホールドした電荷によって得られる電圧を2分法による比較電圧と逐次比較し、順次上位ビットよりディジタル値を決めていく。
ADC6には多入力セレクタ若しくはアナログ入力セレクタとして例えば8個のアナログ入力ポートPORT1〜PORT8が割当てられる。各々のアナログ入力ポートPORT1〜PORT8は代表的に示されたトランスファゲートTG1〜TG8と、nチャンネル型のプルダウンMOSトランジスタM1〜M8を有する。
前記トランスファゲートTG1〜TG8は、一端が対応するアナログ入力パッドAN1〜AN8に接続され、他端がADC6のアナログ入力端子Ainに共通接続され、対応するチャネル制御信号CTRc1〜CTRc8によってスイッチ制御される。A/D変換動作が選択されるアナログ入力ポートのトランスファゲートがオン状態にされ、それ以外のアナログ入力ポートのトランスファゲートはオフ状態にされる。アナログ入力パッドAN1〜AN8には例えば各種センサSEN1〜SEN8が配線L1〜L8を介して接続され、A/D変換されるべきアナログ信号が供給される。マイクロコンピュータ1が例えば自動車のエアバッグ制御システムに実装される場合に前記センサSEN1〜SEN8は車内の随所に配置されて衝撃を感知する重力センサなどとされる。各々のアナログ入力ポートPORT1〜PORT8と、対応するアナログ入力パッドAN1〜AN8とが夫々アナログ入力チャネルとして位置付けられる。
プルダウンMOSトランジスタM1〜M8は前記CREG7に設定される制御データに従って生成されるプルダウン制御信号CTRp1〜CTRc8によってスイッチ制御される。前記CREG7の設定は前記ROM4に格納された設定プログラムを前記CPU2が実行することによって行ない、アナログパッドAN1〜AN8の外部における配線L1〜L8の断線をチェック可能にする。プルダウンMOSトランジスタM1〜M8はオン状態で100キロオーム以上の高抵抗とされる。プルダウンMOSトランジスタM1〜M8の内の1つのプルダウンMOSトランジスタMi(i=1,2,…,8)がオン状態にされたアナログ入力チャネルのアナログ入力パッドANiに接続する配線Liが断線していなければ、ADC6はセンサSENiからのアナログ出力に応じたディジタル出力を得ることができる。これに対し、当該配線Liが断線していれば、回路の接地電位に収束するディジタル出力が得られることになり、断線時を正常時と明確に区別可能になる。
図2には図1のマイクロコンピュータ1を適用した制御システムの概略が例示される。同図に示される制御システム20は、特に制限されないが、自動車のエアバッグ制御システムに利用される。制御システム20は、代表的に示される電源電圧検出回路21、重力センサSENi、メータパネルの表示装置22、及びエアバッグ起動回路23及びマイクロコンピュータ1等を有する。マイクロコンピュータ1は図1で説明した構成を有するが、図2では更には、電源電圧検出回路21から出力されるパワーオンリセット信号RESの入力バッファ12、メータパネルの表示装置21に対する表示データの出力ポート13、エアバッグ起動回路22に対する制御データの出力ポート14が追加的に図示される。パワーオンリセット信号RESによってリセットが指示されるとマイクロコンピュータ1の各種内部ノード等が初期化され、この後、パワーオンリセット信号RESによるリセット指示が解除されると、CPU2はROM4が保有する初期化プログラムを所定の番地から実行開始する。
図3にはCPU2によるアナログ入力配線Liの断線チェック処理手順が例示される。パワーオンリセットの解除によって(S1)マイクロコンピュータの初期化処理が開始される(S2)。初期化処理はCPU2が所定の初期化プログラムを実行することによって行なわれる。初期化プログラムの実行処理では、内部レジスタの初期化(S2a)、RAMの初期化(S2b)が行なわれ、アナログ入力配線の断線チェック処理が行なわれる。断線チェック処理はCPU2が断線チェックプログラムを実行することによって行なわれる。断線チェックは全てのアナログ入力チャネル(パッドAN1〜AN8)に対して順次行なわれる。先ず最初に断線チェックを行なうアナログ入力チャネルとしてアナログ入力パッドAN1を持つアナログ入力チャネルが選択され(S2c)、制御レジスタ7に、プルダウンMOSトランジスタM1をオン状態とし、その他のプルダウンMOSトランジスタM2〜M8をオフ状態にする制御データが設定される(S2d)。設定後、トランスファゲートTG1を介してアナログ入力パッドAN1からの入力をサンプルホールドして、A/D変換を行なう(S2e)。A/D変換結果に対して断線又は非断線の何れであるかを判定し(S2f)、断線であればエラー処理として例えばアナログ入力の断線ワーニング信号をポートから出力して、当該断線のエラー表示を表示装置21に表示させて、当該アナログ入力チャネルに対する断線チェック処理を終了する(S2g)。非断線であれば、残りのアナログ入力パッドAN2〜AN8に対して同様の断線チェック処理を繰り返す(S2h)。全てのアナログ入力パッドAN1〜AN8に対して断線を生じていなければ断線チェック処理を終了する。断線チェック処理を終了した後、その他の処理ルーチンの実行に遷移してその他の内部回路に対する初期化もしくはエラーチェックなどが行なわれる(S2i)。一旦表示装置21に表示されたアナログ入力の断線ワーニングは制御システムの電源遮断まで維持されてよい。初期化処理の後はメインプログラムの実行に遷移し(S3)、過大な衝撃の発生、高温化、電圧低下などの規定のイベントの発生を待ち(S4)、イベントの発生を検出すると、当該イベントに応答する処理ルーチンを実行して応答する(S5)。電源が遮断されるまで、イベント発生待ち(S4)とイベント処理(S5)のループを繰り返す。
プルダウンMOSトランジスタのM1〜M8スイッチ制御を行なう前記コントロールレジスタ7の設定や断線チェックのためのA/D変換動作等の断線チェック処理は前記ROM4に格納された断線チェックプログラムを前記CPU2が実行することによって行なうから、搭載されたA/D変換器6における多数のアナログ入力チャネルに対する断線チェックを効率化することができる。
図4にはメインプログラムに遷移した後に定期的にアナログ入力配線の断線チェック処理S6を行なうようにした処理手順が例示される。図3との相違点は、イベント待ち(S4)で規定時間を経過する毎にアナログ入力配線の断線チェック処理(S6)に遷移して、図3と同様の断線チェック(S2c〜S2h)を行なうようにした点である。断線チェックを行なっている間に、A/D変換を要求するイベントが発生したときは、断線チェック処理を中断し、当該イベントを優先させる。当該イベントによるA/D変換処理が終了した後に断線チェックに復帰される。パワーオンリセット後の不具合についても即座に対処可能になる。
図5にはアナログ入力ポートの別の例が示される。図1との相違点は、A/D変換器6のサンプルホールド回路31へ接続するトランスファゲートTGiに並列接続されたバッファアンプ30を有する。バッファアンプ30は例えばボルテージフォロアアンプで構成される。アナログサンプル動作において、最初はバッファアンプ30の増幅出力をサンプル入力とし、その後、サンプル入力をトランスファゲートTGiの出力に切り換える。これにより、アナログサンプル入力の初期的信号量が大きくなるからアナログサンプル動作の高速化に資することができる。このとき、前記プルダウンMOSトランジスタMiはバッファアンプ30の入力側に接続される。仮に前記プルダウンMOSトランジスタMiがバッファアンプ30の出力側に接続されるとすると、バッファアンプ30は断線に応ずる入力を増幅するから、バッファアンプ30の出力をプルダウンによって速やかに強制することは難しくなるからである。要する断線チェックの信頼性を向上し、且つチェック時間を短縮するのに好適である。バッファアンプ30のアンプ活性化制御信号φampはサンプルホールドタイミングの前半でイネーブルにされてADC6から出力される。
尚、図5のトランスファゲートは2個のCMOSトランスファゲートを直列接続した回路として図示されているがこれに限定されるものではない。また、アナログ入力パッドANiの近傍にはESD(electrostatic discharge)保護回路32が図示されている。
図6にはアナログ入力セレクタとしてのアナログ入力ポートとA/D変換器との接続チェックのための構成が例示される。図6に示される構成は図1と同様にマイクロコンピュータにオンチップされたA/D変換器のための構成とされる。
各々のトランスファゲートTG1〜TGxをサンプルホールド回路に接続する配線経路にpチャンネル型のプルアップMOSトランジスタM10及びnチャンネル型のプルダウンMOSトランジスタM11が接続される。前記トランスファゲートTG1〜TGx、プルアップMOSトランジスタM10、及びプルダウンMOSトランジスタM11はコントロールレジスタ40の設定値に基づいてオン・オフが制御される。前記コントロールレジスタ40の設定は前記ROM4に格納された接続チェックプログラムを前記CPU2が実行する。コントロールレジスタ40のビット7はA/D変換チャンネルの全選択ビット(allsel)とされ、テストモード時のみ書き換え可能とされる。テストモード時以外はallsel=0、テストモードで全選択テストする場合にallsel=1とされる。ビット6はMOS制御ビット(pullup)でありテストモード時のみ書き換え可能にされる。pullup=1時プルアップMOSトランジスタM10のオン状態が可能にされ、pullup=0のときプルダウンMOSトランジスタM11のオン状態が可能にされる。ビット5はA/D変換器6によるA/D変換動作のスタートビット(ADST)であり、ADST=1の時A/D変換開始、ADST=0の時A/D変換停止を指示する。ビット0〜ビット1はA/D変換チャネルの選択ビット(CH,CH1)とされる。この場合は4個のA/D変換チャネルが存在する場合を想定している。ビット2〜ビット5はその他のA/D変換動作制御、例えば変換モード、変換スピード等に用いるビットとされる。TMはテストモード信号であり、モード信号生成論理41が出力する。モード端子MD0,MD1にテストモードが指定されることによりテストモード信号がイネーブル(=1)にされる。
トランスファゲートTG1〜TGxはCH0,CH1,ADST,allselの各ビットを入力するセレクタロジック42によりスイッチ制御される。トランスファゲートTG1〜TGxとセレクタロジック42の具体例が図7に示される。ADCOMは各A/D変換チャネルに共通のアナログ入力ノードである。
プルアップMOSトランジスタM10は3入力ナンドゲートNAND1の出力によってスイッチ制御される。ナンドゲートNAND1には前記ビットallsel,pullupとテストモード信号TMが入力される。プルダウンMOSトランジスタM11は4入力ナンドゲートNAND2の出力によってスイッチ制御される。ナンドゲートNAND2には前記ビットallsel,pullup,ADSTとテストモード信号TMが入力される。尚、AINSWは選択されたA/D変換チャネルから入力されたアナログ信号のサンプリングスイッチ、REFSWはサンプリングされた電圧を比較されるリファレンス電圧の印加スイッチである。
図8にはレジスタ40の設定状態に対するトランスファゲートTG1〜TGxの選択状態とプルアップ・プルダウン状態が示される。図における上向き矢印は矢印の上欄に記載の論理値と同じであることを意味する。通常モードではトランスファゲートTG1〜TGxとプルアップMOSトランジスタM10及びプルダウンMOSトランジスタM11は全てオフ状態にされる。テストモードにおいて全アナログ入力チャネル選択テスト(全チャネル選択テスト)では全てのトランスファゲートTG1〜TGxがオン状態にされ、プルアップMOSトランジスタM10及びプルダウンMOSトランジスタM11は共にオフ状態にされる。テストモードにおいて全アナログ入力チャネル非選択テスト(全チャネル非選択テスト)では全てのトランスファゲートTG1〜TGxがオフ状態にされ、ビットpullupの論理値に応じてpチャンネル型プルアップMOSトランジスタM10又はnチャンネル型プルダウンMOSトランジスタM11の何れか一方がオン状態にされる。
図9にはアナログ入力ポートとA/D変換器との接続チェック処理手順が例示される。モード端子にテストモードが設定されると(S10)、その後、CPU2によって制御レジスタ40に全チャネル選択テストのための制御データが設定される(S11)。そしてアナログ入力パッドの2端子に測定系を接続し、各端子間に流れる電流を測定する(S12)。
次に、CPU2によって全チャネル非選択テストのための制御データ及びプルアップMOSトランジスタをオン動作させる制御データがレジスタ40設定される(S13)。そして、全アナログ入力パッドに測定系を介して回路の接地電圧VSSを接続し、電流が流れないか否かを確認する(S14)。次に、CPU2によって全チャネル非選択テストのための制御データ及びプルダウンMOSトランジスタをオン動作させる制御データがレジスタ40に設定される(S15)。そして、全アナログ入力パッドに測定系を介して電源電圧VDDを接続し、電流が流れないか否かを確認する(S16)。何れのステップにおいても電流が流れなければトランスファゲートのスイッチング動作は正常である。
全チャネル選択テストのテスト状態は図10に例示される。各端子間に流れる電流を測定して抵抗値を算出することにより、トランスファゲートTG1〜TGxのオン動作異常を検出することができる。
全チャネル非選択テストのテスト状態は図11に例示される。これにより、各トランスファゲートTG1〜TGxのオフ動作異常を検出することができる。要するに、トランスファゲートTG1〜TGxに対する全非選択において、プルアップトランジスタM10からの電流供給、プルダウントランジスタM11への電流引き込みが利用可能になるから、アナログ入力チャネルの常時オフ状態の故障に対しても、常時オン状態の故障に対して不具合を検出することができる。プルアップMOSトランジスタM10及びプルダウンMOSトランジスタM11を採用しない場合には図12の比較例に示されるように全チャネル非選択テストを行なわなければならず、端子間のリーク電流を検出できるには少なくとも一対のトランスファゲートに故障が生じている場合だけである。
上記テストによって検出される不良の一つとして、図13に示されるA/D変換時のスイッチング不良を想定することができる。即ち、複数のA/D変換チャンネルの選択を切り換えてA/D変換するとき、選択されたA/D変換チャネルはアナログ入力のサンプリング、サンプリング信号に対するA/D変換を行なう。非選択のA/D変換チャネルではトランスファゲートはオフ状態でなければならない。例えばAN2のアナログ入力に対して、時刻tjでトランスファゲートのTG1が即座にオフ動作せずに大幅に遅延すると、AN2からのアナログ入力に対するA/D変換動作中に、AN1側のサンプリング容量電圧がトランスファゲートTG1を介してA/D変換動作中のサンプリング容量にリークし、A/D変換精度が低下する事態を生ずる。トランスファゲートに関するそのようなオフ動作不良の検出に役立つ。斯くオフ動作不良は例えばトランスファゲートのスイッチ制御信号線上の異物などによって寄生容量成分が過大になったとき等に生ずると考えられる。
図14にはアナログ入力セレクタとしてのアナログ入力ポートとA/D変換器との接続チェックのための別の構成が例示される。図6との相違点は、前記プルアップMOSトランジスタ及びプルダウンMOSトランジスタのオン・オフを制御する外部端子TM0,TM1を採用し、外部から前記外部端子TM0,TM1に与えられる信号の状態に従って前記トランスファゲートTG1〜TGxのスイッチ状態をチェック可能にする。その他の構成は図6と同様であるからその詳細な説明は省略する。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、アナログ・ディジタル変換器は逐次比較型に限定されず、並列比較型であってもよい。プログラムメモリはマスクROMであってもよいし、電気的に書き換え可能なフラッシュメモリに代表されるようなプログラマブルROMであってもよい。また、図1の電流設定素子はプルダウンMOSトランジスタに限定されず、プルアップMOSトランジスタに変更してもよい。本発明は自動車のエアバッグシステムに適用する場合に限定されず、その他の車載多システム、家電製品、事務機器などにも広く適用することが可能である。
1 マイクロコンピュータ
2 CPU
4 ROM
6 A/D変換器
7 コントロールレジスタ
PORT1〜PORT8 アナログ入力ポート
TG1〜TG8 トランスファゲート
AN1〜AN8 アナログ入力パッド
SEN1〜SEN8 センサ
2 CPU
4 ROM
6 A/D変換器
7 コントロールレジスタ
PORT1〜PORT8 アナログ入力ポート
TG1〜TG8 トランスファゲート
AN1〜AN8 アナログ入力パッド
SEN1〜SEN8 センサ
Claims (9)
- アナログ・ディジタル変換器と、中央処理装置と、プログラムメモリとを有し、
前記アナログ・ディジタル変換器は、多入力セレクタを有すると共に、前記多入力セレクタとアナログ入力パッドとの配線の各々に設けられた電流設定素子と、前記電流設定素子のオン・オフを制御するレジスタとを有し、
前記レジスタの設定は前記プログラムメモリに格納された設定プログラムを前記中央処理装置が実行することによって行ない、アナログパッドの外部における断線をチェック可能にすることを特徴とする半導体集積回路。 - 前記電流設定素子はプルアップトランジスタ又はプルダウントランジスタであることを特徴とする請求項1記載の半導体集積回路。
- 前記中央処理装置は半導体集積回路のパワーオンリセットの指示に応答して前記設定プログラムを実行することを特徴とする請求項1記載の半導体集積回路。
- 前記中央処理装置は半導体集積回路のパワーオンリセットの後に間欠的に前記設定プログラムを実行することを特徴とする請求項3記載の半導体集積回路。
- 前記多入力セレクタの各入力チャネルは、サンプルホールド回路へ接続するトランスファゲートに並列接続されたバッファアンプを有することを特徴とする請求項1記載の半導体集積回路。
- 前記電流設定素子はバッファアンプの入力側に接続されることを特徴とする請求項5記載の半導体集積回路.
- アナログ・ディジタル変換器と、中央処理装置と、プログラムメモリとを有し、
前記アナログ・ディジタル変換器は、多入力セレクタを有すると共に、前記多入力セレクタの各々のトランスファゲートをサンプルホールド回路に接続する配線経路に設けられたプルアップ素子及びプルダウン素子と、前記プルアップ素子及びプルダウン素子のオン・オフを制御するレジスタとを有し、
前記レジスタの設定は前記プログラムメモリに格納された設定プログラムを前記中央処理装置が実行することによって行ない、前記トランスファゲートのスイッチ状態をチェック可能にすることを特徴とする半導体集積回路。 - アナログ・ディジタル変換器と、中央処理装置と、プログラムメモリとを有し、
前記アナログ・ディジタル変換器は、多入力セレクタを有すると共に、前記多入力セレクタの各々のトランスファゲートをサンプルホールド回路に接続する配線経路に設けられたプルアップ素子及びプルダウン素子と、前記プルアップ素子及びプルダウン素子のオン・オフを制御する外部端子とを有し、
外部から前記外部端子に与えられる信号の状態に従って前記トランスファゲートのスイッチ状態をチェック可能にすることを特徴とする半導体集積回路。 - 前記プルアップ素子及びプルダウン素子はテストモードが設定されていることを条件にオン・オフ制御可能にされることを特徴とする請求項7又は8記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003358291A JP2005123989A (ja) | 2003-10-17 | 2003-10-17 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003358291A JP2005123989A (ja) | 2003-10-17 | 2003-10-17 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005123989A true JP2005123989A (ja) | 2005-05-12 |
Family
ID=34614907
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003358291A Pending JP2005123989A (ja) | 2003-10-17 | 2003-10-17 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005123989A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013123144A (ja) * | 2011-12-12 | 2013-06-20 | Omron Automotive Electronics Co Ltd | A/d変換装置 |
JP2014513275A (ja) * | 2011-03-02 | 2014-05-29 | サンディスク テクノロジィース インコーポレイテッド | 接着構造パッド導通検査のためのシステムおよび方法 |
JP2018163170A (ja) * | 2008-01-29 | 2018-10-18 | 株式会社日立製作所 | 電池制御装置 |
-
2003
- 2003-10-17 JP JP2003358291A patent/JP2005123989A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2018163170A (ja) * | 2008-01-29 | 2018-10-18 | 株式会社日立製作所 | 電池制御装置 |
JP2014513275A (ja) * | 2011-03-02 | 2014-05-29 | サンディスク テクノロジィース インコーポレイテッド | 接着構造パッド導通検査のためのシステムおよび方法 |
JP2013123144A (ja) * | 2011-12-12 | 2013-06-20 | Omron Automotive Electronics Co Ltd | A/d変換装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7251766B2 (en) | Test method and test circuit for electronic device | |
KR0155180B1 (ko) | 일치 검출 회로를 갖는 반도체 메모리 디바이스 및 그 테스트 방법 | |
US7324398B2 (en) | Memory devices configured to detect failure of temperature sensors thereof and methods of operating and testing same | |
US6255836B1 (en) | Built-in self-test unit having a reconfigurable data retention test | |
US6501692B1 (en) | Circuit and method for stress testing a static random access memory (SRAM) device | |
US5343429A (en) | Semiconductor memory device having redundant circuit and method of testing to see whether or not redundant circuit is used therein | |
JP4925171B2 (ja) | 半導体集積回路およびその診断方法 | |
US20070189355A1 (en) | Method and apparatus for calibration of an on-chip temperature sensor within a memory device | |
US10014074B2 (en) | Failure analysis and repair register sharing for memory BIST | |
US5841784A (en) | Testing and repair of embedded memory | |
KR100485462B1 (ko) | 집적회로검사방법 | |
US7979760B2 (en) | Test system for conducting parallel bit test | |
US7620853B1 (en) | Methods for detecting resistive bridging faults at configuration random-access memory output nodes | |
EP0801401B1 (en) | Testing and repair of embedded memory | |
JPS6211734B2 (ja) | ||
US6035421A (en) | System for testing a computer built into a control device | |
JP2005123989A (ja) | 半導体集積回路 | |
JP2001085622A (ja) | 半導体集積回路およびその検査方法並びに製造方法 | |
US7617428B2 (en) | Circuits and associated methods for improved debug and test of an application integrated circuit | |
US7286426B2 (en) | Semiconductor memory device | |
US6546510B1 (en) | Burn-in mode detect circuit for semiconductor device | |
US5574857A (en) | Error detection circuit for power up initialization of a memory array | |
US20040039535A1 (en) | Repair of address-specific leakage | |
US6289293B1 (en) | Device and method for testing input-output ports | |
US7760566B2 (en) | Semiconductor memory device for preventing supply of excess specific stress item and test method thereof |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Effective date: 20060928 Free format text: JAPANESE INTERMEDIATE CODE: A621 |
|
A977 | Report on retrieval |
Effective date: 20081225 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090106 |
|
A02 | Decision of refusal |
Effective date: 20090512 Free format text: JAPANESE INTERMEDIATE CODE: A02 |