JP4885163B2 - 半導体装置およびバーンインテスト装置 - Google Patents
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Description
11 制御部
13 試験基板
20 半導体装置
21−1〜21−3 組み合わせ回路
23−1〜23−4 フリップフロップ
24−1〜24−8 フリップフロップ
25 インバータ回路
27 選択回路
28 フリップフロップ
29 選択回路
Claims (22)
- スキャンテスト時にスキャンチェーンを形成する複数のフリップフロップと、
前記スキャンテスト時に外部の接続が開放される入力端子と、
前記スキャンチェーンにテストデータを入力するスキャン入力端子と、
前記スキャンチェーンから出力されるテストの結果を示す結果データを出力するスキャン出力端子と、
前記結果データと前記テストデータとを入力して一方を選択的に出力するループ選択回路と
を備える被試験半導体装置を搭載する試験基板と、
前記被試験半導体装置のバーンインテストの動作を制御する制御信号及び前記テストデータを前記試験基板に供給する制御部と、
を具備し、
前記試験基板は、前記スキャン出力端子と前記入力端子とを接続する配線を備え、
前記制御部は、前記バーンインテストを開始するときに前記試験基板を介して前記テストデータを前記スキャン入力端子に供給する
バーンインテスト装置。 - 前記ループ選択回路は、前記バーンインテストを開始するときに、前記スキャン入力端子から入力される前記テストデータを選択し、前記スキャンチェーンに前記テストデータが設定された後に前記結果データを選択して出力する
請求項1に記載のバーンインテスト装置。 - 前記被試験半導体装置は、信号の論理を反転させるインバータ回路を備え、
前記結果データは、前記インバータ回路によって論理反転されて前記ループ選択回路に入力される
請求項1または請求項2に記載のバーンインテスト装置。 - 前記被試験半導体装置は、前記ループ選択回路を制御する信号を入力するループ制御端子をさらに備え、
前記制御部は、前記試験基板を介して前記ループ制御端子に切り替え信号を供給して前記ループ選択回路が選択する信号を変更する
請求項1から請求項3のいずれかに記載のバーンインテスト装置。 - 前記被試験半導体装置は、
前記スキャンテスト中に固定されたデータが入力されるモード端子と、
所定の固定値データおよび前記モード端子から入力されるデータを入力して一方を選択的に出力するモード選択回路と
をさらに備え、
前記試験基板は、前記モード端子と前記スキャン出力端子とを接続する配線をさらに備え、前記スキャン出力端子に出力される信号を前記モード端子に印加する
請求項1から請求項4のいずれかに記載のバーンインテスト装置。 - 前記被試験半導体装置は、バーンイン設定端子をさらに備え、
前記制御部は、前記バーンインテスト時に前記バーンイン設定端子に前記制御信号を印加して、前記モード選択回路が前記固定値データを選択して出力するように制御する
請求項5に記載のバーンインテスト装置。 - 前記被試験半導体装置は、前記スキャンテストの動作モードを設定する動作モード設定端子を備え、
前記制御部は、前記バーンインテスト時に前記動作モード設定端子に制御信号を印加して、前記モード選択回路が前記固定値データを選択して出力するように制御する
請求項1から請求項6のいずれかに記載のバーンインテスト装置。 - 前記試験基板は、
前記半導体装置に隣接し、スキャンテストのときに外部の接続が開放される隣接入力端子を備える隣接半導体装置をさらに搭載し、
前記スキャン出力端子と前記隣接入力端子とを接続する配線を備える
請求項1から請求項7のいずれかに記載のバーンインテスト装置。 - 前記試験基板に隣接し、スキャンテストのときに外部の接続が開放される隣接入力端子を備える隣接半導体装置を搭載する隣接試験基板と、
前記スキャン出力端子と、前記隣接入力端子とを接続する配線と
をさらに具備する
請求項1から請求項7のいずれかに記載のバーンインテスト装置。 - スキャンテスト時にスキャンチェーンを形成する複数のフリップフロップと、
前記スキャンテスト時に外部の接続が開放される入力端子と、
前記スキャンチェーンにテストデータを入力するスキャン入力端子と、
前記スキャンチェーンから出力されるテストの結果を示す結果データを出力するスキャン出力端子と、
前記結果データと前記テストデータとを入力して一方を選択的に出力するループ選択回路と
を具備し、
前記スキャン出力端子と前記入力端子とを接続する配線を備え、バーンインテスト装置に含まれる試験基板に固定され、バーンインテストを開始するときに前記バーンインテスト装置に含まれる制御部から前記スキャン入力端子を介して前記スキャンチェーンにテストデータを取り込む
半導体装置。 - 前記ループ選択回路は、前記バーンインテストを開始するときに、前記スキャン入力端子から入力される前記テストデータを選択し、前記スキャンチェーンに前記テストデータが設定された後は前記結果データを選択して出力する
請求項10に記載の半導体装置。 - 前記結果データを論理反転して前記ループ選択回路に出力するインバータ回路を備える
請求項10または請求項11に記載の半導体装置。 - 前記ループ選択回路を制御する信号を前記バーンインテスト装置から入力する端子をさらに具備する
請求項10から請求項12のいずれかに記載の半導体装置。 - 前記バーンインテストの1回目のスキャンキャプチャを検出する検出回路を備え、
前記バーンインテストの開始時に、前記テストデータを選択して出力する前記ループ選択回路は、前記検出回路が前記1回目のスキャンキャプチャを検出した後、前記結果データを選択して出力する
請求項10から請求項12のいずれかに記載の半導体装置。 - 前記スキャンテスト中に固定されたデータが入力されるモード端子(MOD)と、
所定の固定値データおよび前記モード端子から入力されるデータを入力して一方を選択的に出力するモード選択回路と
をさらに具備し、
前記試験基板は、前記モード端子と前記スキャン出力端子とを接続する配線をさらに備え、前記スキャン出力端子に出力される信号を前記モード端子に印加する
請求項10から請求項14のいずれかに記載の半導体装置。 - 前記モード選択回路を制御する信号を入力するバーンイン設定端子をさらに備え、
前記モード選択回路は、前記バーンインテストのときに前記バーンイン設定端子に入力される信号に応答して前記所定の固定値データを選択して出力する
請求項15に記載の半導体装置。 - 前記スキャンテストの動作モードを設定する動作モード設定端子を備え、
前記モード選択回路は、前記バーンインテストのときに前記動作モード設定端子に入力される信号に応答して前記所定の固定値データを選択して出力する
請求項15に記載の半導体装置。 - バーンインテスト装置からスキャン入力端子を介して半導体装置に含まれるスキャンチェーンにテストデータを供給するステップと、
取り込まれた前記テストデータに基づいて、組み合わせ回路を介して前記スキャンチェーンに結果データを取り込むスキャンキャプチャステップと、
前記半導体装置に含まれるループ選択回路を制御して、スキャン出力端子から出力される前記結果データに切り替えるモード切替ステップと、
前記結果データをスキャンシフトして前記スキャン出力端子から出力するとともに、前記結果データを前記スキャンチェーンに取り込むループスキャンシフトステップと、
スキャンテスト時に外部の接続を開放される入力端子に、前記半導体装置の外部の試験基板に配された配線を介して前記スキャン出力端子から出力される前記結果データを供給し、前記入力端子を活性化する端子活性化ステップと、
前記ループスキャンシフトステップと前記スキャンキャプチャステップと前記端子活性化ステップとを所定の期間継続するバーンインステップと
を具備する
バーンインテスト方法。 - 前記モード切替ステップは、前記結果データの論理を反転させて前記ループ選択回路に入力するステップを備える
請求項18に記載のバーンインテスト方法。 - 前記モード切替ステップは、前記半導体装置に設けられるループ制御端子から入力される信号に基づいて前記ループ選択回路の出力を切り替えるステップを備える
請求項18または請求項19に記載のバーンインテスト方法。 - 前記モード切替ステップは、
前記バーンインテストの1回目のスキャンキャプチャを検出するステップと、
前記1回目の1回目のスキャンキャプチャが検出されたとき、前記ループ選択回路の出力を切り替えるステップと
を備える
請求項18または請求項19に記載のバーンインテスト方法。 - 前記半導体装置は、前記スキャンテスト中に固定されたデータが入力されるモード端子(MOD)と、所定の固定値データおよび前記モード端子から入力されるデータを入力して一方を選択的に出力するモード選択回路とをさらに具備し、
前記試験基板は、前記モード端子と前記スキャン出力端子とを接続する配線をさらに備え、
前記バーンインテスト時に前記モード選択回路に前記固定値データを出力させるステップをさらに具備する
請求項18から請求項21のいずれかに記載のバーンインテスト方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008049887A JP4885163B2 (ja) | 2008-02-29 | 2008-02-29 | 半導体装置およびバーンインテスト装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008049887A JP4885163B2 (ja) | 2008-02-29 | 2008-02-29 | 半導体装置およびバーンインテスト装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009204578A JP2009204578A (ja) | 2009-09-10 |
JP4885163B2 true JP4885163B2 (ja) | 2012-02-29 |
Family
ID=41146989
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008049887A Expired - Fee Related JP4885163B2 (ja) | 2008-02-29 | 2008-02-29 | 半導体装置およびバーンインテスト装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4885163B2 (ja) |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0798358A (ja) * | 1993-09-29 | 1995-04-11 | Toshiba Corp | 半導体装置 |
JP3509001B2 (ja) * | 1999-12-07 | 2004-03-22 | 松下電器産業株式会社 | 自己診断テスト回路機能を備えた半導体集積回路および半導体集積回路のテスト方法 |
JP2001237379A (ja) * | 2000-02-24 | 2001-08-31 | Sharp Corp | 集積回路の試験回路及び試験方法 |
JP2004108881A (ja) * | 2002-09-17 | 2004-04-08 | Matsushita Electric Ind Co Ltd | 半導体装置 |
JP2007183130A (ja) * | 2006-01-05 | 2007-07-19 | Nec Electronics Corp | バーンインテスト回路、方法、装置、及びパターン生成プログラム |
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JP2009204578A (ja) | 2009-09-10 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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