JPH03277984A - 半導体集積回路試験パターン生成装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積論理回路（以下、ＩＣという）を
検査する検査装置に供給される試験パターンの生成に関
し、特に、前記ＩＣが搭載された電子装置を含む論理状
態を観測することから、前記試験パターンを生成するこ
とに関する。

〔従来の技術〕

従来、任意のＩＣを検査する試験パターンは、論理設計
データベースに基づいた論理回路動作の検証とともに、
予め計算機等のシミュレータを用いて、シミュレーショ
ンを行うことで生成されていた。即ち、前記シミュレー
ション時に、所望の機能動作を入カバターンとして設計
し、前記論理回路動作のシミュレーション出力結果及び
、入カバターンから一つの試験パターンに合成すること
で生成していた。特に上記シミュレータでは、ＩＣ外部
端子のポート機能の情報（例えば、前記端子が出力状態
や入力状態や）１イインピーダンス状態になること。）
も合わせて生成されていた。

また、従来試験パターン生成の補助ツールとして、論理
回路測定装置（例えば、オシロスコープやロジックアナ
ライザと称する測定機）が存在しており、測定箇所の論
理状態の情報及び、時間の情報を観測することができた
。但し、前記論理回路測定装置は、それ自体でＩＣ外部
端子のポート機能の情報を独立に有しない為に、予めそ
の情報を設計し、観測した前記の情報に付加することに
より試験パターンを生成していた。

〔発明が解決しようとする課題〕 近年、ＩＣはさまざまな分野で使用され、その結果、多
様な機能を持つ製品が開発されている。

従って、前記ＩＣの論理動作はますます複雑に且つ、多
くの状態を遷移する様になっている。また一方、製品と
して出荷された後の品質はますます高品質な製品が要求
され、その品質レベルは年々上昇している。

この様な背景から、前記ＩＣの機能を検査する試験パタ
ーンは年々増加し、その試験パターンの設計に要する工
数もますます増加している。

しかしながら、前記シミュし・−夕により、すべての機
能を表現する試験パターンを設計し、予め検証すること
は非常に困難であるのみならず、前記試験パターン生成
に要する時間コストも経済的でないという欠点がある。

例えば、前記ＩＣの試験パターンが完全である為には、
前記ＩＣの論理回路を真理値表どおりに完全に動作させ
ることが必要である。前記ＩＣが複雑な論理回路から成
る場合、前記論理回路の真理値表の入力組合せは非常に
大きな値になる。例えば、ｍ個のフリップフロップな持
つｎ入力の順序回路を網羅的に（ｅｘｈ−ａｕｓｔｉｖ
ｅｌｙ）検査しようとすると、完全な検査のために必要
な入力組合せは、総数で２’Ｘ２″＝２”’になる。

上記の結果、前記真理値表を前記シミュレーションで生
成する時間コストが経済的でない。

また上述した試験パターン生成補助ツールとしての論理
回路測定装置は、観測箇所の論理状態の情報及び、時間
の情報を得ることができるが、ＩＣ外部端子のポート機
能の情報を予め設計する重要があるという欠点がある為
、試験パターンの自動生成の障害となっていた。

以上から、試験パターン生成に要する時間コストが経済
的であるためには、前記ＩＣの搭載した電子装置の動作
状態から前記ＩＣの動作状態の情報を十分厳選して抽出
し、特、にＩＣ外部端子のポート機能の情報も合わせて
試験パターンを自動生成するＩＣ試験パターン生成装置
が重要になってきた。

〔課題を解決するための手段〕

本発明は、前記プローブの閾値設定が複数個任意にでき
、且つ可変設定できることで、閾値に応じた論理データ
に変換する第一の機能ブロックを有するプローブと、前
記論理データのデータ変換時間の情報を取得する第二の
機能ブロックを有するプローブと、前記ＩＣと前記電子
装置との間で交信する信号を任意に時間遅延できる第三
の機能ブロックを有するプローブと前記各プローブで取
得した論理データを記憶する第一のメモリと、前記論理
データのデータ変化時間の情報を前記論理データに対応
させて蓄える第二のメモリと、第一のメモリ及び第二の
メモリのデータで構成されるイベントデータについて論
理和及び、論理積及び、排他的論理和を論理演算を施す
ＤＳＰ部と、ＤＳＰ部で得られた各情報で示された事象
を発生時間順に整理した第四の情報を蓄える第三のメモ
リと、第四の情報を、ＩＣ試験パターンに変換する第四
の機能ブロックを有するインタフェース部と、前記ＩＣ
と前記電子装置の電源電圧を独立に制御する複数個の電
源回路部と、各プルーブ、各メモリ、ＤＳＰ部、インタ
フェース部及び電源回路部を制御するコントロール部と
、このコントロール部に第五の情報を記憶する第四のメ
モリを有する前記コントロール部とを有し、前記第五の
情報と前記イベントデータとについてＤＳＰ部で論理和
及び、論理積及び、排他的論理和の論理演算を施してい
る。

すなわち、本発明はＩＣを搭載した電子装置の動作状態
から前記ＩＣの動作状態を十分厳選して抽出し、且つＩ
Ｃ外部端子のポート機能の情報も含めてＩＣ試験パター
ンを自動生成している。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック図である。

プローブ１０は、情報取得する為の機能を有するハード
ウェアで、閾値設定が複数個任意にでき、且つ可変設定
できることで、閾値に応じた論理データに変換する第一
の機能ブロック１１及び、前記論理データのデータ変化
時間の情報を取得する第二の機能ブロック１２及び、前
記ＩＣと前記電子装置との間で交信する信号を任意に時
間Ｔだけ遅延できる第三の機能ブロック１３を有する。

第一のメモリ４０は、前記論理データを記憶するメモリ
である。第二のメモリ５０は、前記論理データのデータ
変化時間の情報を前記論理データに対応させて蓄えるメ
モリである。

ＤＳＰ部６０は、第一のメモリ４０と第二のメモリ５０
のデータから構成される複数のイベントデータについて
論理和及び、論理積及び排他的論理和の論理演算を旅し
て、第一の情報及び、第二の情報及び、第三の情報を与
える。また、ＤＳＰ部６０は、第一の情報及び、第二の
情報及び、第三の情報を相互に対応づけて第四の情報を
生成する。また、ＤＳＰ６０は内部データバス３３を介
して第四の情報を第三のメモリ７０に転送する。

また、ＤＳＰ部６０は、コントロール部ＡＯの第四のメ
モリＡｌに記憶された第五の情報と前記イベントデータ
または、第五の情報と第四の情報について論理和及び、
論理積及び、排他的論理和の論理演算を施して、第一の
情報の第二の情報と第三の情報または、第四の情報を与
える。

第一の情報及び、第二の情報及び、第三の情報で示され
た事象を発生時間順に整理した第四の情報を蓄える第三
のメモリ７０がある。第三のメモリ７０の情報を、ＩＣ
試験パターンの情報形式に変換する変換器８１を有する
インタフェース部８０がある。前記ＩＣと前記電子装置
の電源電圧を独立に“制御可能な複数の電源回路部９０
がある。

プローブ１０及び、第一のメモリ４０及び、第二のメモ
リ５０及び、ＤＳＰ部６０及び、第三のメモリ７０及び
、インタフェース部８０及び、電源回路部９０を内部制
御バスＢＯを介して制御するのが、コントロール部ＡＯ
である。プローブｌＯと第一のメモリ４０間及び、プロ
ーブ１０と第二のメモリ５０間には、内部データバス３
０が、ＤＳＰ部６０と第一のメモリ４０間には、内部デ
ータバス３１が、ＤＳＰ部６０と第二のメモリ５０間に
は、内部データバス３２が、ＤＳＰ部６０と第三のメモ
リ７０間には、内部データバス３３が、第三のメモリ７
０とインタフェース部８０間には、内部データバス３４
が、コントロール部ＡＯとＤＳＰ部６部間０間、内部デ
ータバス３５が、第一のメモリ４０と第三のメモリ７０
間には、内部データバス３６が、第二のメモリ４０と第
三のメモリ７０間には、内部データバス３７が、各々独
立に存在し、前記構成要素間は内部データバスを介して
データ転送する。

まず、前記ＩＣと前記電子装置の電源ラインを分離し、
電源回路部９０から前記電源ラインに各々独立に電源電
圧を供給する。前記電子装置が正常に動作する範囲で前
記ＩＣと前記電子装置の電源電圧をコントロール部ＡＯ
で制御する。例えば、前記ＩＣ電源ラインのハイレベル
’を位ＶＨ１゜ローレベル電位ＶＬＩ、前記電子装置電
源ラインのハイレベル電位ＶＨ２、ローレベル電位ＶＬ
２、とすれば、ＶＨ１≧ＶＨ２＞ＶＬ　２≧ＶＬＩとな
る様にコントロール部８で制御する。ここで、前記ＩＣ
のハイレベル入力！圧ＶＩＨ１，ローレベル入力電圧Ｖ
ＩＬＩ前記電子装置の前記ＩＣとのインタフェース回路
のハイレベル入力電圧ＶＴＲ２、ローレベル入力電圧Ｖ
ＩＬ２とする。プローブｌＯにおいて、第一の機能ブロ
ック１１の閾値ＶＴｎ　（ｎは整数）は、前記ＩＣ外部
端子のポート機能が出力状態で、論理状態がノ・イレベ
ル電位であることを判定する閾値ＶＴＩ、前記ＩＣ外部
端子のポート機能には無関係に、論理状態がハイレベル
電位であることを判定する閾値ＶＴ２、前記ＩＣ外部端
子のポート機能には無関係に、論理状態がローレベル電
位であることを判定する閾値ＶＴ３、前記ＩＣ外部端子
のポート機能が出力状態で、論理状態がローレベル電位
であることを判定する閾値ＶＴ４、前記ＩＣ外部端子の
ポート機能がハイインピーダンス状態で、論理状態が任
意レベル電位であることを判定する閾値ＶＴ５、を設定
する。

例えば、前記閾値ＶＴｎの設定値を次の範囲即ち、ＶＨ
ｌ；？：ＶＴ１＞ＶＨ２、 ＶＨ２≧ＶＴ２≧ＶＩＨＩ≧ＶＩＨ２、ＶＩＬ２≧ＶＩ
ＬＩ≧ＶＴ３≧ＶＬ２、ＶＬ２＞ＶＴ４≧ＶＬ１、 ＶＴ５は前記ＩＣと交信する前記電子装置側のインタフ
ェース回路等で設計したクランプ電位（任意値）、 の範囲で各々一つ設定する。また、第三の機能ブロック
１３でプローブ間のスキュー調整をする。

プローブｌＯで情報取得したイベントデータは、内部デ
ータバス３０を介して第一のメモリ４０と第二のメモリ
５０に転送される。第一のメモリ４０と第二のメモリ５
０は、前記イベントデータを長時間記憶し、ＤＳＰ部６
０の処理速度にリンクして内部データバス３１及び、内
部データバス３２を介して前記イベントデータを出力す
る。ＤＳＰ部６０は、第一のメモリ４０と第二のメモリ
５０のデータから構成される複数のイベントデータにつ
いて論理和及び、論理積及び、排他的論理和を論理演算
を施して、第一の情報及び、第二の情報及び、第三の情
報を与える。また、ＤＳＰ部６０は、第一の情報及び、
第二の情報及び、第三の情報を相互に対応づけて第四の
情報を生成する。また、ＤＳＰ部６０は内部データバス
３３を介して第四の情報を第三のメモリ７０に転送する
。

また、ＤＳＰ部６０は、フントロール部ＡＯの第四のメ
モリＡ１に記憶された第五の情報と前記イベントデータ
についてまたは、第五の情報と第四の情報について論理
和及び、論理積及び、排他的論理和の論理演算を施して
、第一の情報と第二の情報と第三の情報または、第四の
情報を与える。

ＤＳＰ部で生成した第四の情報を内部データバス３３を
介して第三のメモリ７０で蓄える。インタフェース部８
０では、内部データバス３４を介して第三のメモリ７０
より転送された第四の情報から、前記ＩＣの論理状態を
検査するＩＣ試験パターンの情報形式に変換出力する。

上記の内容を第３図の簡易説明フローチャートに示す。

以上の様に、プローブｌＯで、前記ＩＣと前記電子装置
の論理状態を情報取得し、第一のメモリ４０と第二のメ
モリ５０に記憶して、ＤＳＰ部６０で上記のような処理
を施す事により、第一の情報及び、第二の情報及び、第
三の情報を生成し、それらを相互に対応づけた第四の情
報を第三のメモリ７０に転送し、最後に第三のメモリ７
０に記憶した第四の情報に基づいてインタフェース部８
０からＩＣ試験パターンを生成する。

第２図は本発明の他の実施例のブロック図である。プロ
ーブｌＯは、情報取得する為の機能を有するハードウェ
アで、閾値設定が複数任意にでき、且つ可変設定できる
ことで閾値に応じた論理データに変換する機能を有する
第一の機能ブロック１１及び、遅延時間Ｔに設定された
遅延回路を有する第三の機能ブロック１３及び、伝搬す
る信号の遅延時間Ｔを検出する第二の機能ブロック１２
が設けられ、前記ＩＣ側と前記電子装置側のインタフェ
ース部との間に挿入されている。第一のメモリ４０は、
前記論理データを記憶するメモリである。第二のメモリ
５０は、前記論理データのデータ変化時点の時間情報を
前記論理データに対応させて蓄えるメモリである。第一
のメモリ４０と第二のメモリ５０のデータから構成され
る複数のイベントデータについて、論理和及び、論理積
及び、排他的論理和の論理演算を施すのがＤＳＰ部６部
上０る。ＤＳＰ部６部上０成した第一の情報及び、第二
の情報及び、第三の情報を相互に対応づけた第四の情報
は、第三の情報メモリ７０に記憶される。第三のメモリ
７０に蓄えた第四の情報から、°ＩＣ試験パターンの情
報形式に変換する機能を有するインタフェース部８０が
ある。

前記ＩＣと前記電子装置の電源電圧を独立に制御する複
数の電源回路部９０がある。

プローブｌＯ及び、第一のメモリ４０及び第二のメモリ
５０及び、ＤＳＰ部６部上０、第三のメモリ７０及び、
前記インタフェース部８０及び、電源回路部９０を制御
するのがコントロール部ＡＯである。

プローブｌＯと第一のメモリ４０間及び、プローブｌＯ
と第二のメモリ５０間には、内部データバス３０が、Ｄ
ＳＰ部６部上０一のメモリ４０間には、内部データバス
３１が、ＤＳＰ部６部上０二のメモリ５０間には、内部
データバス３２が、ＤＳＰ部６部上０三のメモリ７０間
には、内部データバス３３が、第三のメモリ７０とイン
タフェース部８０間には、内部データバス３４が、コン
トロール部ＡＯとＤＳＰ部６部間０間、内部データバス
３５が、第一のメモリ４０と第三のメモリ７０間には、
内部データバス３６が、第二のメモリ４０と第三のメモ
リ７０間には、内部データバス３７が、各々独立に存在
し、前記構成要素間は内部データバスを介してデータ転
送する。

まず、前記ＩＣと前記電子装置の電源ラインを分離し、
電源回路部９０から前記電源ラインに各々独立に電源電
圧を供給する。前記電子装置が正常に動作する範囲で前
記ＩＣと前記電子装置の電源電圧をコントロール部ＡＯ
で制御する。例えば、前記ＩＣ電源ラインのハイレベル
１１Ｅ位ＶＨ１。

ローレベル電位ＶＬＩ、前記電子装置電源ラインのハイ
レベル電位ＶＨ２、ローレベル［位ＶＬ２、とすれば、
ＶＨ１＝ＶＨ２＞ＶＬ２＝ＶＬｌとなる様にコントロー
ル部８で制御する。

プローブ１０において、第二の機能ブロック１２には前
記ＩＣのポート機能が出力状態の場合に、観測箇所のＩ
Ｃ側に比べ電子装置側では時間Ｔだけ信号の伝搬遅延が
観測され、また前記ＩＣのボート機能が入力状態の場合
に、観測箇所の電子装置側に比べＩＣ側では時間Ｔだけ
信号の伝搬遅延が観測されることから第三の情報を含ん
だ第一の情報及び第三の情報を含んだ第二の情報が得ら
れる。第一のメモリ４０は、前記第三の情報を含んだ論
理データを記憶する。第二のメモリ５０は、前記第三の
情報を含んだ論理データのデータ変化時間の情報を前記
論理データに対応させて蓄える。

ＤＳＰ部６部上０予め設定した伝搬遅延時間Ｔを用いて
論理演算により第一の情報及び、第二の情報及び、第三
の情報を生成し、内部データバス３２を介して第三のメ
モリ７０に出力する。尚、前記伝搬遅延時間Ｔは第四の
メモリＡ１に記憶した任意波形データでＤＳＰ部６部上
０える。また、前記任意波形データは内部データバス３
５を介して、ＤＳＰ部６部上０送する。例えば、第四の
メモリＡＩに任意のプローブ間スキュー調整用波形デー
タを記憶し、ＤＳＰ部６部上０りソフトウェア的にスキ
ュー調整ができる。また、第四のメモリＡＩに任意の周
期波形データを記憶し、ＤＳＰ部６部上０理演算するこ
とによって第一の情報と第二の情報と第三の情報または
、第四の情報から所望の情報を抽出できる。

以上の様に、プローブｌＯで、前記ＩＣと前記電子装置
の動作現象を取得し、第一のメモリ４０と第二のメモリ
５０に記憶して、ＤＳＰ部６部上０記のような処理を施
す事により、第一の情報及び、第二の情報及び、第三の
情報を生成し、それらを相互に対応づけた第四の情報を
第三のメモリ７０に蓄え、最後に、第三のメモリ７ｏの
情報に基づいてインタフェース部８０からＩＣ試験パタ
ーンを生成する。

上記の内容を第４図の簡易説明フローチャートに示す。

本実施例では、前記ＩＣと前記電子装置の電源ラインを
同一電位にして前記論理状態の情報取得をする為、第一
の機能ブロック１１は、前記実施例１の第一の機能ブロ
ック１１に比べて電圧分解能が低い電子回路で構成でき
ることから設計が容易で且つ、経済的になっている。

〔発明の効果〕

以上説明した様に本発明は、コントロール部ＡＯが内部
制御バスＢＯを介して電源回路部９０とプローブｌＯと
第一のメモリ４０と第二のメモリ５０とＤＳＰ部６０と
第三のメモリ７０とインタフェース部８０を制御するこ
とにより下記の効果を得る。即ち、前記電源回路部９０
と前記プローブ１０と前記第一のメモリ４０と前記第二
のメモリ５０と前記ＤＳＰ部６０を具備することにより
、前記ＩＣ外部端子のポート機能の情報を生成すること
ができ、また前記第三のメモリ７０と前記第四のメモリ
ＡＩを具備することにより、第一の情報及び、第二の情
報及び、第三の情報から第四の情報が得られ且つ蓄える
ことができ、また前記インタフェース部８０を具備する
ことにより、第四の情報からＩＣを検査する検査装置に
供給されるＩＣ試験パターンを自動生成することができ
る効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す構成図、第２、） 実施例２の簡易説明フローチャートを示す。 １０・・・・・・プローブ、１１・・・・・・第一の機
能ブロック、１２・・・・・・第二の機能ブロック、１
３・・・・・・第三の機能ブロック、３０・・・・・・
内部データバス、３１・・・・・・内部データバス、３
２・・・・・・内部データバス、３３・・・・・・内部
データバス、３４・・・・・・内部データバス、３５・
・・・・・内部データバス、３６・・・・・・内部デー
タバス、３７・・・・・・内部データバス、４０・・・
・・・Ｉ−のメモリ、５０・・・・・・第二のメモリ、
６０・・・・・・ＤＳＰ部、７０・・・・・・第三のメ
モリ、８０・・・・・・インタフェース部、８１・・・
・・・変換器、９０・・・・・・電源回路部、ＡＯ・・
・・・・コントロール部、ＡＩ・・・・・・第四のメモ
リ、ＢＯ・・・・・・内部制御バス。

Claims (1)

【特許請求の範囲】
1. 　半導体集積論理回路を検査する検査装置に供給される
   試験パターンの生成装置であって、前記半導体集積論理
   回路が搭載された電子装置の論理状態を情報取得する為
   のプローブを用いて観測することから試験パターンを生
   成する測定装置において、閾値設定が複数個任意にでき
   、且つ可変設定できることで、閾値に応じた論理データ
   に変換する第１のプローブと、前記論理データのデータ
   変化時間の情報を取得する第２のプローブと、前記半導
   体集積論理回路と前記電子装置との間で更新する信号を
   任意に時間遅延できる第３のプローブと、前記第１乃至
   第３プローブから得られる論理データを記憶する第１の
   メモリと、前記論理データのデータ変化時間の情報を前
   記論理データに対応させて蓄える第２のメモリと、前記
   第１及び第２のメモリのデータで構成されるイベントデ
   ータについて所定の論理演算を施すデジタル信号処理部
   と、この処理部で得られた論理状態の情報、時間の情報
   及びポート機能の情報で示された事象を発生時間順に整
   理した整理情報を蓄える第３のメモリと、この整理情報
   を前記試験パターンに変換するインタフェース部と、を
   具備することを特徴とする半導体集積回路試験パターン
   生成装置。