JP2001174520A - 半導体集積回路およびその出力遅延測定方法 - Google Patents
半導体集積回路およびその出力遅延測定方法Info
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- JP2001174520A JP2001174520A JP36412999A JP36412999A JP2001174520A JP 2001174520 A JP2001174520 A JP 2001174520A JP 36412999 A JP36412999 A JP 36412999A JP 36412999 A JP36412999 A JP 36412999A JP 2001174520 A JP2001174520 A JP 2001174520A
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Abstract
(57)【要約】
【課題】出力回路の無負荷時の遅延時間を精度よく測定
する。 【解決手段】テスト回路５を搭載したＬＳＩチップ１を
用いて、開閉スイッチ１９を閉として、出力回路４のフ
リップフロップ１１から第１のコンパレータ２６までの
第１の遅延時間ｔａおよびフリップフロップ１１から第
２のコンパレータ２８までの第２の遅延時間ｔｂ１を測
定し、次に、開閉スイッチ１９を開としてフリップフロ
ップ１１から第２のコンパレータ１９までの第３の遅延
時間ｔｂ２を測定する。測定結果から、配線容量２３，
ピン入力容量２９からなる寄生容量による遅延時間の増
分ｄｔ＝（ｔｂ１−ｔｂ２）を算出し、さらに無負荷時
の出力回路４の遅延時間ｔ０＝（ｔａ−ｄｔ）を求める
する。 【解決手段】テスト回路５を搭載したＬＳＩチップ１を
用いて、開閉スイッチ１９を閉として、出力回路４のフ
リップフロップ１１から第１のコンパレータ２６までの
第１の遅延時間ｔａおよびフリップフロップ１１から第
２のコンパレータ２８までの第２の遅延時間ｔｂ１を測
定し、次に、開閉スイッチ１９を開としてフリップフロ
ップ１１から第２のコンパレータ１９までの第３の遅延
時間ｔｂ２を測定する。測定結果から、配線容量２３，
ピン入力容量２９からなる寄生容量による遅延時間の増
分ｄｔ＝（ｔｂ１−ｔｂ２）を算出し、さらに無負荷時
の出力回路４の遅延時間ｔ０＝（ｔａ−ｄｔ）を求める
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路お
よびその出力遅延測定方法に関し、特にＬＳＩの出力回
路部分の遅延時間を測定するためのテスト回路を搭載し
た半導体集積回路およびその出力遅延測定方法に関す
る。
よびその出力遅延測定方法に関し、特にＬＳＩの出力回
路部分の遅延時間を測定するためのテスト回路を搭載し
た半導体集積回路およびその出力遅延測定方法に関す
る。
【０００２】
【従来の技術】大規模半導体集積回路（ＬＳＩ）の出力
回路部の遅延時間の測定には、従来からＬＳＩテスター
を用いて出力端子の遅延時間の測定が行われてきたが、
ＬＳＩテスタのピン入力容量やテストボードの配線寄生
容量に起因する負荷容量が大きいために、小負荷容量も
しくは無負荷での遅延時間を直接に測定することができ
ないという問題点があった。
回路部の遅延時間の測定には、従来からＬＳＩテスター
を用いて出力端子の遅延時間の測定が行われてきたが、
ＬＳＩテスタのピン入力容量やテストボードの配線寄生
容量に起因する負荷容量が大きいために、小負荷容量も
しくは無負荷での遅延時間を直接に測定することができ
ないという問題点があった。
【０００３】この問題点を解決するものとして特開昭６
３−１３５８８３号公報に開示されたテスト回路および
テスト方法がある。図５は、この従来例の全体回路図で
ある。遅延時間の測定対象である出力回路４４および遅
延時間測定テスト用のテスト回路４５を含むＬＳＩチッ
プ４１の第１の出力端子５４，第２の出力端子５８は、
テストボード４２の第１のボード端子５９，第３のボー
ド端子６２にそれぞれ接続されている。テストボード４
２の第２のボード端子６１，第４のボード端子６３は、
ＬＳＩテスタ４３の第１のテスタピン端子６６，第２の
テスタピン端子６８にそれぞれ接続されている。
３−１３５８８３号公報に開示されたテスト回路および
テスト方法がある。図５は、この従来例の全体回路図で
ある。遅延時間の測定対象である出力回路４４および遅
延時間測定テスト用のテスト回路４５を含むＬＳＩチッ
プ４１の第１の出力端子５４，第２の出力端子５８は、
テストボード４２の第１のボード端子５９，第３のボー
ド端子６２にそれぞれ接続されている。テストボード４
２の第２のボード端子６１，第４のボード端子６３は、
ＬＳＩテスタ４３の第１のテスタピン端子６６，第２の
テスタピン端子６８にそれぞれ接続されている。
【０００４】出力回路４４は、内部信号ＳＩを入力しク
ロック信号ＣＬＫに同期して出力するフリップフロップ
５１と、その出力を受けて論理値およびタイミングの制
御調整等を行う出力論理回路５２と、出力イネーブル信
号ＯＥがアクティブのときに出力論理回路５２の出力を
受けて第１の出力端子５４に転送するトライステート出
力バッファ５３により構成されている。
ロック信号ＣＬＫに同期して出力するフリップフロップ
５１と、その出力を受けて論理値およびタイミングの制
御調整等を行う出力論理回路５２と、出力イネーブル信
号ＯＥがアクティブのときに出力論理回路５２の出力を
受けて第１の出力端子５４に転送するトライステート出
力バッファ５３により構成されている。
【０００５】テスト回路４５は、テスト時にトライステ
ート出力バッファ５３の出力が供給される入力バッファ
５５と、その出力を入力としクロックＣＬＫに同期して
出力するフリップフロップ５６と、その出力を入力とし
第２の出力端子５８に出力する出力バッファ５７により
構成されている。
ート出力バッファ５３の出力が供給される入力バッファ
５５と、その出力を入力としクロックＣＬＫに同期して
出力するフリップフロップ５６と、その出力を入力とし
第２の出力端子５８に出力する出力バッファ５７により
構成されている。
【０００６】ＬＳＩチップ４１において出力回路４４の
無負荷の状態の遅延時間を測定するときには、まず第１
の測定として、ＬＳＩチップ４１の出力イネーブル信号
ＯＥをアクティブとしテストボード４２の開閉スイッチ
６０を“開”とした状態で、内部信号ＳＩを“１”また
は“０”の論理レベルに固定し、クロックＣＬＫに同期
して動作させることにより、フリップフロップ５１、ト
ライステート出力バッファ５３、入力バッファ５５、フ
リップフロップ５６、出力バッファ５７，第２の出力端
子５８，第３のボード端子６２，第４のボード端子６
３，第２のテスタピン端子６８を経由した信号ををＬＳ
Ｉテスタ４３のコンパレータ６９により検出して遅延時
間ｔ１測定する。
無負荷の状態の遅延時間を測定するときには、まず第１
の測定として、ＬＳＩチップ４１の出力イネーブル信号
ＯＥをアクティブとしテストボード４２の開閉スイッチ
６０を“開”とした状態で、内部信号ＳＩを“１”また
は“０”の論理レベルに固定し、クロックＣＬＫに同期
して動作させることにより、フリップフロップ５１、ト
ライステート出力バッファ５３、入力バッファ５５、フ
リップフロップ５６、出力バッファ５７，第２の出力端
子５８，第３のボード端子６２，第４のボード端子６
３，第２のテスタピン端子６８を経由した信号ををＬＳ
Ｉテスタ４３のコンパレータ６９により検出して遅延時
間ｔ１測定する。
【０００７】次に第２の測定として、出力イネーブル信
号ＯＥをインアクティブとしてトライステート出力バッ
ファ５３をハイインピーダンス状態とし開閉スイッチ６
０を“閉”とした状態で、第１の端子５４の論理レベル
が第１の測定と反対の論理レベルから同一の論理レベル
に変化するように定めた信号をＬＳＩテスタ４３のドラ
イバ６７から入力し第１のテスタピン端子６６，第２の
ボード端子６１，開閉スイッチ６０，第１のボード端子
端子５９，第１の出力端子５４，入力バッファ５５，フ
リップフロップ５６，出力バッファ５７，第２の出力端
子５８，第３のボード端子６２，第４のボード端子６
３，第２のテスタピン端子６８を経由した信号をＬＳＩ
テスタ４３のコンパレータ６９により検出して遅延時間
ｔ２を測定する。
号ＯＥをインアクティブとしてトライステート出力バッ
ファ５３をハイインピーダンス状態とし開閉スイッチ６
０を“閉”とした状態で、第１の端子５４の論理レベル
が第１の測定と反対の論理レベルから同一の論理レベル
に変化するように定めた信号をＬＳＩテスタ４３のドラ
イバ６７から入力し第１のテスタピン端子６６，第２の
ボード端子６１，開閉スイッチ６０，第１のボード端子
端子５９，第１の出力端子５４，入力バッファ５５，フ
リップフロップ５６，出力バッファ５７，第２の出力端
子５８，第３のボード端子６２，第４のボード端子６
３，第２のテスタピン端子６８を経由した信号をＬＳＩ
テスタ４３のコンパレータ６９により検出して遅延時間
ｔ２を測定する。
【０００８】最後に、ｔ０＝（ｔ１−ｔ２）として、テ
スト回路４５からコンパレータ６９までの遅延を削除し
てやることにより、出力回路４４の無負荷時の遅延時間
ｔ０を得ることができる。なお、６４，６５はボード上
の配線に寄生する配線容量を示し、７０，７１はそれぞ
れ第１，第２のテスタピンのピン入力容量である。
スト回路４５からコンパレータ６９までの遅延を削除し
てやることにより、出力回路４４の無負荷時の遅延時間
ｔ０を得ることができる。なお、６４，６５はボード上
の配線に寄生する配線容量を示し、７０，７１はそれぞ
れ第１，第２のテスタピンのピン入力容量である。
【０００９】
【発明が解決しようとする課題】図５の従来例のテスト
回路およびテスト方法においては、第１の測定時の開閉
スイッチ６０を“開”にし配線容量６４およびピン入力
容量７０を切り離した状態、すなわち無負荷の状態での
トライステート出力バッファ５３の出力波形と、第２の
測定時にドライバ６７から入力されて第１の端子５４ま
で伝達した信号波形とが同一の立ち上がり、立ち下がり
特性であって波形の相違による誤差の発生がないことを
前提としている。しかしながら、第１の測定時の出力回
路４４の無負荷時の出力波形を観測し、第２の測定時に
ドライバ６７からの入力波形を調整して、これらが第１
の端子５４で同一となるようにすることはきわめて煩雑
な作業となるので、実用上は波形の同一性保証がない状
態で測定せざるを得ない。したがって、従来例の回路お
よび方法では、無負荷での実際の出力波形と第２の測定
時にドライバから入力する入力信号の波形の不一致が生
じてこれに起因する誤差が生じてしまう可能性が大きい
という問題点があった。この遅延時間の測定誤差量は、
ＬＳＩチップ４１のトライステート出力バッファ５３の
駆動能力、ＬＳＩテスタ４３のドライバ６７の駆動能力
およびピン入力容量７０の容量値、テストボード４２の
配線容量６４の容量値により変化するので、補正も簡単
ではない。
回路およびテスト方法においては、第１の測定時の開閉
スイッチ６０を“開”にし配線容量６４およびピン入力
容量７０を切り離した状態、すなわち無負荷の状態での
トライステート出力バッファ５３の出力波形と、第２の
測定時にドライバ６７から入力されて第１の端子５４ま
で伝達した信号波形とが同一の立ち上がり、立ち下がり
特性であって波形の相違による誤差の発生がないことを
前提としている。しかしながら、第１の測定時の出力回
路４４の無負荷時の出力波形を観測し、第２の測定時に
ドライバ６７からの入力波形を調整して、これらが第１
の端子５４で同一となるようにすることはきわめて煩雑
な作業となるので、実用上は波形の同一性保証がない状
態で測定せざるを得ない。したがって、従来例の回路お
よび方法では、無負荷での実際の出力波形と第２の測定
時にドライバから入力する入力信号の波形の不一致が生
じてこれに起因する誤差が生じてしまう可能性が大きい
という問題点があった。この遅延時間の測定誤差量は、
ＬＳＩチップ４１のトライステート出力バッファ５３の
駆動能力、ＬＳＩテスタ４３のドライバ６７の駆動能力
およびピン入力容量７０の容量値、テストボード４２の
配線容量６４の容量値により変化するので、補正も簡単
ではない。
【００１０】本発明の目的は、以上の問題点を解決して
無負荷時の出力回路の遅延時間または一定の負荷容量を
付加したときの出力回路の遅延時間を精度よく測定する
ことのできるテスト回路およびテスト方法を提供するこ
とにある。
無負荷時の出力回路の遅延時間または一定の負荷容量を
付加したときの出力回路の遅延時間を精度よく測定する
ことのできるテスト回路およびテスト方法を提供するこ
とにある。
【００１１】
【課題を解決するための手段】本発明の第１の発明の半
導体集積回路は、内部信号を読み込みクロックに同期し
て出力するフリップフロップと該フリップフロップの出
力を入力し論理演算して出力する出力論理回路と該出力
論理回路の出力を入力し第１の出力端子に出力する第１
の出力バッファとを有する出力回路と、前記第１の出力
バッファの出力を入力し波形整形して出力する入力バッ
ファと前記入力バッファの出力を入力して第２の出力端
子に出力する第２の出力バッファとを有するテスト回路
とを備えている。第１の発明において、前記第２の出力
バッファが、テストモード信号がアクティブのときには
前記入力バッファの出力を入力して前記第２の出力端子
に出力し、前記テストモード信号がインアクティブのと
きには１レベル又は０レベルのいずれかを固定的に出力
するようにしてもよく、または、前記第２の出力バッフ
ァが、テストモード信号がアクティブのときには前記入
力バッファの出力を入力して前記第２の出力端子に出力
し、前記テストモード信号がインアクティブのときには
ハイインピーダンス状態となるようにしてもよい。
導体集積回路は、内部信号を読み込みクロックに同期し
て出力するフリップフロップと該フリップフロップの出
力を入力し論理演算して出力する出力論理回路と該出力
論理回路の出力を入力し第１の出力端子に出力する第１
の出力バッファとを有する出力回路と、前記第１の出力
バッファの出力を入力し波形整形して出力する入力バッ
ファと前記入力バッファの出力を入力して第２の出力端
子に出力する第２の出力バッファとを有するテスト回路
とを備えている。第１の発明において、前記第２の出力
バッファが、テストモード信号がアクティブのときには
前記入力バッファの出力を入力して前記第２の出力端子
に出力し、前記テストモード信号がインアクティブのと
きには１レベル又は０レベルのいずれかを固定的に出力
するようにしてもよく、または、前記第２の出力バッフ
ァが、テストモード信号がアクティブのときには前記入
力バッファの出力を入力して前記第２の出力端子に出力
し、前記テストモード信号がインアクティブのときには
ハイインピーダンス状態となるようにしてもよい。
【００１２】第２の発明の半導体集積回路は、第１の内
部信号を読み込みクロックに同期して出力するフリップ
フロップと該フリップフロップの出力を入力し論理演算
して出力する出力論理回路と該出力論理回路の出力を入
力し第１の出力端子に出力する第１の出力バッファとを
含む出力回路と、前記第１の出力バッファの出力を入力
し波形整形して出力する入力バッファと第２の内部信号
および前記入力バッファの出力を入力しテストモード信
号により遅延時間測定時には前記入力バッファの出力を
選択し通常動作時には前記第２の内部信号を選択して出
力するセレクタと前記セレクタの出力を入力して第２の
出力端子に出力する第２の出力バッファとからなるテス
ト回路とを備えている。
部信号を読み込みクロックに同期して出力するフリップ
フロップと該フリップフロップの出力を入力し論理演算
して出力する出力論理回路と該出力論理回路の出力を入
力し第１の出力端子に出力する第１の出力バッファとを
含む出力回路と、前記第１の出力バッファの出力を入力
し波形整形して出力する入力バッファと第２の内部信号
および前記入力バッファの出力を入力しテストモード信
号により遅延時間測定時には前記入力バッファの出力を
選択し通常動作時には前記第２の内部信号を選択して出
力するセレクタと前記セレクタの出力を入力して第２の
出力端子に出力する第２の出力バッファとからなるテス
ト回路とを備えている。
【００１３】第３の発明の半導体集積回路の出力遅延測
定方法は、第１または第２の発明の半導体集積回路と、
第１，第２，第３，第４のボード端子と前記第１のボー
ド端子および前記第２のボード端子間に設けられた開閉
スイッチと前記第３のボード端子および前記第４のボー
ド端子間を接続する配線とを有するテストボードと、第
１，第２のテストピン端子と前記第１のテストピン端子
に接続され入力された信号の論理レベルの変化を検出す
る第１のコンパレータと前記第２のテストピン端子に接
続され入力された信号の論理レベルの変化を検出する第
２のコンパレータとを有するＬＳＩテスタとを、前記第
１の出力端子と前記第１のボード端子が接続し、前記第
２の出力端子が前記第３のボード端子と接続し、前記第
２のボード端子が前記第１のテスタピン端子と接続し、
前記第４のボード端子が前記第２のテスタピン端子と接
続した状態として、前記開閉スイッチを閉として前記出
力回路の前記フリップフロップから前記第１のコンパレ
ータまでの第１の遅延時間および前記フリップフロップ
から前記第２のコンパレータまでの第２の遅延時間を測
定する第１のステップと、前記開閉スイッチを開として
前記フリップフロップから前記第２のコンパレータまで
の第３の遅延時間を測定する第２のステップと、前記第
２の測定値から前記第３の測定値を減算して寄生容量に
よる遅延時間の増分を算出する第３のステップと、前記
第１の測定時間から前記寄生容量による遅延時間の増分
を減算して前記出力回路の無負荷時の遅延時間を算出す
る第４のステップとを有している。
定方法は、第１または第２の発明の半導体集積回路と、
第１，第２，第３，第４のボード端子と前記第１のボー
ド端子および前記第２のボード端子間に設けられた開閉
スイッチと前記第３のボード端子および前記第４のボー
ド端子間を接続する配線とを有するテストボードと、第
１，第２のテストピン端子と前記第１のテストピン端子
に接続され入力された信号の論理レベルの変化を検出す
る第１のコンパレータと前記第２のテストピン端子に接
続され入力された信号の論理レベルの変化を検出する第
２のコンパレータとを有するＬＳＩテスタとを、前記第
１の出力端子と前記第１のボード端子が接続し、前記第
２の出力端子が前記第３のボード端子と接続し、前記第
２のボード端子が前記第１のテスタピン端子と接続し、
前記第４のボード端子が前記第２のテスタピン端子と接
続した状態として、前記開閉スイッチを閉として前記出
力回路の前記フリップフロップから前記第１のコンパレ
ータまでの第１の遅延時間および前記フリップフロップ
から前記第２のコンパレータまでの第２の遅延時間を測
定する第１のステップと、前記開閉スイッチを開として
前記フリップフロップから前記第２のコンパレータまで
の第３の遅延時間を測定する第２のステップと、前記第
２の測定値から前記第３の測定値を減算して寄生容量に
よる遅延時間の増分を算出する第３のステップと、前記
第１の測定時間から前記寄生容量による遅延時間の増分
を減算して前記出力回路の無負荷時の遅延時間を算出す
る第４のステップとを有している。
【００１４】第４の発明の半導体集積回路の出力遅延測
定方法は、第１または第２の発明の半導体集積回路と、
第１，第２，第３，第４のボード端子と前記第１のボー
ド端子および前記第２のボード端子を接続するかまたは
前記第１のボード端子および一端が接地された容量素子
の他端を接続するかを切り替える切替スイッチと前記第
３のボード端子および前記第４のボード端子間を接続す
る配線とを有するテストボードと、第１，第２のテスト
ピン端子と前記第１のテストピン端子に接続され入力さ
れた信号の論理レベルの変化を検出する第１のコンパレ
ータと前記第２のテストピン端子に接続され入力された
信号の論理レベルの変化を検出する第２のコンパレータ
とを有するＬＳＩテスタとを、前記第１の出力端子と前
記第１のボード端子が接続し、前記第２の出力端子が前
記第３のボード端子と接続し、前記第２のボード端子が
前記第１のテスタピン端子と接続し、前記第４のボード
端子が前記第２のテスタピン端子と接続した状態とし
て、前記切替スイッチを前記第２のボード端子側に接続
して前記出力回路の前記フリップフロップから前記第１
のコンパレータまでの第１の遅延時間および前記フリッ
プフロップから前記第２のコンパレータまでの第２の遅
延時間を測定する第１のステップと、前記切替スイッチ
を前記容量素子側に接続して前記フリップフロップから
前記第２のコンパレータまでの第３の遅延時間を測定す
る第２のステップと、前記第２の測定値から前記第３の
測定値を減算して寄生容量による遅延時間の増分を算出
する第３のステップと、前記第１の測定時間から前記寄
生容量による遅延時間の増分を減算して前記出力回路が
前記容量素子を負荷とした時の遅延時間を算出する第４
のステップとを有している。
定方法は、第１または第２の発明の半導体集積回路と、
第１，第２，第３，第４のボード端子と前記第１のボー
ド端子および前記第２のボード端子を接続するかまたは
前記第１のボード端子および一端が接地された容量素子
の他端を接続するかを切り替える切替スイッチと前記第
３のボード端子および前記第４のボード端子間を接続す
る配線とを有するテストボードと、第１，第２のテスト
ピン端子と前記第１のテストピン端子に接続され入力さ
れた信号の論理レベルの変化を検出する第１のコンパレ
ータと前記第２のテストピン端子に接続され入力された
信号の論理レベルの変化を検出する第２のコンパレータ
とを有するＬＳＩテスタとを、前記第１の出力端子と前
記第１のボード端子が接続し、前記第２の出力端子が前
記第３のボード端子と接続し、前記第２のボード端子が
前記第１のテスタピン端子と接続し、前記第４のボード
端子が前記第２のテスタピン端子と接続した状態とし
て、前記切替スイッチを前記第２のボード端子側に接続
して前記出力回路の前記フリップフロップから前記第１
のコンパレータまでの第１の遅延時間および前記フリッ
プフロップから前記第２のコンパレータまでの第２の遅
延時間を測定する第１のステップと、前記切替スイッチ
を前記容量素子側に接続して前記フリップフロップから
前記第２のコンパレータまでの第３の遅延時間を測定す
る第２のステップと、前記第２の測定値から前記第３の
測定値を減算して寄生容量による遅延時間の増分を算出
する第３のステップと、前記第１の測定時間から前記寄
生容量による遅延時間の増分を減算して前記出力回路が
前記容量素子を負荷とした時の遅延時間を算出する第４
のステップとを有している。
【００１５】
【発明の実施の形態】次に、本発明について図面を参照
して詳細に説明する。図１は、本発明の第１の実施の形
態の全体回路図である。遅延時間の測定対象である出力
回路４および遅延時間測定テスト用のテスト回路５を含
むＬＳＩチップ１の第１の出力端子１４，第２の出力端
子１７は、テストボード２の第１のボード端子１８，第
３のボード端子２１にそれぞれ接続されている。テスト
ボード２の第２のボード端子２０，第４のボード端子２
２は、ＬＳＩテスタ３の第１のテスタピン端子２５，第
２のテスタピン端子２７にそれぞれ接続されている。
して詳細に説明する。図１は、本発明の第１の実施の形
態の全体回路図である。遅延時間の測定対象である出力
回路４および遅延時間測定テスト用のテスト回路５を含
むＬＳＩチップ１の第１の出力端子１４，第２の出力端
子１７は、テストボード２の第１のボード端子１８，第
３のボード端子２１にそれぞれ接続されている。テスト
ボード２の第２のボード端子２０，第４のボード端子２
２は、ＬＳＩテスタ３の第１のテスタピン端子２５，第
２のテスタピン端子２７にそれぞれ接続されている。
【００１６】ＬＳＩチップ１の出力回路４は、内部信号
ＳＩを読み込みクロックＣＬＫに同期して出力するフリ
ップフロップ１１と、フリップフロップ１１の出力を入
力し論理演算して出力する出力論理回路１２と、出力論
理回路１２の出力を入力し第１の出力端子１４を駆動し
て出力する第１の出力バッファ１３とを備えている。テ
スト回路５は、第１の出力バッファ１３の出力を入力し
波形整形して出力する入力バッファ１５と、第１の出力
バッファ１３と同一の負荷駆動力を有し入力バッファ１
５の出力を入力して第２の出力端子１７を駆動して出力
する第２の出力バッファ１６とを備えている。
ＳＩを読み込みクロックＣＬＫに同期して出力するフリ
ップフロップ１１と、フリップフロップ１１の出力を入
力し論理演算して出力する出力論理回路１２と、出力論
理回路１２の出力を入力し第１の出力端子１４を駆動し
て出力する第１の出力バッファ１３とを備えている。テ
スト回路５は、第１の出力バッファ１３の出力を入力し
波形整形して出力する入力バッファ１５と、第１の出力
バッファ１３と同一の負荷駆動力を有し入力バッファ１
５の出力を入力して第２の出力端子１７を駆動して出力
する第２の出力バッファ１６とを備えている。
【００１７】テストボード２は、第１のボード端子１８
と第２のボード端子２０との間に設けられた開閉スイッ
チ１９を有し、第３のボード端子２１と第４のボード端
子２２は配線で接続されている。２３はテストボード上
の配線に寄生の配線容量を示し、２４も同様に寄生の配
線容量を示す。
と第２のボード端子２０との間に設けられた開閉スイッ
チ１９を有し、第３のボード端子２１と第４のボード端
子２２は配線で接続されている。２３はテストボード上
の配線に寄生の配線容量を示し、２４も同様に寄生の配
線容量を示す。
【００１８】ＬＳＩテスタ３は、第１のテスタピン端子
２５と第１のテスタピン端子２５からの入力と所定の判
定レベルとを比較して結果を出力するコンパレータ２６
と、第２のテスタピン端子２７と第２のテスタピン端子
２７からの入力と所定の判定レベルとを比較して結果を
出力するコンパレータ２８とを備えている。２９，３０
はそれぞれのテスタピンの入力容量を示す。
２５と第１のテスタピン端子２５からの入力と所定の判
定レベルとを比較して結果を出力するコンパレータ２６
と、第２のテスタピン端子２７と第２のテスタピン端子
２７からの入力と所定の判定レベルとを比較して結果を
出力するコンパレータ２８とを備えている。２９，３０
はそれぞれのテスタピンの入力容量を示す。
【００１９】次に、図１の回路を用いて出力回路４の無
負荷時の遅延時間を測定する方法について詳細に説明す
る。無負荷時の遅延時間の測定には、次の４ステップを
要する。 （１）開閉スイッチ１９を“閉”として、出力回路４の
フリップフロップ１１の出力が、出力論理回路１２，出
力バッファ１３，第１の出力端子１４，第１のボード端
子１８，開閉スイッチ１９，第２のボード端子２０，第
１のテスタピン端子２５を経由して第１のコンパレータ
２６により検出されるまでの第１の遅延時間ｔａと、出
力回路４のフリップフロップ１１の出力が、出力論理回
路１２，出力バッファ１３，入力バッファ１５，第２の
出力バッファ１６，第２の出力端子１７，第３のボード
端子２１，第４のボード端子２２，第２のテスタピン端
子２７を経由して第２のコンパレータ２８により検出さ
れるまでの第２の遅延時間ｔｂ１とを測定する第１のス
テップ。 （２）開閉スイッチ１９を“開”として、出力回路４の
フリップフロップ１１の出力が、出力論理回路１２，出
力バッファ１３，入力バッファ１５，第２の出力バッフ
ァ１６，第２の出力端子１７，第３のボード端子２１，
第４のボード端子２２，第２のテスタピン端子２７を経
由して第２のコンパレータ２８により検出されるまでの
第３の遅延時間ｔｂ２とを測定する第２のステップ。 （３）第２の測定値ｔｂ１から前記第３の測定値ｔｂ２
を減算して配線容量２３およびピン入力容量２９からな
る寄生容量に起因する遅延時間の差分ｔｄを算出、すな
わちｔｄ＝ｔｂ１−ｔｂ２を計算する第３のステップ。 （４）第１の測定時間ｔａから第３のステップで求めた
遅延時間の差分ｔｄを減算して出力回路４の無負荷時の
遅延時間ｔ０を算出、すなわちｔ０＝ｔａ−ｔｄを計算
する第４のステップ。
負荷時の遅延時間を測定する方法について詳細に説明す
る。無負荷時の遅延時間の測定には、次の４ステップを
要する。 （１）開閉スイッチ１９を“閉”として、出力回路４の
フリップフロップ１１の出力が、出力論理回路１２，出
力バッファ１３，第１の出力端子１４，第１のボード端
子１８，開閉スイッチ１９，第２のボード端子２０，第
１のテスタピン端子２５を経由して第１のコンパレータ
２６により検出されるまでの第１の遅延時間ｔａと、出
力回路４のフリップフロップ１１の出力が、出力論理回
路１２，出力バッファ１３，入力バッファ１５，第２の
出力バッファ１６，第２の出力端子１７，第３のボード
端子２１，第４のボード端子２２，第２のテスタピン端
子２７を経由して第２のコンパレータ２８により検出さ
れるまでの第２の遅延時間ｔｂ１とを測定する第１のス
テップ。 （２）開閉スイッチ１９を“開”として、出力回路４の
フリップフロップ１１の出力が、出力論理回路１２，出
力バッファ１３，入力バッファ１５，第２の出力バッフ
ァ１６，第２の出力端子１７，第３のボード端子２１，
第４のボード端子２２，第２のテスタピン端子２７を経
由して第２のコンパレータ２８により検出されるまでの
第３の遅延時間ｔｂ２とを測定する第２のステップ。 （３）第２の測定値ｔｂ１から前記第３の測定値ｔｂ２
を減算して配線容量２３およびピン入力容量２９からな
る寄生容量に起因する遅延時間の差分ｔｄを算出、すな
わちｔｄ＝ｔｂ１−ｔｂ２を計算する第３のステップ。 （４）第１の測定時間ｔａから第３のステップで求めた
遅延時間の差分ｔｄを減算して出力回路４の無負荷時の
遅延時間ｔ０を算出、すなわちｔ０＝ｔａ−ｔｄを計算
する第４のステップ。
【００２０】測定ステップの詳細について、図２の波形
図を参照して説明する。フリップフロップ１１から出力
された信号が第１のテスタピン端子２６に伝わり第１の
コンパレータの出力判定レベルである所定の電位になる
までの第１の遅延時間ｔａは、第１の出力端子１４，第
１ボード端子１８，第２のボード端子２０，第１のテス
タピン端子２５はいずれも同電位なので、（Ａ）に示す
ように、出力端子１４において信号Ｓ１４ａ１が判定レ
ベルに達するまでの時間に一致する。ここで第１の遅延
時間ｔａは、仮想的な無負荷時の信号Ｓ１４ａ０が所定
レベルに達するまでの無負荷時の遅延時間ｔ０と、第１
の測定ステップの回路構成では必然的に付加されてしま
う配線容量２３およびピン入力容量２９からなる寄生容
量による遅延時間の増分ｄｔとの和になっていると考え
ると、寄生容量による遅延時間の増分ｔｄを測定するこ
とができれば無負荷時の遅延時間を求めることが可能と
なる。
図を参照して説明する。フリップフロップ１１から出力
された信号が第１のテスタピン端子２６に伝わり第１の
コンパレータの出力判定レベルである所定の電位になる
までの第１の遅延時間ｔａは、第１の出力端子１４，第
１ボード端子１８，第２のボード端子２０，第１のテス
タピン端子２５はいずれも同電位なので、（Ａ）に示す
ように、出力端子１４において信号Ｓ１４ａ１が判定レ
ベルに達するまでの時間に一致する。ここで第１の遅延
時間ｔａは、仮想的な無負荷時の信号Ｓ１４ａ０が所定
レベルに達するまでの無負荷時の遅延時間ｔ０と、第１
の測定ステップの回路構成では必然的に付加されてしま
う配線容量２３およびピン入力容量２９からなる寄生容
量による遅延時間の増分ｄｔとの和になっていると考え
ると、寄生容量による遅延時間の増分ｔｄを測定するこ
とができれば無負荷時の遅延時間を求めることが可能と
なる。
【００２１】寄生容量による遅延時間の増分ｄｔを求め
るために、まず、第１の測定ステップでは（Ｂ）に示す
ように、テストボード２の開閉スイッチ１９を“閉”と
して出力回路４の第１の出力バッファ１３の負荷として
配線容量２３およびピン入力容量２９からなる寄生容量
が付加された状態で、第２の出力端子１７の信号Ｓ１７
ｂ１が所定レベルに達するまでの第２の遅延時間ｔｂ１
の測定する。また、これに加えて、第２の測定ステップ
で（Ｃ）に示すように、テストボード２の開閉スイッチ
１９を“開”として第１の出力バッファ１３から寄生容
量を切り離した状態で、第２の出力端子１７の信号Ｓ１
７ｂ２が第２のコンパレータ２８の検出できる所定レベ
ルに達するまでの第３の遅延時間ｔｂ２を測定する。
るために、まず、第１の測定ステップでは（Ｂ）に示す
ように、テストボード２の開閉スイッチ１９を“閉”と
して出力回路４の第１の出力バッファ１３の負荷として
配線容量２３およびピン入力容量２９からなる寄生容量
が付加された状態で、第２の出力端子１７の信号Ｓ１７
ｂ１が所定レベルに達するまでの第２の遅延時間ｔｂ１
の測定する。また、これに加えて、第２の測定ステップ
で（Ｃ）に示すように、テストボード２の開閉スイッチ
１９を“開”として第１の出力バッファ１３から寄生容
量を切り離した状態で、第２の出力端子１７の信号Ｓ１
７ｂ２が第２のコンパレータ２８の検出できる所定レベ
ルに達するまでの第３の遅延時間ｔｂ２を測定する。
【００２２】第２の遅延時間ｔｂ１から第３の遅延時間
ｔｂ２を減じて求めた遅延時間の差分は、第１の出力バ
ッファ１３の出力の信号遅延量のうち配線容量２３およ
びピン入力容量２９からなる寄生容量によって生じた遅
延時間ｄｔそのものとなる。したがって、このようにし
て求めた遅延時間の差分（すなわち、寄生容量による遅
延時間の増分）ｄｔを第１の遅延時間ｔａから減じるこ
とにより、無負荷時の遅延時間ｔ０を得ることができる
ので、出力回路の無負荷時の遅延時間を精度よく測定す
ることができる。
ｔｂ２を減じて求めた遅延時間の差分は、第１の出力バ
ッファ１３の出力の信号遅延量のうち配線容量２３およ
びピン入力容量２９からなる寄生容量によって生じた遅
延時間ｄｔそのものとなる。したがって、このようにし
て求めた遅延時間の差分（すなわち、寄生容量による遅
延時間の増分）ｄｔを第１の遅延時間ｔａから減じるこ
とにより、無負荷時の遅延時間ｔ０を得ることができる
ので、出力回路の無負荷時の遅延時間を精度よく測定す
ることができる。
【００２３】なお、図１で、第２の出力バッファ１６
は、通常動作時にはその出力が論理“０”または論理
“１”のレベルに固定して、出力端子１７の充放電電流
による消費電力を低減してもよく、同様の理由で第２の
出力バッファをテストモード信号がアクティブのテスト
モード時には出力動作し、テストモード信号がインアク
ティブの通常動作時にはハイインピーダンス状態となる
トライステート型の出力バッファとしてもよい。
は、通常動作時にはその出力が論理“０”または論理
“１”のレベルに固定して、出力端子１７の充放電電流
による消費電力を低減してもよく、同様の理由で第２の
出力バッファをテストモード信号がアクティブのテスト
モード時には出力動作し、テストモード信号がインアク
ティブの通常動作時にはハイインピーダンス状態となる
トライステート型の出力バッファとしてもよい。
【００２４】図３は、第２の実施の形態の全体回路図で
ある。図１と異なる点は、図１のテスト回路５に換え
て、入力バッファ１５と、入力バッファ１５の出力を一
方の入力とし第２の内部信号ＳＩ２を他方の入力として
テストモード信号ＴＭによりテストモード時には入力バ
ッファ１５の出力を選択出力し通常動作時には第２の内
部信号ＳＩ２を選択出力するセレクタ３１と、セレクタ
３１の出力を入力し第２の出力端子１７を駆動して出力
する第２の出力バッファ１６とからなるテスト回路５ａ
を有している。テスト回路５ａ以外は図１と同一なので
説明を省略する。この第２の実施の形態では、第２の出
力バッファ１６をテスト回路５ａの一部として使用する
とともに、通常動作時に第２の内部信号ＳＩ２を出力す
る出力バッファとしても兼用することができるので、Ｌ
ＳＩチップ１にテスト回路５ａを搭載することによる端
子数の増加を抑制することができるという新たな効果が
ある。
ある。図１と異なる点は、図１のテスト回路５に換え
て、入力バッファ１５と、入力バッファ１５の出力を一
方の入力とし第２の内部信号ＳＩ２を他方の入力として
テストモード信号ＴＭによりテストモード時には入力バ
ッファ１５の出力を選択出力し通常動作時には第２の内
部信号ＳＩ２を選択出力するセレクタ３１と、セレクタ
３１の出力を入力し第２の出力端子１７を駆動して出力
する第２の出力バッファ１６とからなるテスト回路５ａ
を有している。テスト回路５ａ以外は図１と同一なので
説明を省略する。この第２の実施の形態では、第２の出
力バッファ１６をテスト回路５ａの一部として使用する
とともに、通常動作時に第２の内部信号ＳＩ２を出力す
る出力バッファとしても兼用することができるので、Ｌ
ＳＩチップ１にテスト回路５ａを搭載することによる端
子数の増加を抑制することができるという新たな効果が
ある。
【００２５】図４は、第３の実施の形態の全体回路図で
ある。図１と異なる点は、図１のテストボード２に換え
て、第１のボード端子１８と第２のボード端子２０を接
続するかまたは第１のボード端子１８と一端が接地され
た所望の容量値の容量素子３３の他端を接続するかを切
り替える切替スイッチ３２を有するテストボード２ａと
した点である。切替スイッチ３２を第２のボード端子２
０側に接続して第１実施例と同様に第１のステップを実
行した後に、切替スイッチ３２を容量素子３３側に接続
して第２のステップを実行し、以下第３および第４のス
テップを第１の実施の形態と同様に実行することによ
り、出力回路の無負荷時の遅延時間に換えて出力回路に
所望の容量値の容量素子３３を負荷として付加したとき
の遅延時間を得ることができる。これにより遅延時間を
求めたい負荷条件に合わせて容量素子３３の容量値を選
択して測定することにより、無負荷以外の条件でも精度
のよい測定が可能となる。
ある。図１と異なる点は、図１のテストボード２に換え
て、第１のボード端子１８と第２のボード端子２０を接
続するかまたは第１のボード端子１８と一端が接地され
た所望の容量値の容量素子３３の他端を接続するかを切
り替える切替スイッチ３２を有するテストボード２ａと
した点である。切替スイッチ３２を第２のボード端子２
０側に接続して第１実施例と同様に第１のステップを実
行した後に、切替スイッチ３２を容量素子３３側に接続
して第２のステップを実行し、以下第３および第４のス
テップを第１の実施の形態と同様に実行することによ
り、出力回路の無負荷時の遅延時間に換えて出力回路に
所望の容量値の容量素子３３を負荷として付加したとき
の遅延時間を得ることができる。これにより遅延時間を
求めたい負荷条件に合わせて容量素子３３の容量値を選
択して測定することにより、無負荷以外の条件でも精度
のよい測定が可能となる。
【００２６】
【発明の効果】以上のように、本発明では、出力回路の
遅延時間の測定において、テストボードおよびＬＳＩテ
スタの寄生負荷容量が接続された場合と切り離された場
合の遅延時間をテスト回路を通して測定してその差を求
め、これをＬＳＩテスタで測定した出力回路の遅延時間
から減じることにより、出力回路の遅延時間を精度よく
求めることができる。第２の実施の形態では、これに加
えて、テスト回路の出力バッファを通常動作で使用する
出力バッファと兼用することができるので、端子数の増
加を抑制できるという効果がある。第３の実施の形態で
は、さらに加えて、無負荷時のみでなく所望の負荷容量
を付加した状態での出力回路の遅延時間を求めることが
できるという効果が生じる。
遅延時間の測定において、テストボードおよびＬＳＩテ
スタの寄生負荷容量が接続された場合と切り離された場
合の遅延時間をテスト回路を通して測定してその差を求
め、これをＬＳＩテスタで測定した出力回路の遅延時間
から減じることにより、出力回路の遅延時間を精度よく
求めることができる。第２の実施の形態では、これに加
えて、テスト回路の出力バッファを通常動作で使用する
出力バッファと兼用することができるので、端子数の増
加を抑制できるという効果がある。第３の実施の形態で
は、さらに加えて、無負荷時のみでなく所望の負荷容量
を付加した状態での出力回路の遅延時間を求めることが
できるという効果が生じる。
【図１】本発明の第１の実施の形態の全体回路図であ
る。
る。
【図２】第１の実施の形態の波形図である。
【図３】第２の実施の形態の全体回路図である。
【図４】第３の実施の形態の全体回路図である。
【図５】従来例の全体回路図である。
１，４１ ＬＳＩチップ ２，４２ テストボード ３，４３ ＬＳＩテスタ ４，４４ 出力回路 ５，４５ テスト回路 １１，５１，５６ フリップフロップ １２，５２ 出力論理回路 １３，１６，５３，５７ 出力バッファ １４，１７，１８，２０，２１，２２，２５，２７，５
４，５８，５９，６１，６２，６３，６６，６９ 端
子 １５，５５ 入力バッファ １９，６０ 開閉スイッチ ２３，２４，６４，６５ 配線容量 ２６，２８，６９ コンパレータ ２９，３０，７０，７１ ピン入力容量 ３１ セレクタ ３２ 切替スイッチ ３３ 容量素子 ６７ ドライバ
４，５８，５９，６１，６２，６３，６６，６９ 端
子 １５，５５ 入力バッファ １９，６０ 開閉スイッチ ２３，２４，６４，６５ 配線容量 ２６，２８，６９ コンパレータ ２９，３０，７０，７１ ピン入力容量 ３１ セレクタ ３２ 切替スイッチ ３３ 容量素子 ６７ ドライバ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G032 AA01 AC03 AD06 AG01 AG07 AK11 AK15 AL05 5F038 CD08 CD09 DF14 DF16 DT02 DT04 DT05 DT10 EZ20 5F064 BB28 BB31 DD32 DD39 EE47 FF12 FF46
Claims (6)
- 【請求項１】 内部信号を読み込みクロックに同期して
出力するフリップフロップと該フリップフロップの出力
を入力し論理演算して出力する出力論理回路と該出力論
理回路の出力を入力し第１の出力端子に出力する第１の
出力バッファとを有する出力回路と、 前記第１の出力バッファの出力を入力し波形整形して出
力する入力バッファと前記入力バッファの出力を入力し
て第２の出力端子に出力する第２の出力バッファとを有
するテスト回路とを備えたことを特徴とする半導体集積
回路。 - 【請求項２】 前記第２の出力バッファが、テストモー
ド信号がアクティブのときには前記入力バッファの出力
を入力して前記第２の出力端子に出力し、前記テストモ
ード信号がインアクティブのときには１レベル又は０レ
ベルのいずれかを固定的に出力する請求項１記載の半導
体集積回路。 - 【請求項３】 前記第２の出力バッファが、テストモー
ド信号がアクティブのときには前記入力バッファの出力
を入力して前記第２の出力端子に出力し、前記テストモ
ード信号がインアクティブのときにはハイインピーダン
ス状態となる請求項１記載の半導体集積回路。 - 【請求項４】 第１の内部信号を読み込みクロックに同
期して出力するフリップフロップと該フリップフロップ
の出力を入力し論理演算して出力する出力論理回路と該
出力論理回路の出力を入力し第１の出力端子に出力する
第１の出力バッファとを有する出力回路と、 前記第１の出力バッファの出力を入力し波形整形して出
力する入力バッファと第２の内部信号および前記入力バ
ッファの出力を入力しテストモード信号により遅延時間
測定時には前記入力バッファの出力を選択し通常動作時
には前記第２の内部信号を選択して出力するセレクタと
前記セレクタの出力を入力して第２の出力端子に出力す
る第２の出力バッファとを有するテスト回路とを備えた
ことを特徴とする半導体集積回路。 - 【請求項５】 請求項１，２，３または４記載の半導体
集積回路と、第１，第２，第３，第４のボード端子と前
記第１のボード端子および前記第２のボード端子間に設
けられた開閉スイッチとを有し前記第３のボード端子お
よび前記第４のボード端子間を接続したテストボード
と、第１，第２のテストピン端子と前記第１のテストピ
ン端子に接続され入力された信号の論理レベルの変化を
検出する第１のコンパレータと前記第２のテストピン端
子に接続され入力された信号の論理レベルの変化を検出
する第２のコンパレータとを有するＬＳＩテスタとを、
前記第１の出力端子と前記第１のボード端子が接続し、
前記第２の出力端子が前記第３のボード端子と接続し、
前記第２のボード端子が前記第１のテスタピン端子と接
続し、前記第４のボード端子が前記第２のテスタピン端
子と接続して、前記開閉スイッチを閉として前記出力回
路の前記フリップフロップから前記第１のコンパレータ
までの第１の遅延時間および前記フリップフロップから
前記第２のコンパレータまでの第２の遅延時間を測定す
る第１のステップと、前記開閉スイッチを開として前記
フリップフロップから前記第２のコンパレータまでの第
３の遅延時間を測定する第２のステップと、前記第２の
遅延時間から前記第３の遅延時間を減算して遅延時間の
差分を算出する第３のステップと、前記第１の遅延時間
から前記遅延時間の差分を減算して前記出力回路の無負
荷時の遅延時間を算出する第４のステップとを有するこ
とを特徴とする半導体集積回路の出力遅延測定方法。 - 【請求項６】 請求項１，２，３または４記載の半導体
集積回路と、第１，第２，第３，第４のボード端子と前
記第１のボード端子および前記第２のボード端子を接続
するかまたは前記第１のボード端子および一端が接地さ
れた容量素子の他端を接続するかを切り替える切替スイ
ッチとを有し前記第３のボード端子および前記第４のボ
ード端子間を接続したテストボードと、第１，第２のテ
ストピン端子と前記第１のテストピン端子に接続され入
力された信号の論理レベルの変化を検出する第１のコン
パレータと前記第２のテストピン端子に接続され入力さ
れた信号の論理レベルの変化を検出する第２のコンパレ
ータとを有するＬＳＩテスタとを、前記第１の出力端子
と前記第１のボード端子が接続し、前記第２の出力端子
が前記第３のボード端子と接続し、前記第２のボード端
子が前記第１のテスタピン端子と接続し、前記第４のボ
ード端子が前記第２のテスタピン端子と接続して、 前記切替スイッチを前記第２のボード端子側に接続して
前記出力回路の前記フリップフロップから前記第１のコ
ンパレータまでの第１の遅延時間および前記フリップフ
ロップから前記第２のコンパレータまでの第２の遅延時
間を測定する第１のステップと、 前記切替スイッチを前記容量素子側に接続して前記フリ
ップフロップから前記第２のコンパレータまでの第３の
遅延時間を測定する第２のステップと、 前記第２の遅延時間から前記第３の遅延時間を減算して
遅延時間の差分を算出する第３のステップと、 前記第１の遅延時間から前記遅延時間の差分を減算して
前記出力回路が前記容量素子を負荷とした時の遅延時間
を算出する第４のステップとを有することを特徴とする
半導体集積回路の出力遅延測定方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36412999A JP2001174520A (ja) | 1999-12-22 | 1999-12-22 | 半導体集積回路およびその出力遅延測定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36412999A JP2001174520A (ja) | 1999-12-22 | 1999-12-22 | 半導体集積回路およびその出力遅延測定方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001174520A true JP2001174520A (ja) | 2001-06-29 |
Family
ID=18481046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36412999A Withdrawn JP2001174520A (ja) | 1999-12-22 | 1999-12-22 | 半導体集積回路およびその出力遅延測定方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001174520A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010050100A1 (ja) * | 2008-10-30 | 2010-05-06 | 株式会社アドバンテスト | デバイス、試験装置及び試験方法 |
| CN117452187A (zh) * | 2023-11-15 | 2024-01-26 | 广东高云半导体科技股份有限公司 | 一种io延迟测试电路及方法 |
-
1999
- 1999-12-22 JP JP36412999A patent/JP2001174520A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010050100A1 (ja) * | 2008-10-30 | 2010-05-06 | 株式会社アドバンテスト | デバイス、試験装置及び試験方法 |
| US8179154B2 (en) | 2008-10-30 | 2012-05-15 | Advantest Corporation | Device, test apparatus and test method |
| JP5411872B2 (ja) * | 2008-10-30 | 2014-02-12 | 株式会社アドバンテスト | デバイス、試験装置及び試験方法 |
| CN117452187A (zh) * | 2023-11-15 | 2024-01-26 | 广东高云半导体科技股份有限公司 | 一种io延迟测试电路及方法 |
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