JPH03295481A - 半導体集積回路装置の交流特性テスト回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体集積回路装置の交流特性テスト回路に関
し、特にディジタル集積回路装置の交流特性テスト回路
に関する。

［従来の技術］ 従来、ディジタル集積回路装置の交流特性の良否は、通
常、集積回路装置が正常動作を行うに必要な最小のクロ
ックパルス幅の大きさで判断される。

第３図は従来の半導体集積回路装置の交流特性テスト回
路図を示すものである。これによると、テストされるト
グルフリップフロップ（ＴＦＦ）１はリセット信号ａ２
でまず初期化され、ついで出力端子ＯＵＴレベルがクロ
ック入力端子Ｃに入力される規定パルス幅のテストクロ
ックパルスａ、で変化するか否かが観察される。すなわ
ち、このテスト回路では、テストクロックパルスａ１に
このトグルフリップフロップ（ＴＦＦ）１が感応しトグ
ルフリップフロップとしての機能が正常に行われた場合
は、出力端子０ＬＩＴのレベルが“０”→“１”→“０
”→・・・と変化し、また、反対にトグルフリップフロ
ップの特性が悪（で感応しない場合は、出力レベルに変
化が起こらず、依然として０″′のままという結果が得
られる。従−）で、これら２つの相反する出力論理の結
果を観察することによって、トグルフリップフロップの
如きディジタル集積回路装置の最小クロックパルス幅に
関する感応特性を知ることが可能となる。

［発明が解決しようとする課題１ しかしながら、この従来の交流特性テスト回路は、パル
ス幅を異にする２種類以上のクロックパルスを常に必要
としており、また、テストクロックパルスをテストすべ
き対象の半導体集積回路装置に直接入力せしめる回路構
成がとられているので、狭いパルス幅のクロックパルス
を発生することが難しい通常のＩＣテスタ等によっては
、ディジタル集積回路装置にとって最も重要な最小クロ
ックパルス幅に関する感応特性をテストすることができ
ない。すなわち、高度のテスト回路を構成する場合はき
わめて狭いパルス幅のクロックパルスを発生できるパル
ス発振器が必要となるので高価なものとなる。

本発明の目的（」、上記の情況に鑑み、パルス幅の比峠
的大きなりロックパルスを用いてディジタル集積回路装
置の最小クロックパルス幅に関する感応特性を求めるこ
とのできる半導体集積回路装置の交流特性テスト回路を
捉供することである。

［課題を解決するための手段］ 本発明によれば、半導体集積回路装置の交流特性テスト
回路は、テストすべきディジタル集積回路装置の内部論
理回路を初期化するに充分なパルス幅をもつ一つのテス
トクロックパルスを発生するパルス発生回路と、立上が
り、立下がりに伝播時間差を有する複数個の同相出力ゲ
ートからなる段構成のゲート回路とを備え、Ｍｉ７配デ
ィジタル集積回路装置を前記−つのテスＩ・クロックパ
ルスで初期化すると共に、該−つのデストクロックパル
スの前記段構成ゲート回路による通過パルスを前記ディ
ジタル集積回路装置の論理動作人力クロックとすること
を含んで構成される。

［作　　用　　］ 本発明によれば、テストずべきディジタル集積回路装置
の内部論理回路の初期化およびテスト論理動作は、一つ
のクロックパルスを共有して行われる。また、テストの
ための論理動作人力クロックは段構成ゲート回路の立上
がり、立下がり伝播時間差を適宜選択し、また段数を選
択することにより、任意のパルス幅をもつように選定さ
れる。従って、テスト回路を簡易化し得るのみならず、
ディジタル半導体集積回路装置の最小クロックパルス幅
に関する感応特性を充分に明らかにすることができる。

〔実施例〕

以下図面を参照して本発明の詳細な説明する。

第１図は本発明の一実施例を示す半導体集積回路装置の
交流特性テスト回路図である。本実施例によれば、本発
明をトグルフリップフロップ（ＴＦＦ）に実施した場合
が示される。本実施例によれば、トグルフリップフロッ
プ（ＴＦＦ）ｌを初期化するのに充分なパルス幅をもつ
共通のテストクロックパルスａ。と、立−Ｆかり、立下
がりの伝播時間に差をもつ複数個の同相出力ゲートＧ、
−Ｇ。の段構成回路とが準備される。ここで、テストす
べきトグルフリップフロップ（ＴＦＦ）１のリセット端
子Ｒにはテストクロックパルスａ。がそのままの形で入
力され、また、クロック入力端子Ｃには同相出力ゲート
６１〜Ｇ、の段構成回路を通過したテストクロックパル
スａ。の通過パルスが入力される。一般に、同相出力の
ゲート回路はＣＭＯＳ、ＥＣＬ、Ｂ１ＣＭＯＳを含め如
何なる半導体構造をとろうとも、パルス動作における立
上がり伝播時間と立下がり伝播時間とが相違し、出力パ
ルスがこれにより広がったり狭くなったりするのが通常
である。この程度は集積回路装置の製造プロセスが悪く
なるほど助長される。

従って、この立上がり伝播時間と立下がり伝播時間とが
相違する性質を利用すると、同相出力ゲートＧ、〜Ｇｏ
の段構成回路をパルス幅縮小回路として動作させること
ができる。

本実施例の場合では、トグルフリップフロップｌがクロ
ックパルスの立上がり波形（ポジティブ・エツジ）で動
作するので、同相出力ゲトＧＩ−Ｇ、、には立下がり伝
播時間より立上がり伝播時間の方が大きいものが選択さ
れる。例えば、ゲート１段当りの立上がり伝播時間を２
．５ｎＳ　、立下がり伝播時間を２．　ＯｎＳとすると
、ゲート１段当り０．５ｎＳだけ出力パルス幅を狭（す
ることができる。従って、通常のＩＣテスタが発生する
パルス幅２０ｎＳのパルスをテストクロックパルスａ。

とじて用いたとしても、この同相出力ゲートを２０段並
べればテスト回路が必要とする例えばクロック最小パル
ス規格幅１０ｎｓのパルスを容易に発生することが可能
である。

すなわち、上記実施例において、トグルフリップフロッ
プ１の最小クロツタパルス幅の感度が１０ｎＳ以上に劣
化した場合、フリップフロップ１は動作せず出力端子Ｏ
ＵＴのレベルは“０”のまま変化しないことになる。

第２図は本発明の他の実施例を示す半導体集積回路装置
の交流特性テスト回路図である。本実施例によれば、ト
グルフリップフロップ１の初期状態を°“１”レベルに
設定した場合が示される。本実施例ではトグルフリップ
フロップ１が正常に動作した場合、出力端子ＯＵＴには
反転レベルの“０”が検出される。

以上は本発明をトグルフリップフロップのテストに実施
した場合を説明したが、その他のフリップフロップ、ラ
ッチその他の論理出力回路をもつディジタル集積回路に
対してもきわめて容易に実施することが可能である。

［発明の効果〕 以上詳細に説明したように、本発明によれば、通常のＩ
Ｃテスタが発生し得る比較的広いパルス幅の単一クロッ
クのみでディジタル集積回路装置の交流特性テスト回路
が容易に構成される。この際、ゲート回路の段数を調整
することによりテストすべき集積回路に対するテストク
ロックの最小クロックパルス幅を任意に選定することが
できるので、ディジタル集積回路のパルス動作特性を余
すところなくテストし得る効果を有する。

【図面の簡単な説明】

第１図は本発明の一実施例を示す半導体集積回路装置の
交流特性テスト回路図、第２図は本発明の他の実施例を
示す半導体集積回路装置の交流特性テスト回路図、第３
図は従来の半導体集積回路装置の交流特性テスト回路図
である。 １・・・トグルフリップフロップ（ＴＦＦ）、ａｏ−テ
ストクロックパルス、 Ｇ、−Ｇ、・・・立上がりと立下がりに伝播時間差をも
つ同相出力ゲート。

Claims (1)

【特許請求の範囲】
1. テストすべきディジタル集積回路装置の内部論理回路を
   初期化するに充分なパルス幅をもつ一つのテストクロッ
   クパルスを発生するパルス発生回路と、立上がり、立下
   がりに伝播時間差を有する複数個の同相出力ゲートから
   なる段構成のゲート回路とを備え、前記ディジタル集積
   回路装置を前記一つのテストクロックパルスで初期化す
   ると共に、該一つのテストクロックパルスの前記段構成
   ゲート回路による通過パルスを前記ディジタル集積回路
   装置の論理動作入力クロックとすることを特徴とする半
   導体集積回路装置の交流特性テスト回路。