JP3453762B2 - シーケンサ - Google Patents

Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】本発明は、例えば集積化されたマ
イクロコンピュータ等に適用して好適なシーケンサに関
する。 【０００２】従来、ジョンソンカウンタと称されるカウ
ンタが提案されている。 【０００３】このジョンソンカウンタは周知のように、
複数の例えばラッチ回路のごときラッチ回路の最終段の
出力を初段のラッチ回路に入力するようにしたリングカ
ウンタで、シフトパルスによって幾つかの状態の間をサ
イクリックに循環するカウンタである。 【０００４】このジョンソンカウンタは、バイナリカウ
ンタをベースとしてシーケンサを構成した場合と比較し
て、スタティックハザード対策の回路がいらないこと
や、２ビットのデコードだけで全てのタイミングが作れ
ること等からシーケンサに多く用いられている。 【０００５】図４にこのジョンソンカウンタをベースと
したシーケンサを示し、このシーケンサは集積化された
マイクロコンピュータ等の内部のものとする。 【０００６】即ち、この図４において、１は外部回路よ
りの制御信号Ｃ２が供給される入力端で、この入力端子
１がインバータ２を介してアンド回路８の一方の入力端
子に接続される。 【０００７】３は外部回路よりの制御信号Ｃ１が供給さ
れる入力端子で、この入力端子３がオア回路５の一方の
入力端子に接続される。 【０００８】４はシフトパルスとしてのクロック信号が
供給される入力端子で、この入力端子４が各ラッチ回路
７、１０及び１１の各クロック入力端子ＣＫに夫々接続
される。 【０００９】６はアンド回路で、このアンド回路６の一
方の入力端子にＦＭＤ（ＦｕｌｌＭａｔｒｉｘ Ｄｅｆ
ｉｎｉｔｉｏｎ）による帰還回路１２の出力端子が接続
され、このアンド回路６の他方の入力端子に上述のオア
回路５の出力端子が接続され、このアンド回路６の出力
端子がラッチ回路７のデータ入力端子Ｄ１に接続されて
いる。 【００１０】このラッチ回路７の出力端子Ｑ１がオア回
路５の他方の入力端子に接続され、このラッチ回路７の
出力端子Ｑ１が帰還回路１２の入力端に接続され、この
ラッチ回路７の出力端子Ｑ１がオア回路９の一方の入力
端子に接続される。 【００１１】またこのオア回路９の他方の入力端子には
アンド回路８の出力端子が接続され、このオア回路９の
出力端子がラッチ回路１０のデータ入力端子Ｄ２に接続
されている。 【００１２】このラッチ回路１０の出力端子Ｑ２がラッ
チ回路１１のデータ入力端子Ｄ３に接続されると共に、
アンド回路８の他方の入力端子に接続されている。 【００１３】また、このラッチ回路１０の反転出力端子
Ｑ２”が帰還回路１２の入力端に接続されている。 【００１４】ラッチ回路１１の反転出力端子Ｑ３”が帰
還回路１２の入力端に接続されている。 【００１５】この帰還回路１２は、ラッチ回路７の出力
端子Ｑ１、ラッチ回路１０の反転出力端子Ｑ２”及びラ
ッチ回路１１の反転出力端子Ｑ３”よりの信号の状態に
よってハイレベル“１”となる帰還信号を得、この帰還
信号をアンド回路６に供給する。 【００１６】この帰還信号がハイレベル“１”となる場
合は、例えば、ラッチ回路７及び１０よりの信号が夫々
ハイレベル“１”及びローレベル“０”となったとき、
ラッチ回路７及び１１よりの信号が夫々ハイレベル
“１”及びローレベル“０”となったとき、並びにラッ
チ回路１０及び１１よりの信号が両方とも夫々ローレベ
ル“０”となったときである。 【００１７】次に、このシーケンサの動作を図５の状態
遷移図を参照して説明する。 【００１８】この図５に示すように、図４に示したシー
ケンサは、ラッチ回路１１の出力端子Ｑ３よりの出力信
号が“１”のとき（Ｑ３＝“０”）に制御信号Ｃ１でラ
ッチ回路７のＱ１出力が“０“→”１“に遷移するのを
コントロールするいわゆるワンストップ、ラッチ回路７
の出力端子Ｑ１よりの出力信号が“０”のときに制御信
号Ｃ２でラッチ回路１０のＱ２出力が“１“→”０“に
遷移するのをコントロールするいわゆるゼロストップを
かけ、各ラッチ回路７，１０，１１の出力端子Ｑ１、Ｑ
２、Ｑ３より出力を得るようにしたシーケンサである。 【００１９】このシーケンサは、電源投入後やリセット
後の初期状態においては、各ラッチ回路７、１０、１１
が不確定となった状態からスタートし、状態の遷移はス
トップ条件１００ａ及び１５０ａのかかっているステー
ト１００及び１５０以外のステート、即ち、ステート１
１０、１３０、１４０、１６０を進み、最終的にはステ
ート１００またはステート１５０に移行し、このステー
ト１００またはステート１５０でおちつく。 【００２０】既に説明したように、図４における帰還回
路１２は、ステート１２０及びステート１７０、即ち、
いわゆるブービー（使用しない状態）に遷移しないよう
にするためのいわゆるトラップ回路である。 【００２１】このため、ステート１００のスタート、即
ち、（０、０、０）のスタートのシーケンサでは、電源
投入後のラッチ回路７、１０、１１の状態をプリセット
／クリア機能を用いて（０、０、０）に初期設定する
か、リセットの後に数回のダミーサイクルを挿入する等
を行うようにしている。 【００２２】 【発明が解決しようとする課題】上述したように、従来
のシーケンサにおいては、電源投入後のラッチ回路の状
態をプリセット／クリア機能を用いて初期設定するか、
またはリセットの後に数回のダミーサイクルを挿入する
等を行わないと、電源投入後の一回目のサイクルでは正
常に動作しないといった不都合があった。 【００２３】また、電源投入後の１回目のサイクルで正
常に動作させるためには、電源投入後のラッチ回路の状
態をプリセット／クリア機能を用いて初期設定したり、
またはリセットの後に数回のダミーサイクルを挿入する
等を行ったりしなければならなく、回路規模を大にする
といった不都合があった。 【００２４】本発明はかかる点に鑑みてなされたもの
で、ラッチ回路の段数が増加しても簡単な回路構成とで
き、且つ、回路動作に高い信頼性を持たせることのでき
るシーケンサを提案しようとするものである。 【００２５】 【課題を解決するための手段】本発明シーケンサは例え
ば図１〜図３に示す如く、従属接続された少なくとも初
段、次段及び最終段を有する複数のラッチ回路７、１
０、１１の最終段の出力を初段のラッチ回路７に帰還さ
せるようにすると共に、初段のラッチ回路７への入力信
号が“１”の状態のとき、第１の制御信号Ｃ１で初段の
ラッチ回路７の出力信号が“０”の状態から“１”の状
態へ遷移するのを制御し、次段のラッチ回路１０への入
力信号が“０”の状態のとき、第２の制御信号Ｃ２で次
段のラッチ回路１０の出力信号が“１”の状態から
“０”の状態へ遷移するのを制御し、複数のラッチ回路
７，１０，１１から出力信号を得ることにより、状態の
移動をさせるようにしたシーケンサにおいて、第１及び
第２の制御信号Ｃ１、Ｃ２をリセット信号ｒｅｓｅｔと
組み合わせてラッチ回路７，１０，１１の遷移を制御
し、ラッチ回路７，１０，１１の状態を所定の状態に初
期化するようにしたものである。 【００２６】 【作用】上述せる本発明によれば、制御信号Ｃ２及びリ
セット信号ｒｅｓｅｔを論理的に組み合せ、制御信号Ｃ
２及びリセット信号ｒｅｓｅｔに基いて複数のラッチ回
路７、１０、１１の状態を所定の状態に初期化するよう
にしたので、ラッチ回路の段数が増加しても簡単な回路
構成とでき、且つ、回路動作に高い信頼性を持たせるこ
とができる。 【００２７】 【実施例】以下に、図１を参照して本発明シーケンサの
一実施例について詳細に説明する。 【００２８】この図１において、図４と対応する部分に
は同一符号を付してその詳細説明を省略する。 【００２９】さて、本例においては、例えば集積化され
たマイクロコンピュータ内のシーケンサを前提とし、電
源の投入後、またはリセット後には、必ず例えば各ラッ
チ回路７、１０、１１の各出力端子Ｑ１、Ｑ２、Ｑ３の
出力が（０、０、０）に初期化されるようにする。 【００３０】即ち、この図１においては、図４において
使用していたインバータ２をノア回路１４にする。 【００３１】そしてこのノア回路１４の一方に入力端子
にチップ内リセット信号の供給される入力端子を接続
し、制御信号Ｃ２の供給される入力端子１をこのノア回
路１４の他方の入力端子に接続する。 【００３２】図２にリセット信号Ｒｅｓｅｔ及びチップ
内リセット信号ｒｅｓｅｔを示す。 【００３３】このリセット信号Ｒｅｓｅｔは外部よりの
信号（パワーオンリセット）で、チップ内リセット信号
は例えば集積化されたマイクロコンピュータ内部のｒｅ
ｓｅｔ信号である。 【００３４】この図２に示すように、外部リセット信号
Ｒｅｓｅｔ（アクティブ“０”）が解除され、チップ内
部のリセット信号ｒｅｓｅｔ（アクティブ“１”）が解
除されるまでの間、リセット信号ｒｅｓｅｔはハイレベ
ル“１”を保っている。 【００３５】従って、ラッチ回路１０のストップコンデ
ィションは解除された状態となる。ここで、ラッチ回路
１０のストップコンディションが解除された状態とは、
ｒｅｓｅｔ＝“１”となることで図５においてＣ２＝
“１”のコンディションが満たされ、図５の状態遷移図
で（Ｑ１、Ｑ２、Ｑ３）＝（０，１，１）→（０，０，
１）の遷移が起きることをいう。 【００３６】即ち、電源投入後のラッチ回路７，１０，
１１がどのような状態であっても、内部リセットが解除
されるまでの間、ラッチ回路７のワンストップは閉じた
状態、ラッチ回路１０のゼロストップは解除された状態
にあるので、リセット解除後は必ず（０，０，０）のス
テートにおちつくことになる。ここで、ラッチ回路７の
ワンストップが閉じた状態とは、図５においてＣ１＝
“０”の状態（ここでリセット期間中、Ｃ１＝“０”と
仮定する）であるため（Ｑ１、Ｑ２、Ｑ３）＝（０，
０，０）→（１，０，０）の遷移が起きないことをい
う。 【００３７】図３に本例シーケンサを４ビットのジョン
ソンカウンタをベースとした場合の状態遷移図を示す。 【００３８】この図３の状態遷移を行うシーケンサは、
図１において示したシーケンサにラッチ回路を１つ追加
し、４ビットとしたものである。 【００３９】即ち、初段のラッチ回路（図示を省略す
る）に制御信号Ｃ１が“０”のときにワンストップ、２
段目のラッチ回路（図示を省略する）に制御信号Ｃ３が
“０”のときにゼロストップ、最終段のラッチ回路（図
示を省略する）に制御信号Ｃ２が“０”のときにワンス
トップをかけたシーケンサである。 【００４０】この図３においては、初期設定を（０、
０、０、０）としたシーケンサで、このようにするに
は、内部リセット解除までの間、初段のラッチ回路のワ
ンストップをオンにし、最終段のラッチ回路のワンスト
ップをオフにし、２段目のラッチ回路のゼロストップを
オフにすれば良い。 【００４１】即ち、初段のラッチ回路には制御信号Ｃ１
をそのまま入力するようにし、２段目のラッチ回路のゼ
ロストップとしては制御信号Ｃ３及び内部リセット信号
ｒｅｓｅｔのノア出力を供給するようにし、最終段のラ
ッチ回路には制御信号Ｃ２及び内部リセット信号ｒｅｓ
ｅｔのオア出力を供給すれば良い。 【００４２】このようにすれば、図３に示すように、こ
のシーケンサは電源投入後やリセット後の初期状態にお
いては、各ラッチ回路が不確定となった状態からスター
トし、状態の遷移はストップ条件２００ａのかかってい
るステート２００以外のステート、即ち、ステート２１
０、２２０、２４０、２５０、２６０、２７０及び２９
０を進み、最終的にはステート２００に移行し、このス
テート２００でおちつく。 【００４３】このように、本例においては、簡単な回路
構成を以てラッチ回路にプリセット／クリアをかけるこ
となく、シーケンサを任意の状態に初期設定できる。 【００４４】この方法は、特にジョンソンカウンタのラ
ッチ回路の数が５（ビット）、６（ビット）と大きくな
った場合に特に有効である。 【００４５】全ラッチ回路に対してプリセット／クリア
をかけるよりは、限られた数のストップモーションのコ
ントロール信号を内部リセット信号で制御するほうがは
るかに簡単である。 【００４６】また設計した回路の信頼性の点において
も、ラッチ回路に或値をプリセット／クリアをかけるよ
りは、ストップモーションのゲート信号の開閉を制御し
て任意の状態に初期化する方がより信頼性の高い設計方
法といえる。 【００４７】尚、本例においては簡単な例としてストッ
プモーションのコントロール信号とチップ内リセット信
号ｒｅｓｅｔのオアまたはノアをとったものを示した
が、コントロール信号及びチップ内リセット信号ｒｅｓ
ｅｔの組合せであればこれに限らない。 【００４８】尚、本発明は上述の実施例に限ることなく
本発明の要旨を逸脱することなく、その他種々の構成が
取り得ることは勿論である。 【００４９】 【発明の効果】上述せる本発明によれば、制御信号及び
リセット信号を論理的に組み合せ、制御信号及びリセッ
ト信号に基いて複数のラッチ回路の状態を所定の状態に
初期化するようにしたので、ラッチ回路の段数が増加し
ても簡単な回路構成とでき、且つ、回路動作に高い信頼
性を持たせることができる利益がある。

【図面の簡単な説明】 【図１】本発明シーケンサの一実施例を示す構成図であ
る。 【図２】本発明シーケンサの一実施例の説明に供する説
明図である。 【図３】本発明シーケンサの他の例を示す状態遷移図で
ある。 【図４】従来のシーケンサの例を示す構成図である。 【図５】従来のシーケンサの例の説明に供する状態遷移
図である 【符号の説明】 ７、１０、１１ ラッチ回路

Claims (1)

1. (57)【特許請求の範囲】 【請求項１】 従属接続された少なくとも初段、次段及
   び最終段を有する複数のラッチ回路の最終段の出力を初
   段のラッチ回路に帰還させるようにすると共に、初段の
   ラッチ回路への入力信号が“１”の状態のとき、第１の
   制御信号で初段のラッチ回路の出力信号が“０”の状態
   から“１”の状態へ遷移するのを制御し、次段のラッチ
   回路への入力信号が“０”の状態のとき、第２の制御信
   号で次段のラッチ回路の出力信号が“１”の状態から
   “０”の状態へ遷移するのを制御し、上記複数のラッチ
   回路から出力信号を得ることにより、状態の移動をさせ
   るようにしたシーケンサにおいて、上記第１及び第２の制御信号をリセット信号と組み合わ
   せて上記ラッチ回路の遷移を制御し、上記ラッチ回路の
   状態を所定の状態に初期化するようにした ことを特徴と
   するシーケンサ。