JP2001084217A - Ｄｍａ（ダイレクトメモリアクセス）回路 - Google Patents
Ｄｍａ（ダイレクトメモリアクセス）回路Info
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- JP2001084217A JP2001084217A JP26101699A JP26101699A JP2001084217A JP 2001084217 A JP2001084217 A JP 2001084217A JP 26101699 A JP26101699 A JP 26101699A JP 26101699 A JP26101699 A JP 26101699A JP 2001084217 A JP2001084217 A JP 2001084217A
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Abstract
(57)【要約】
【課題】 この発明は、構成の小型化ならびに転送時間
の短縮化を達成し得るＤＭＡ回路を提供することを課題
とする。 【解決手段】 この発明は、アドレスカウンタ４２、メ
モリ３の転送元アドレス格納領域３１、転送元アドレス
設定レジスタ４６、転送先アドレス設定レジスタ４７、
イベントカウンタ４８を備えて、１つのＤＭＡチャネル
ならびに１度のＤＭＡ転送起動によりレジスタ群２の複
数のデータをメモリ３にＤＭＡ転送するように構成され
る。
の短縮化を達成し得るＤＭＡ回路を提供することを課題
とする。 【解決手段】 この発明は、アドレスカウンタ４２、メ
モリ３の転送元アドレス格納領域３１、転送元アドレス
設定レジスタ４６、転送先アドレス設定レジスタ４７、
イベントカウンタ４８を備えて、１つのＤＭＡチャネル
ならびに１度のＤＭＡ転送起動によりレジスタ群２の複
数のデータをメモリ３にＤＭＡ転送するように構成され
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＰＵを介するこ
となくレジスタとメモリ間でデータ転送を行うＤＭＡ
（ダイレクトメモリアクセス）回路に関する。
となくレジスタとメモリ間でデータ転送を行うＤＭＡ
（ダイレクトメモリアクセス）回路に関する。
【０００２】
【従来の技術】従来のＤＭＡ転送の構成を図３に示す。
【０００３】図３において、従来のＤＭＡ転送では、Ｃ
ＰＵ１０１を介することなく、データの転送元となるレ
ジスタ群の４つのレジスタ１０２-1〜１０２-4とデータ
の転送先となるメモリ１０３間でデータバス１０５を介
してデータ転送が行われる。このようなデータ転送にお
いて、ＤＭＡ設定レジスタ１０６内の転送元アドレス設
定レジスタ１０７-1〜１０７-4と転送先アドレス設定レ
ジスタ１０８-1〜１０８-4のレジスタ対でレジスタ１０
２のアドレスと転送先のメモリ１０３のアドレスをそれ
ぞれ設定していた。
ＰＵ１０１を介することなく、データの転送元となるレ
ジスタ群の４つのレジスタ１０２-1〜１０２-4とデータ
の転送先となるメモリ１０３間でデータバス１０５を介
してデータ転送が行われる。このようなデータ転送にお
いて、ＤＭＡ設定レジスタ１０６内の転送元アドレス設
定レジスタ１０７-1〜１０７-4と転送先アドレス設定レ
ジスタ１０８-1〜１０８-4のレジスタ対でレジスタ１０
２のアドレスと転送先のメモリ１０３のアドレスをそれ
ぞれ設定していた。
【０００４】このような構成において、データの転送元
を設定するための１つの転送元アドレス設定レジスタ１
０７では、１つのレジスタ１０２しか設定できなかっ
た。そのため、レジスタ１０２-1のデータと同時に他の
レジスタ１０２-2〜１０２-4のデータを転送する場合に
は、転送元のレジスタの数だけＤＭＡチャネル（転送
元、転送先を指定する構成）が必要であり、転送元／転
送先アドレス設定レジスタ１０７、１０８も同数必要で
あった。
を設定するための１つの転送元アドレス設定レジスタ１
０７では、１つのレジスタ１０２しか設定できなかっ
た。そのため、レジスタ１０２-1のデータと同時に他の
レジスタ１０２-2〜１０２-4のデータを転送する場合に
は、転送元のレジスタの数だけＤＭＡチャネル（転送
元、転送先を指定する構成）が必要であり、転送元／転
送先アドレス設定レジスタ１０７、１０８も同数必要で
あった。
【０００５】すなわち、レジスタ１０２-1のデータをＤ
ＭＡ転送するためには、転送元アドレス設定レジスタ１
０７-1でレジスタ１０２-1のアドレスを指定し、転送先
アドレス設定レジスタ１０８-1で転送（保存）する領域
を指定する。同様に、レジスタ１０２-2のデータをＤＭ
Ａ転送するためには、転送元アドレス設定レジスタ１０
７-2でレジスタ１０２-2のアドレスを指定し、転送先ア
ドレス設定レジスタ１０８-2で転送（保存）する領域を
指定する。レジスタ１０２-3のデータをＤＭＡ転送する
ためには、転送元アドレス設定レジスタ１０７-3でレジ
スタ１０２-3のアドレスを指定し、転送先アドレス設定
レジスタ１０８-3で転送（保存）する領域を指定する。
レジスタ１０２-4のデータをＤＭＡ転送するためには、
転送元アドレス設定レジスタ１０７-4でレジスタ１０２
-4のアドレスを指定し、転送先アドレス設定レジスタ１
０８-4で転送（保存）する領域を指定する。
ＭＡ転送するためには、転送元アドレス設定レジスタ１
０７-1でレジスタ１０２-1のアドレスを指定し、転送先
アドレス設定レジスタ１０８-1で転送（保存）する領域
を指定する。同様に、レジスタ１０２-2のデータをＤＭ
Ａ転送するためには、転送元アドレス設定レジスタ１０
７-2でレジスタ１０２-2のアドレスを指定し、転送先ア
ドレス設定レジスタ１０８-2で転送（保存）する領域を
指定する。レジスタ１０２-3のデータをＤＭＡ転送する
ためには、転送元アドレス設定レジスタ１０７-3でレジ
スタ１０２-3のアドレスを指定し、転送先アドレス設定
レジスタ１０８-3で転送（保存）する領域を指定する。
レジスタ１０２-4のデータをＤＭＡ転送するためには、
転送元アドレス設定レジスタ１０７-4でレジスタ１０２
-4のアドレスを指定し、転送先アドレス設定レジスタ１
０８-4で転送（保存）する領域を指定する。
【０００６】このように、４つの転送元のデータをＤＭ
Ａ転送するためには、４組の転送元、転送先アドレス設
定レジスタ１０７、１０８が必要であり、かつそれぞれ
のデータ転送毎にＤＭＡ転送を起動しなければならなか
った。しかし、１つのＤＭＡチャネルしか持たない場合
に複数のレジスタからメモリにデータを転送する場合に
は、ＤＭＡ転送の度に転送元／転送先アドレス設定レジ
スタの内容を書き換えてＤＭＡ転送を行うか、あるいは
ＤＭＡ転送を使用せずにＣＰＵ１０１がソフトウェアに
よりレジスタの各データをメモリ１０３に転送しなけれ
ばならなかった。このように１つのレジスタのデータに
ついてはＤＭＡ転送できるが、複数のレジスタのデータ
の転送を行う場合には、ＤＭＡチャネルを必要数用意す
るか、又はＣＰＵ１０１がデータ転送を行うためのソフ
トウェアを作成しなくてはならなかった。
Ａ転送するためには、４組の転送元、転送先アドレス設
定レジスタ１０７、１０８が必要であり、かつそれぞれ
のデータ転送毎にＤＭＡ転送を起動しなければならなか
った。しかし、１つのＤＭＡチャネルしか持たない場合
に複数のレジスタからメモリにデータを転送する場合に
は、ＤＭＡ転送の度に転送元／転送先アドレス設定レジ
スタの内容を書き換えてＤＭＡ転送を行うか、あるいは
ＤＭＡ転送を使用せずにＣＰＵ１０１がソフトウェアに
よりレジスタの各データをメモリ１０３に転送しなけれ
ばならなかった。このように１つのレジスタのデータに
ついてはＤＭＡ転送できるが、複数のレジスタのデータ
の転送を行う場合には、ＤＭＡチャネルを必要数用意す
るか、又はＣＰＵ１０１がデータ転送を行うためのソフ
トウェアを作成しなくてはならなかった。
【０００７】
【発明が解決しようとする課題】以上説明したように、
従来のＤＭＡ転送において、転送元となる複数のレジス
タのデータをメモリにＤＭＡ転送する場合は、転送する
データと同数のＤＭＡチャネルが必要になっていた。こ
のため、ＤＭＡチャネルとなる例えばレジスタの数が増
加し、構成の大型化を招くといった不具合を招いてい
た。また、上記ＤＭＡ転送では、それぞれのデータの転
送毎にＤＭＡ転送を起動しなければならなかった。この
ため、ＤＭＡ転送に時間がかかるといった不具合も招い
ていた。
従来のＤＭＡ転送において、転送元となる複数のレジス
タのデータをメモリにＤＭＡ転送する場合は、転送する
データと同数のＤＭＡチャネルが必要になっていた。こ
のため、ＤＭＡチャネルとなる例えばレジスタの数が増
加し、構成の大型化を招くといった不具合を招いてい
た。また、上記ＤＭＡ転送では、それぞれのデータの転
送毎にＤＭＡ転送を起動しなければならなかった。この
ため、ＤＭＡ転送に時間がかかるといった不具合も招い
ていた。
【０００８】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、構成の小型化
ならびに転送時間の短縮化を達成し得るＤＭＡ回路を提
供することにある。
たものであり、その目的とするところは、構成の小型化
ならびに転送時間の短縮化を達成し得るＤＭＡ回路を提
供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、課題を解決する第１の手段は、ＣＰＵを介すること
なく転送元のデータを転送先にデータバスを介して転送
制御するＤＭＡ（ダイレクトメモリアクセス）回路にお
いて、ＤＭＡ転送におけるデータの転送先となり、複数
の転送元のアドレスを格納する転送元アドレス格納領域
が設けられ、この領域に複数の転送元のアドレスが格納
されたメモリと、前記メモリに格納された転送元のアド
レスの先頭のアドレスが格納された前記メモリのアドレ
スが設定された転送元アドレス設定レジスタと、転送先
の先頭アドレスが設定された転送先アドレス設定レジス
タと、転送元のデータ数に応じてＤＭＡ転送の回数が設
定され、１つのデータのＤＭＡ転送が終了する毎に更新
されるイベントカウンタと、前記転送元アドレス設定レ
ジスタに設定されたアドレスが初期値として設定され、
１つのデータのＤＭＡ転送が終了する毎に更新され、前
記メモリの転送元アドレスが格納されたアドレスを順次
指定するカウンタとを有することを特徴とする。
に、課題を解決する第１の手段は、ＣＰＵを介すること
なく転送元のデータを転送先にデータバスを介して転送
制御するＤＭＡ（ダイレクトメモリアクセス）回路にお
いて、ＤＭＡ転送におけるデータの転送先となり、複数
の転送元のアドレスを格納する転送元アドレス格納領域
が設けられ、この領域に複数の転送元のアドレスが格納
されたメモリと、前記メモリに格納された転送元のアド
レスの先頭のアドレスが格納された前記メモリのアドレ
スが設定された転送元アドレス設定レジスタと、転送先
の先頭アドレスが設定された転送先アドレス設定レジス
タと、転送元のデータ数に応じてＤＭＡ転送の回数が設
定され、１つのデータのＤＭＡ転送が終了する毎に更新
されるイベントカウンタと、前記転送元アドレス設定レ
ジスタに設定されたアドレスが初期値として設定され、
１つのデータのＤＭＡ転送が終了する毎に更新され、前
記メモリの転送元アドレスが格納されたアドレスを順次
指定するカウンタとを有することを特徴とする。
【００１０】第２の手段は、ＣＰＵを介することなく転
送元のデータを転送先にデータバスを介して転送制御す
るＤＭＡ（ダイレクトメモリアクセス）回路において、
複数の転送元のアドレスが格納された複数の転送元アド
レス格納レジスタと、前記転送元アドレス格納レジスタ
の先頭のレジスタのアドレスが設定された転送元アドレ
ス設定レジスタと、転送先の先頭アドレスが設定された
転送先アドレス設定レジスタと、転送元のデータ数に応
じてＤＭＡ転送の回数が設定され、１つのデータのＤＭ
Ａ転送が終了する毎に更新されるイベントカウンタと、
前記転送元アドレス設定レジスタに設定されたアドレス
が初期値として設定され、１つのデータのＤＭＡ転送が
終了する毎に更新され、前記複数の転送元アドレス格納
レジスタを順次指定するカウンタとを有することを特徴
とする。
送元のデータを転送先にデータバスを介して転送制御す
るＤＭＡ（ダイレクトメモリアクセス）回路において、
複数の転送元のアドレスが格納された複数の転送元アド
レス格納レジスタと、前記転送元アドレス格納レジスタ
の先頭のレジスタのアドレスが設定された転送元アドレ
ス設定レジスタと、転送先の先頭アドレスが設定された
転送先アドレス設定レジスタと、転送元のデータ数に応
じてＤＭＡ転送の回数が設定され、１つのデータのＤＭ
Ａ転送が終了する毎に更新されるイベントカウンタと、
前記転送元アドレス設定レジスタに設定されたアドレス
が初期値として設定され、１つのデータのＤＭＡ転送が
終了する毎に更新され、前記複数の転送元アドレス格納
レジスタを順次指定するカウンタとを有することを特徴
とする。
【００１１】
【発明の実施の形態】以下、図面を用いてこの発明の実
施形態を説明する。
施形態を説明する。
【００１２】図１はこの発明の一実施形態に係るＤＭＡ
回路を含むＤＭＡ転送に係わる構成を示す図である。図
１において、この実施形態のＤＭＡ転送では、ＣＰＵ１
と、ＤＭＡ転送におけるデータ転送元となるレジスタ群
２と、ＤＭＡ転送のデータ転送先となるメモリ（ＲＡ
Ｍ）３と、ＤＭＡ転送を実行制御するＤＭＡブロック４
と、アドレスバス５、データバス６を備え、ＤＭＡブロ
ック４は、ＤＭＡ転送におけるデータの転送元、転送先
を設定するレジスタを含むＤＭＡ設定レジスタ４１と、
転送元アドレス格納領域用のアドレスカウンタ４２と、
データをアドレスに変換するデータアドレス変換回路４
３と、テンポラリレジスタ４４と、テンポラリレジスタ
４４にread／writeコントロール信号を供給するタイミ
ング生成回路４５とを備えて構成されている。
回路を含むＤＭＡ転送に係わる構成を示す図である。図
１において、この実施形態のＤＭＡ転送では、ＣＰＵ１
と、ＤＭＡ転送におけるデータ転送元となるレジスタ群
２と、ＤＭＡ転送のデータ転送先となるメモリ（ＲＡ
Ｍ）３と、ＤＭＡ転送を実行制御するＤＭＡブロック４
と、アドレスバス５、データバス６を備え、ＤＭＡブロ
ック４は、ＤＭＡ転送におけるデータの転送元、転送先
を設定するレジスタを含むＤＭＡ設定レジスタ４１と、
転送元アドレス格納領域用のアドレスカウンタ４２と、
データをアドレスに変換するデータアドレス変換回路４
３と、テンポラリレジスタ４４と、テンポラリレジスタ
４４にread／writeコントロール信号を供給するタイミ
ング生成回路４５とを備えて構成されている。
【００１３】レジスタ群２は、転送元のデータを格納し
ており、例えばアドレス＄０２ｈ、＄１０ｈ、＄２３
ｈ、＄１０１ｈで指定されるレジスタに保持されたデー
タを転送元のデータとし、アドレスバス５から与えられ
たアドレスにより指定され、指定されたレジスタからデ
ータバス５に読み出されたデータはデータバス５を介し
てテンポラリレジスタ４４にに与えられる。
ており、例えばアドレス＄０２ｈ、＄１０ｈ、＄２３
ｈ、＄１０１ｈで指定されるレジスタに保持されたデー
タを転送元のデータとし、アドレスバス５から与えられ
たアドレスにより指定され、指定されたレジスタからデ
ータバス５に読み出されたデータはデータバス５を介し
てテンポラリレジスタ４４にに与えられる。
【００１４】メモリ３は、カウンタ４２によりアドレス
が指定されてレジスタ群２の転送データを指定するアド
レス（０２ｈ、１０ｈ、２３ｈ、１０１ｈ）が格納され
た転送元アドレス格納領域３１と、ＤＭＡ転送されたデ
ータの格納領域３２（アドレス２０００ｈ〜）を備えて
いる。この転送元アドレス格納領域３１の例えばアドレ
ス１０００ｈにはアドレス０２ｈが格納され、アドレス
１００１ｈにはアドレス１０ｈが格納され、アドレス１
００２ｈにはアドレス２３ｈが格納され、アドレス１０
０３ｈにはアドレス１０１ｈが格納されている。
が指定されてレジスタ群２の転送データを指定するアド
レス（０２ｈ、１０ｈ、２３ｈ、１０１ｈ）が格納され
た転送元アドレス格納領域３１と、ＤＭＡ転送されたデ
ータの格納領域３２（アドレス２０００ｈ〜）を備えて
いる。この転送元アドレス格納領域３１の例えばアドレ
ス１０００ｈにはアドレス０２ｈが格納され、アドレス
１００１ｈにはアドレス１０ｈが格納され、アドレス１
００２ｈにはアドレス２３ｈが格納され、アドレス１０
０３ｈにはアドレス１０１ｈが格納されている。
【００１５】アドレスカウンタ４２は、初期値をインク
リメントすることにより転送元アドレス格納領域３１の
アドレスを指定する。したがって、このアドレスカウン
タ４２の初期値としては転送元アドレス格納領域３１の
先頭アドレスの１０００ｈがセットされる。
リメントすることにより転送元アドレス格納領域３１の
アドレスを指定する。したがって、このアドレスカウン
タ４２の初期値としては転送元アドレス格納領域３１の
先頭アドレスの１０００ｈがセットされる。
【００１６】ＤＭＡ設定レジスタ４１は、メモリ３の転
送元アドレス格納領域３１の先頭のアドレスとなりカウ
ンタ４２に初期値としてセットされるアドレス（この実
施形態ではアドレス１０００ｈ）が設定される転送元ア
ドレス設定レジスタ４６と、ＤＭＡ転送におけるデータ
の転送先のメモリ３の先頭アドレスが設定されてインク
リメント機能を有する転送先アドレス設定レジスタ４７
と、ＤＭＡ転送の回数が設定されるイベントカウンタ４
８と、ＤＭＡ転送が起動されるとＣＰＵ１からデータバ
ス６ならびにアドレスバス５を解放するCPUHALT 信号を
ＣＰＵ１に与えるＤＭＡコントロールレジスタ４９とを
備えて構成され、ＤＭＡ設定レジスタ４１は複数組用意
されている。
送元アドレス格納領域３１の先頭のアドレスとなりカウ
ンタ４２に初期値としてセットされるアドレス（この実
施形態ではアドレス１０００ｈ）が設定される転送元ア
ドレス設定レジスタ４６と、ＤＭＡ転送におけるデータ
の転送先のメモリ３の先頭アドレスが設定されてインク
リメント機能を有する転送先アドレス設定レジスタ４７
と、ＤＭＡ転送の回数が設定されるイベントカウンタ４
８と、ＤＭＡ転送が起動されるとＣＰＵ１からデータバ
ス６ならびにアドレスバス５を解放するCPUHALT 信号を
ＣＰＵ１に与えるＤＭＡコントロールレジスタ４９とを
備えて構成され、ＤＭＡ設定レジスタ４１は複数組用意
されている。
【００１７】このように、ＤＭＡ設定レジスタ４１の転
送元アドレス設定レジスタ４６、転送先アドレス設定レ
ジスタ４７、イベントカウンタ４８、ＤＭＡコントロー
ルレジスタ４９と、アドレスカウンタ４２と、データア
ドレス変換回路４３と、テンポラリレジスタ４４を備え
ることにより、１つの転送元アドレス設定レジスタへの
設定で複数のレジスタのデータがＤＭＡ転送可能とな
る。
送元アドレス設定レジスタ４６、転送先アドレス設定レ
ジスタ４７、イベントカウンタ４８、ＤＭＡコントロー
ルレジスタ４９と、アドレスカウンタ４２と、データア
ドレス変換回路４３と、テンポラリレジスタ４４を備え
ることにより、１つの転送元アドレス設定レジスタへの
設定で複数のレジスタのデータがＤＭＡ転送可能とな
る。
【００１８】メモリ３の転送元アドレス格納領域３１に
はレジスタ群２の任意のアドレス（この実施形態では０
２ｈ、１０ｈ、２３ｈ、１０１ｈ）をデータとして格納
しておく。レジスタ群２のアドレスは連続したアドレス
でなくともよい。この時、転送したいレジスタ（デー
タ）は転送元アドレス格納領域３１の容量分設定でき
る。転送元アドレス設定レジスタ４６には転送元アドレ
ス格納領域３１の先頭アドレスを設定する。イベントカ
ウンタ４８には、ＤＭＡ転送の回数をセットする。この
実施例では、アドレス１０００ｈに０２ｈを書き込む。
ＤＭＡコントロールレジスタ４９からＤＭＡ起動がかか
ると、CPUHALT 信号がＣＰＵ１に出力される。これによ
り、ＣＰＵ１とアドレスバス５、データバス６が切り離
される。
はレジスタ群２の任意のアドレス（この実施形態では０
２ｈ、１０ｈ、２３ｈ、１０１ｈ）をデータとして格納
しておく。レジスタ群２のアドレスは連続したアドレス
でなくともよい。この時、転送したいレジスタ（デー
タ）は転送元アドレス格納領域３１の容量分設定でき
る。転送元アドレス設定レジスタ４６には転送元アドレ
ス格納領域３１の先頭アドレスを設定する。イベントカ
ウンタ４８には、ＤＭＡ転送の回数をセットする。この
実施例では、アドレス１０００ｈに０２ｈを書き込む。
ＤＭＡコントロールレジスタ４９からＤＭＡ起動がかか
ると、CPUHALT 信号がＣＰＵ１に出力される。これによ
り、ＣＰＵ１とアドレスバス５、データバス６が切り離
される。
【００１９】以下、ＤＭＡ転送の動作を説明する。
【００２０】先ず、転送元アドレス設定レジスタ４６の
値がアドレスカウンタ４２にセットされて、アドレスカ
ウンタ４２の値がアドレスバス５に出力される（図１の
矢印(1) ）。アドレスカウンタ４２によって示されたメ
モリ３のアドレス１０００ｈのデータ０２ｈがデータバ
ス６を介してデータアドレス変換回路４３に入力される
（図１の矢印(2) ）。データバス６からデータアドレス
変換回路４３に入力されたデータはアドレスとしてアド
レスバス５に出力される（図１の矢印(3) ）。アドレス
バス５が示すアドレス０２ｈのデータがテンポラリレジ
スタ４４にタイミング生成回路４５から出力されるread
／write コントロール信号のタイミングにしたがって格
納される（図１の矢印(4) ）。転送先アドレス設定レジ
スタ４７の値がアドレスバス５に出力される。（図１の
矢印(5) ）。テンポラリレジスタ４４のデータがタイミ
ング生成回路４５からの信号のタイミングでメモリ３の
２０００ｈに格納される（図１の(6) ）。このようにし
て、イベントカウンタ４８の値が０になるまでＤＭＡ転
送が繰り返し行われ、転送元のすべてのデータが転送先
にＤＭＡ転送される。このようなＤＭＡ転送における最
初のＤＭＡ転送時のバスの様子は以下に示すようにな
る。
値がアドレスカウンタ４２にセットされて、アドレスカ
ウンタ４２の値がアドレスバス５に出力される（図１の
矢印(1) ）。アドレスカウンタ４２によって示されたメ
モリ３のアドレス１０００ｈのデータ０２ｈがデータバ
ス６を介してデータアドレス変換回路４３に入力される
（図１の矢印(2) ）。データバス６からデータアドレス
変換回路４３に入力されたデータはアドレスとしてアド
レスバス５に出力される（図１の矢印(3) ）。アドレス
バス５が示すアドレス０２ｈのデータがテンポラリレジ
スタ４４にタイミング生成回路４５から出力されるread
／write コントロール信号のタイミングにしたがって格
納される（図１の矢印(4) ）。転送先アドレス設定レジ
スタ４７の値がアドレスバス５に出力される。（図１の
矢印(5) ）。テンポラリレジスタ４４のデータがタイミ
ング生成回路４５からの信号のタイミングでメモリ３の
２０００ｈに格納される（図１の(6) ）。このようにし
て、イベントカウンタ４８の値が０になるまでＤＭＡ転
送が繰り返し行われ、転送元のすべてのデータが転送先
にＤＭＡ転送される。このようなＤＭＡ転送における最
初のＤＭＡ転送時のバスの様子は以下に示すようにな
る。
【００２１】 アドレスバス データバス 動作 １０００ｈ ０２ｈ Ｒｅａｄ ０２ｈ ０２ｈのデータ Ｒｅａｄ ２０００ｈ ０２ｈのデータ Ｗｒｉｔｅ この実施形態では、１つのＤＭＡチャネル（転送元アド
レス設定レジスタと転送先アドレス設定レジスタ）なら
びに１回のＤＭＡ転送起動で複数のレジスタのデータを
ＤＭＡ転送することができる。これにより、構成の小型
化ならびに転送時間の短縮化を図ることが可能となる。
また、ＤＭＡ転送を行うにあたって、メモリ３内の転送
元アドレス格納領域３１のデータを読み出す必要がある
ため３サイクル必要であるが、転送元アドレス格納領域
３１への設定はメモリの容量の範囲である程度自由に設
定することができる。
レス設定レジスタと転送先アドレス設定レジスタ）なら
びに１回のＤＭＡ転送起動で複数のレジスタのデータを
ＤＭＡ転送することができる。これにより、構成の小型
化ならびに転送時間の短縮化を図ることが可能となる。
また、ＤＭＡ転送を行うにあたって、メモリ３内の転送
元アドレス格納領域３１のデータを読み出す必要がある
ため３サイクル必要であるが、転送元アドレス格納領域
３１への設定はメモリの容量の範囲である程度自由に設
定することができる。
【００２２】図２はこの発明の他の実施形態に係るＤＭ
Ａ回路を含むＤＭＡ転送に関する構成を示す図である。
図２において、この実施形態の特徴とするところは、図
１に示す実施形態に比べて、データアドレス変換回路４
３とテンポラリレジスタ４４を削除し、図１に示すメモ
リ３内の転送元アドレス格納領域３１に代えて、レジス
タ群２のアドレスを格納する複数の転送元アドレス格納
レジスタ（Reg1〜）８と、図１に示すアドレスカウンタ
４に代えて転送元アドレス格納レジスタ８を順次指定す
るカウンタ９を備え、他の構成は図１に示す構成と同様
である。
Ａ回路を含むＤＭＡ転送に関する構成を示す図である。
図２において、この実施形態の特徴とするところは、図
１に示す実施形態に比べて、データアドレス変換回路４
３とテンポラリレジスタ４４を削除し、図１に示すメモ
リ３内の転送元アドレス格納領域３１に代えて、レジス
タ群２のアドレスを格納する複数の転送元アドレス格納
レジスタ（Reg1〜）８と、図１に示すアドレスカウンタ
４に代えて転送元アドレス格納レジスタ８を順次指定す
るカウンタ９を備え、他の構成は図１に示す構成と同様
である。
【００２３】このように、転送元アドレス設定レジスタ
４６、インクリメント機能を有する転送先アドレス設定
レジスタ４７、イベントカウンタ４８、転送元アドレス
格納レジスタ８、カウンタ９を持つことによって一度の
設定で複数のデータのＤＭＡ転送を可能とする。転送
（セーブ）したいデータが入っているレジスタ群２のア
ドレスは転送元アドレス格納レジスタ８に設定する。転
送元アドレス格納レジスタ８は、１０または２０など必
要数を用意する。転送元アドレス設定レジスタ４６に
は、転送元アドレス格納レジスタ（Reg1）８のアドレス
を設定する。イベントカウンタ４８には、ＤＭＡ転送回
数（転送元レジスタ数）をセットする。
４６、インクリメント機能を有する転送先アドレス設定
レジスタ４７、イベントカウンタ４８、転送元アドレス
格納レジスタ８、カウンタ９を持つことによって一度の
設定で複数のデータのＤＭＡ転送を可能とする。転送
（セーブ）したいデータが入っているレジスタ群２のア
ドレスは転送元アドレス格納レジスタ８に設定する。転
送元アドレス格納レジスタ８は、１０または２０など必
要数を用意する。転送元アドレス設定レジスタ４６に
は、転送元アドレス格納レジスタ（Reg1）８のアドレス
を設定する。イベントカウンタ４８には、ＤＭＡ転送回
数（転送元レジスタ数）をセットする。
【００２４】ＤＭＡの起動がかかると、CPUHALT 信号が
ＣＰＵ１に出力され、アドレスバス５、データバス６が
ＣＰＵ１から切り離される。転送元アドレス設定レジス
タ８の値はカウンタ９にもセットされる。カウンタ９は
プログラムカウンタの動作を行い、転送元アドレス設定
レジスタ４６で設定したアドレスの転送元アドレス格納
レジスタ（Reg1）８にセットされているデータをＤＭＡ
アドレスとしてアドレスバス７に出力する。このアドレ
スによりレジスタ群のデータが転送先アドレス設定レジ
スタ４７によって設定されたメモリ３内のアドレスにＤ
ＭＡ転送される。転送が終了するとイベントカウンタ４
８は１つディクリメントし、カウンタ９の値は１つイン
クリメントする。転送先アドレス設定レジスタ４７の値
は１つインクリメントする。カウンタ９の値がインクリ
メントしたことにより、次の転送元アドレス格納レジス
タ（Reg2）８のデータがＤＭＡアドレスとして出力され
る。このアドレスによりレジスタ群２のデータがＤＭＡ
転送される。転送が終了するとイベントカウンタ４８の
値が１つディクリメントし、カウンタ９の値が１つイン
クリメントする。このようにして、イベントカウンタ４
８の値が０になるまでＤＭＡ転送が繰り返される。この
ようなＤＭＡ転送における最初のＤＭＡ転送時のバスの
様子は以下に示すようになる。
ＣＰＵ１に出力され、アドレスバス５、データバス６が
ＣＰＵ１から切り離される。転送元アドレス設定レジス
タ８の値はカウンタ９にもセットされる。カウンタ９は
プログラムカウンタの動作を行い、転送元アドレス設定
レジスタ４６で設定したアドレスの転送元アドレス格納
レジスタ（Reg1）８にセットされているデータをＤＭＡ
アドレスとしてアドレスバス７に出力する。このアドレ
スによりレジスタ群のデータが転送先アドレス設定レジ
スタ４７によって設定されたメモリ３内のアドレスにＤ
ＭＡ転送される。転送が終了するとイベントカウンタ４
８は１つディクリメントし、カウンタ９の値は１つイン
クリメントする。転送先アドレス設定レジスタ４７の値
は１つインクリメントする。カウンタ９の値がインクリ
メントしたことにより、次の転送元アドレス格納レジス
タ（Reg2）８のデータがＤＭＡアドレスとして出力され
る。このアドレスによりレジスタ群２のデータがＤＭＡ
転送される。転送が終了するとイベントカウンタ４８の
値が１つディクリメントし、カウンタ９の値が１つイン
クリメントする。このようにして、イベントカウンタ４
８の値が０になるまでＤＭＡ転送が繰り返される。この
ようなＤＭＡ転送における最初のＤＭＡ転送時のバスの
様子は以下に示すようになる。
【００２５】 カウンタ アドレスバス データバス 動作 Ｒｅｇ１ ０００２ｈ データ（レジスタ２-1） 読み出し 転送先アドレス データ（レジスタ２-1） 書き込み この実施形態にあっては、先の実施形態と同様の効果が
得られる。また、カウンタ９が示す転送元アドレス格納
レジスタ８のデータがＤＭＡアドレスとして出力される
ので、２サイクルでＤＭＡ転送が終了し、先の実施形態
に比べて転送時間をより一層短縮化することができる。
しかし、転送元アドレス格納レジスタ８へ設定できるア
ドレス数は設計段階で決められたレジスタ数に制限され
ることになる。
得られる。また、カウンタ９が示す転送元アドレス格納
レジスタ８のデータがＤＭＡアドレスとして出力される
ので、２サイクルでＤＭＡ転送が終了し、先の実施形態
に比べて転送時間をより一層短縮化することができる。
しかし、転送元アドレス格納レジスタ８へ設定できるア
ドレス数は設計段階で決められたレジスタ数に制限され
ることになる。
【００２６】
【発明の効果】以上説明したように、この発明によれ
ば、１つのＤＭＡチャネル、ならびに１度のＤＭＡ転送
起動により複数のデータをＤＭＡ転送することができ
る。これにより、構成の小型化及び転送時間の短縮化を
達成することが可能となる。
ば、１つのＤＭＡチャネル、ならびに１度のＤＭＡ転送
起動により複数のデータをＤＭＡ転送することができ
る。これにより、構成の小型化及び転送時間の短縮化を
達成することが可能となる。
【図１】この発明の一実施形態に係るＤＭＡ回路を含む
ＤＭＡ転送に係わる構成を示す図である。
ＤＭＡ転送に係わる構成を示す図である。
【図２】この発明の他の実施形態に係るＤＭＡ回路を含
むＤＭＡ転送に係わる構成を示す図である。
むＤＭＡ転送に係わる構成を示す図である。
【図３】従来のＤＭＡ転送に係わる構成を示す図であ
る。
る。
１ ＣＰＵ ２ レジスタ群 ３ メモリ ４ ＤＭＡブロック ５ アドレスバス ６ データバス ８ 転送元アドレス格納レジスタ ９ カウンタ ４１ ＤＭＡ設定レジスタ ４２ アドレスカウンタ ４３ データアドレス変換回路 ４４ テンポラリレジスタ ４５ タイミング生成回路 ４６ 転送元アドレス設定レジスタ ４７ 転送先アドレス設定レジスタ ４８ イベントカウンタ ４９ ＤＭＡコントロールレジスタ
Claims (2)
- 【請求項１】 ＣＰＵを介することなく転送元のデータ
を転送先にデータバスを介して転送制御するＤＭＡ（ダ
イレクトメモリアクセス）回路において、 ＤＭＡ転送におけるデータの転送先となり、複数の転送
元のアドレスを格納する転送元アドレス格納領域が設け
られ、この領域に複数の転送元のアドレスが格納された
メモリと、 前記メモリに格納された転送元のアドレスの先頭のアド
レスが格納された前記メモリのアドレスが設定された転
送元アドレス設定レジスタと、 転送先の先頭アドレスが設定された転送先アドレス設定
レジスタと、 転送元のデータ数に応じてＤＭＡ転送の回数が設定さ
れ、１つのデータのＤＭＡ転送が終了する毎に更新され
るイベントカウンタと、 前記転送元アドレス設定レジスタに設定されたアドレス
が初期値として設定され、１つのデータのＤＭＡ転送が
終了する毎に更新され、前記メモリの転送元アドレスが
格納されたアドレスを順次指定するカウンタとを有する
ことを特徴とするＤＭＡ回路。 - 【請求項２】 ＣＰＵを介することなく転送元のデータ
を転送先にデータバスを介して転送制御するＤＭＡ（ダ
イレクトメモリアクセス）回路において、 複数の転送元のアドレスが格納された複数の転送元アド
レス格納レジスタと、 前記転送元アドレス格納レジスタの先頭のレジスタのア
ドレスが設定された転送元アドレス設定レジスタと、 転送先の先頭アドレスが設定された転送先アドレス設定
レジスタと、 転送元のデータ数に応じてＤＭＡ転送の回数が設定さ
れ、１つのデータのＤＭＡ転送が終了する毎に更新され
るイベントカウンタと、 前記転送元アドレス設定レジスタに設定されたアドレス
が初期値として設定され、１つのデータのＤＭＡ転送が
終了する毎に更新され、前記複数の転送元アドレス格納
レジスタを順次指定するカウンタとを有することを特徴
とするＤＭＡ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26101699A JP2001084217A (ja) | 1999-09-14 | 1999-09-14 | Ｄｍａ（ダイレクトメモリアクセス）回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26101699A JP2001084217A (ja) | 1999-09-14 | 1999-09-14 | Ｄｍａ（ダイレクトメモリアクセス）回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001084217A true JP2001084217A (ja) | 2001-03-30 |
Family
ID=17355890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26101699A Withdrawn JP2001084217A (ja) | 1999-09-14 | 1999-09-14 | Ｄｍａ（ダイレクトメモリアクセス）回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001084217A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6914606B2 (en) | 2003-09-19 | 2005-07-05 | Kabushiki Kaisha Toshiba | Video output controller and video card |
-
1999
- 1999-09-14 JP JP26101699A patent/JP2001084217A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6914606B2 (en) | 2003-09-19 | 2005-07-05 | Kabushiki Kaisha Toshiba | Video output controller and video card |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20061205 |