JPH08249227A - データ処理装置および電子装置の制御方法 - Google Patents

データ処理装置および電子装置の制御方法

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JPH08249227A
JPH08249227A JP7255399A JP25539995A JPH08249227A JP H08249227 A JPH08249227 A JP H08249227A JP 7255399 A JP7255399 A JP 7255399A JP 25539995 A JP25539995 A JP 25539995A JP H08249227 A JPH08249227 A JP H08249227A
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Abstract

(57)【要約】 【課題】 状態機械を利用して逐次動作を制御する電子
システムを提供する。 【解決手段】 外部から選定可能な複数の動作状態を有
する電子装置（２４，２５，２７）が逐次これらの状態
をとるように制御される。制御は交番符号を定義する一
連の状態符号を使用して達成される（４１，４３，４
５）。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は状態機械を使用して
逐次動作を制御する電子システムに関し、特に、低消費
電力が重要である電子システムに使用するこのような状
態機械の設計に関する。
【０００２】
【従来の技術】生活のほとんど全ての面に係わる非常に
多くの応用において状態機械を含む電子コントローラが
使用されている。コントローラが任意のかなり長い時間
にわたってバッテリ電力を使用する場合には、コントロ
ーラの消費電力を最小限に抑えられることが特に望まし
い。状態機械を有する電子コントローラを含みかなりの
時間バッテリ電力を使用するシステムの例としてノート
ブックおよびサブノートブックコンピュータシステムの
ような可搬型データ処理システム、およびデジタル時計
が含まれる。
【０００３】図１Ａはデジタル時計で秒を表示するのに
使用される７セグメントディスプレイ２７の動作制御に
電子コントローラ２１が使用される従来のシステムを示
す。代表的に、コントローラ２１は図１Ｂに示す一連の
２進化１０進（ＢＣＤ）値をデコーダ２３へ出力する状
態機械を含んでいる。デコーダ２３は各ＢＣＤ値を復号
し適切なドライバ２５を活性化させてコントローラ２１
によりデコーダ２３へ提示されるＢＣＤ値の１０進同値
をディスプレイ２７に表示させる。図１Ｂに示すよう
に、コントローラ２１はＢＣＤ値を００００から１００
１まで増分的にシーケンスし次に００００へ戻り、それ
は１０進では０から９を経て０へ戻るシーケンスに対応
し、この１０進シーケンスはコントローラ２１に応答す
るデコーダ２３およびドライバ２５の動作によりディス
プレイ２７に現れる。
【０００４】図１ＢにはＢＣＤシーケンスの各値を発生
するのに必要なビット遷移数も示されている。例えば、
一つのビット遷移は００００から０００１への変化に関
連しており、３つのビット遷移は００１１から０１００
への遷移に関連している。図１Ｂのビット遷移列を合計
するとＢＣＤ方式では０から開始して０へ戻るディスプ
レイ２７の完全な各サイクルに対して合計１８のビット
遷移が必要であることが判る。
【０００５】次に前記したデータ処理システムへ戻り、
そこで実施される代表的なプログラム実行シーケンスに
ついて考慮すると、プログラムの実行はメモリアドレス
の最初のシーケンスに記憶された命令符号の最初のシー
ケンスへ飛び、命令符号のそのシーケンスへ逐次アクセ
スして実行し、次にシーケンスの始めへ戻って再度命令
符号のシーケンスへ逐次アクセスして実行する。このプ
ロセスは命令符号シーケンスが所望する回数だけ実行さ
れるまで繰り返され、そこでプログラムの実行は別の命
令符号シーケンスの開始アドレスへ飛びそのシーケンス
へ逐次アクセスして実行し、必要な回数だけ繰り返し、
その後プログラムの実行は命令符号の別のシーケンスの
開始アドレスへ飛ぶ。
【０００６】
【発明が解決しようとする課題】前記したデータ処理例
から判るように、一連のメモリアドレスに記憶された一
連の命令符号へ逐次アクセスして実行するのにデータ処
理時間の大きい部分が費やされる場合が多い。一般的に
は、ＲＯＭおよび命令ＲＡＭへ逐次アクセスしてその中
に記憶されたプログラム命令のシーケンスを得て実行す
る場合が多い。マイクロ命令やマイクロ符号を利用する
データ処理システムはまた、データ処理装置が外部メモ
リバーストシーケンスアクセスのためのオフチップ通信
を行うシステムと同様に、逐次メモリアクセスを広範に
使用する。
【０００７】従来のデータ処理システムでは、前記した
種別の命令シーケンスは図１ＢのＢＣＤシーケンスをア
ドレスシーケンスとして使用してアドレスされ、ＢＣＤ
シーケンスの連続アドレスにより命令が連続的にアドレ
スされるようになされる。
【０００８】
【課題を解決するための手段】消費電力ＰをＰ＝ＣＶ2
ｆの式で表し、Ｃは有効消費電力容量、Ｖは固定作動電
圧、ｆは有効遷移周波数とすると、本発明は図１ＢのＢ
ＣＤシーケンスよりもビット遷移が少ない、したがって
有効遷移周波数が低い、制御／アドレスシーケンスを提
供することにより図１Ａのシステムおよび前記データ処
理システムにより消費される電力を低減できるものと考
える。
【０００９】本発明により従来技術のＢＣＤ方式よりも
少ないビット遷移でシーケンス技術を実施する状態機械
を有する電子コントローラが提供される。
【００１０】
【発明の実施の形態】例えば、図１Ａの２７に示すよう
な７セグメントディスプレイを制御する状態シーケンス
を提供する本発明によるコントローラを図２Ａに示す。
図２Ａおよび図２Ｂに示すように、図２Ａのコントロー
ラは所与の状態から次の逐次状態へ遷移するのに一つの
ビット遷移しか必要としない交番符号（すなわち、グレ
イ符号）状態シーケンスを実施する状態機械４０を含ん
でいる。図２Ｂから判るように、１１０１（１０進９）
から００００（１０進０）への遷移だけが２つ以上のビ
ット遷移、すなわち３つのビット遷移を必要とする。図
２Ｂのビット遷移列を合計すると０から９を経て０へ戻
るシーケンスを実行するのに、図１Ａおよび図１Ｂの従
来技術の方式では１８のビット遷移を必要とするのに、
図２Ａおよび図２Ｂの交番符号方式では１２しか必要と
しないことが判る。したがって、図２Ａのコントローラ
は図１Ａのコントローラに較べて有効遷移周波数が低減
され、したがって消費電力が有利に低減される。
【００１１】図２Ａの代表的な状態機械回路４０では、
交番符号発生器４１をマルチプレクサ４３を介してラッ
チ回路４５の入力へ接続することができる。マルチプレ
クサ４３を介してラッチ回路４５へ接続されると、交番
符号発生器４１はラッチ回路４５へ４ビットの交番符号
値を与える。この交番符号値はラッチ回路４５を介して
クロックされて状態符号となり図１Ａのデコーダ２３と
同様なデコーダ２４へ入力される。ラッチ回路４５から
の状態符号出力は交番符号発生器４１へも帰還される。
交番符号発生器４１は帰還状態符号に応答して次の４ビ
ット状態符号を発生する。したがって、次のクロックパ
ルスにより、交番符号シーケンスの次の符号値はラッチ
回路４５を介してクロックされてデコーダ２４への状態
シーケンス入力の次の状態符号となる。ドライバ２５を
適切に駆動してディスプレイ２７内に所望する１０進文
字を得るためにデコーダ２４は図２Ｂの交番符号値をそ
れぞれの１０進同値へ復号する。
【００１２】状態符号シーケンスへアウトオブシーケン
ス符号を挿入したい場合には、シーケンス割込信号によ
りラッチ回路４５の入力へ接続するためのマルチプレク
サ４３のアウトオブシーケンス符号入力が選定される。
次のクロックパルスによりこのアウトオブシーケンス符
号はラッチ回路４５からの次の状態符号出力となる。ア
ウトオブシーケンス状態符号は交番符号発生器４１へも
帰還されて交番符号発生器４１がアウトオブシーケンス
符号に続く交番符号値を発生できるようにされ、したが
ってラッチ回路４５からの状態符号シーケンス出力は、
アウトオブシーケンス符号で開始されて、次のクロック
パルスにより単にシーケンス割込信号をディセーブルし
かつラッチ回路４５を介してラッチされる交番符号発生
器出力を再度選定することにより交番符号シーケンスを
再開することができる。したがって、マルチプレクサ４
３により交番符号シーケンスに割り込んでアウトオブシ
ーケンス符号を挿入する能力が提供され、その後アウト
オブシーケンス符号で始まる交番符号シーケンスが再開
される。図２Ａのリセット入力によりラッチ回路４５の
状態符号出力は所望により非同期的に０へ設定すること
ができる。
【００１３】図３は本発明によるデータ処理システム１
０のブロック図である。データ処理システム１０はデー
タ処理回路１１、メモリ回路１３、および複数の周辺回
路１５を含んでいる。データ処理回路１１は逐次メモリ
アドレス技術を使用して逐次実行するプログラム命令の
選定シーケンスをメモリ回路１３から得る。図３の代表
的な例では、データ処理回路１１は複数の周辺回路１５
に接続されそれらの回路との間で情報が転送される。し
かしながら、以下の説明から明らかなように、本発明に
よるデータ処理システムは従来の任意の方法もしくは当
業者ならば将来考えつくと思われる方法により相互接続
されかつデータ処理回路１１に接続される任意の量およ
び種別の周辺回路および（周辺装置１５のような）周辺
装置を含むことができる。例として、データ処理回路１
１、マイクロプロセッサ；メモリ回路１３、ＲＯＭもし
くは命令ＲＡＭ；一つの周辺装置１５、グラフィックデ
ィスプレイを制御するグラフィックコントロールユニッ
ト；もう一つの周辺装置１５、バスコントロールユニッ
トが含まれる。別の例として、データ処理回路１１およ
びメモリ回路１３をマイクロプロセッサ等の１個の集積
回路に設けることができ、１個以上の周辺装置１５もオ
ンもしくはオフチップとして設けることができる。
【００１４】図４は図３のメモリ回路１３の逐次アドレ
ッシングを行うのに使用するデータ処理回路１１のアド
レス発生器を示す。図４のアドレス発生器は図２Ａのコ
ントローラに類似しており、図４の類似部品には図２Ａ
と同じ番号が付されている。図４および図５に示すよう
に、図４の回路は所与のアドレスから次の逐次アドレス
への遷移に一つのビット遷移しか必要としない交番符号
（すなわち、グレイ符号）アドレッシング方式を実施す
る。したがって、一連の１６のプログラム命令をアドレ
スするのに、従来技術のＢＣＤアドレッシング方式では
３０のビット遷移が必要であるのに較べ、僅か１６のビ
ット遷移で足りる。図５の逐次アドレッシング技術によ
りメモリ回路１３を作動させるのに必要な総電力のおよ
そ３０％が満たされるものとすると、図５の交番符号技
術によりメモリ回路１３に関連する消費電力は、従来の
ＢＣＤ方式に較べて、２６．２５％だけ低減される。図
５の技術に関連する電力節減はアドレスビット数の増加
と共に増大する。より詳細には、アドレスビット数をｎ
とすると、交番符号に対するＢＣＤのビット遷移比率は
２−２(1-n) で与えられる。ｎ＝４であれば、比率は２
−２(1-4) ＝１．８７５＝３０／１６となる。ｎが大き
くなると、ビット遷移の比率が大きくなり図５の交番符
号技術による電力節減も大きくなる。
【００１５】図４の代表的な逐次メモリアドレッシング
回路では、マルチプレクサ４３は交番符号発生器４１に
より発生される分岐アドレスと逐次アドレス間の選定を
行う。マルチプレクサ４３はデータ処理回路１１のプロ
グラム実行部からの分岐信号により制御される。マルチ
プレクサ４３からの４ビットアドレス出力はラッチ回路
４５へ入力される。次に４ビットアドレスはラッチ回路
４５を介してクロックされてメモリ回路１３をアドレス
するのに使用される。ラッチ回路４５からの４ビットア
ドレス出力は交番符号発生器４１へも帰還される。交番
符号発生器４１は帰還メモリアドレスに応答して次の４
ビットアドレスを発生する。
【００１６】図１１のタイミング図は図４の逐次メモリ
アドレッシング回路の動作を示す。図１１においてリセ
ット信号は最初にアクティブハイであり、したがってラ
ッチ回路４５のメモリアドレス出力は０へクリアされ
る。分岐信号はイナクティブローであるため、マルチプ
レクサ４３において交番符号発生器４１の４ビット出力
が選定される。交番符号発生器４１へアドレス０が入力
されるため、交番符号発生器４１の出力はアドレス１と
なりそれはマルチプレクサ４３を介してラッチ回路４５
の入力へ通される。リセットがイナクティブローとなっ
た後の最初のクロックパルスにより、アドレス１はメモ
リ回路１３へアクセスするためのメモリアドレスとして
使用されるようラッチ回路４５を介してクロックされ
る。アドレス１は交番符号発生器４１へも帰還され、マ
ルチプレクサ４３を介してラッチ回路４５へ入力される
交番符号の次の逐次アドレス、すなわちアドレス３、が
発生される。したがって、リセットがイナクティブロー
となった後の第２のクロックパルスにより、アドレス３
はメモリ１３へアクセスするためのメモリアドレスとし
て使用するためにラッチ回路４５を介してクロックされ
る。図１１に示すように、各カレントメモリアドレスが
交番符号発生器４１へ帰還されそこで交番符号の次の逐
次アドレスが発生され、次の逐次アドレスがラッチ回路
４５を介して次のクロックパルスによりクロックされる
ため、ラッチ回路４５からのメモリアドレス出力は図５
の交番符号シーケンス全体へ通される。
【００１７】図１１において分岐信号がアクティブハイ
となると、マルチプレクサ４３は４ビット分岐アドレ
ス、すなわちアドレスＣ、をラッチ回路４５の入力へ通
す。次のクロックパルスにより、分岐アドレスＣはラッ
チ回路４５を介してクロックされてメモリ１３へアクセ
スするのに使用される新しいメモリアドレスとなる。分
岐アドレスＣは交番符号発生器４１の入力へ帰還され、
交番符号発生器４１は交番符号シーケンスの次のアドレ
ス、すなわちアドレスＤ、を発生する。分岐信号が再び
イナクティブローとなって、アドレスＤは交番符号発生
器４１からマルチプレクサ４３を介してラッチ回路４５
へ通され、次のクロックパルスによりラッチ回路４５を
介してクロックされる。
【００１８】図７−図１０は１枚の図面として見るべき
ものであり、図６は図７−図１０の並べ方を示してい
る。図７−図１０は図４の逐次アドレッシング回路の代
表的なゲート−レベル実施例を示している。図４のラッ
チ回路４５は図７−図１０では４個のＤフリップフロッ
プ４５Ａ−４５Ｄとして実現される。図４のリセット機
能は図７−図１０ではフリップフロップ入力６１，６
３，６５および６７をそれぞれＮＯＲゲート６２，６
４，６６および６８を介してゲートし、ＮＯＲゲート６
２，６４，６６および６８の他方の入力はリセット信号
とすることにより実現される。したがって、リセット信
号がアクティブハイであると、ＮＯＲゲート６２，６
４，６６および６８の出力はローとなり、次のクロック
パルスによりフリップフロップ４５Ａ−４５Ｄの出力は
強制的にローとされる。
【００１９】Ｄフリップフロップ４５Ａ−４５Ｂおよび
ＮＯＲゲート６２，６４，６６および６８を除く、図７
−図１０の残りの回路は図４の交番符号発生器４１およ
びマルチプレクサ４３を実現する。図７−図１０では、
４ビットメモリアドレスの個別のビットはａｄｄｒｏｕ
ｔ（ｎ）として示され、４ビット分岐アドレスの個別の
ビットはｂｒａｄｄｒ（ｎ）として示されている。いず
れの場合にも、ｎの値はビットの位が高くなるほど大き
くなり、例えば、ａｄｄｒｏｕｔ（０）はメモリアドレ
スの最下位ビットでありｂｒａｄｄｒ（３）は分岐アド
レスの最上位ビットである。図４と同様に、分岐信号は
アクティブハイであり各マルチプレクサ８１，８３，８
５および８７において分岐アドレスビットｂｒａｄｄｒ
（ｎ）を選定する。分岐信号がイナクティブローであれ
ば、各マルチプレクサ８１，８３，８５および８７にお
いて交番符号シーケンスの次のアドレスのアドレスビッ
トが選定される。
【００２０】図７のマルチプレクサ８５はＮＯＲゲート
９１の出力に接続された第２の制御入力９０を有し、図
９のマルチプレクサ８７はＮＯＲゲート９３の出力に接
続された第２の制御入力９２を有している。制御信号９
０が論理０で分岐信号がイナクティブローであれば、マ
ルチプレクサ８５によりａｄｄｒｏｕｔ（２）が選定さ
れる。制御信号９０が論理１で分岐信号がイナクティブ
ローであれば、マルチプレクサ８５によりインバータ９
４の出力が選定される。制御信号９２が論理０で分岐信
号がイナクティブローであれば、マルチプレクサ８７に
よりａｄｄｒｏｕｔ（３）が選定される。制御信号９２
が論理１で分岐信号がイナクティブローであれば、マル
チプレクサ８７によりａｄｄｒｏｕｔ（２）が選定され
る。分岐信号がハイであれば、マルチプレクサ８５はｂ
ｒａｄｄｒ（２）を選定しマルチプレクサ８７はｂｒａ
ｄｄｒ（３）を選定する。
【００２１】ＮＯＲゲート９１から出力される信号９０
によりＮＯＲゲート９６（図９）の入力およびＮＯＲゲ
ート９３（図９）の入力も駆動される。インバータ９７
（図７）はａｄｄｒｏｕｔ（１）に接続された入力を有
しＮＯＲゲート９１の入力および排他的ＯＲゲート９８
（図８）の入力を駆動する出力７２を有している。ＮＯ
Ｒゲート９１の他方の入力はａｄｄｒｏｕｔ（０）に接
続されている。排他的ＯＲゲート９８（図８）の各入力
はメモリアドレスのビットａｄｄｒｏｕｔ（２）および
ａｄｄｒｏｕｔ（３）に接続されている。排他的ＯＲゲ
ート９９は排他的ＯＲゲート９８の一方の入力およびＡ
ＮＤゲート１０１（図９）の一方の入力を駆動する出力
１００を有し、ＡＮＤゲート１０１の他方の入力はメモ
リアドレスのビットａｄｄｒｏｕｔ（０）により駆動さ
れる。ＡＮＤゲート１０１の出力によりＮＯＲゲート９
６の入力が駆動される。ＮＯＲゲート９６の出力はイン
バータ１０３の入力に接続されインバータ１０３の出力
はマルチプレクサ８３のデータ入力に接続されている。
【００２２】６１，６３，６５および６７における前記
信号はそれぞれマルチプレクサ８１，８３，８５および
８７から出力される。
【００２３】本発明の技術は任意の状態機械応用へ適用
することができる。例えば、状態機械が図１２に示すよ
うな状態図を有する場合、最も頻繁に使用される状態シ
ーケンスに交番符号シーケンスを割り当てることができ
る。例えば、最も頻繁に実行される状態シーケンスがＡ
−Ｂ−Ｃ−Ｄ−Ａであれば、状態Ａ，Ｂ，ＣおよびＤへ
それぞれ図２Ｂの最初の４つの交番符号値を割り当て
て、Ａ−Ｂ−Ｃ−Ｄ−Ａシーケンスが図２Ａのラッチ４
５の出力において下記の状態符号として表されるように
することができる、００００（Ａ）−０００１（Ｂ）−
００１１（Ｃ）−００１０（Ｄ）−０００（Ａ）。従来
技術の図１Ｂのシーケンスを使用する場合には最善でも
６つのビット遷移を必要とするのに較べ、この交番符号
シーケンスでは４つのビット遷移で足りる。
【００２４】本発明の実施例について説明してきたが、
それは発明の範囲を制限するものではなく広範な実施例
が考えられる。
【００２５】以上の説明に関して更に以下の項を開示す
る。 （１）データ処理装置であって、該装置は、データに対
してデータ処理を実施するデータ処理回路と、情報を記
憶する記憶場所を有するメモリ回路であってそのアドレ
ス入力の表明に応答して前記データ処理回路が前記記憶
場所へアクセスできるようにするメモリ回路と、を具備
し、前記処理回路は前記メモリ回路の前記アドレス入力
に接続された交番符号発生器を含む、データ処理装置。
【００２６】（２）第１項記載の装置であって、前記メ
モリ回路に記憶される前記情報には複数の命令符号が含
まれる、データ処理装置。
【００２７】（３）第１項記載の装置であって、前記交
番符号発生器は前記メモリ回路の前記アドレス入力へ選
択的に接続することができる、データ処理装置。
【００２８】（４）第１項記載の装置であって、前記交
番符号発生器は前記アドレス入力において前記メモリ回
路内の記憶場所に対応するアドレスの所定シーケンスを
表明するように作動することができる、データ処理装
置。
【００２９】（５）第１項記載の装置であって、前記デ
ータ処理回路は前記メモリ回路内の一連のアドレスに対
応する記憶場所に記憶された一連の命令符号を前記メモ
リ回路から得るように作動することができ、前記アドレ
スシーケンスにより交番符号シーケンスが定義される、
データ処理装置。
【００３０】（６）データ処理システムであって、該シ
ステムは、データに対してデータ処理動作を実施するデ
ータ処理回路と、前記データ処理回路に接続されそれと
の間で情報を転送する周辺回路と、情報を記憶する記憶
場所を有するメモリ回路であってそのアドレス入力に表
明されるアドレスに応答して前記記憶場所へのアクセス
を許可するメモリ回路と、を具備し、前記データ処理回
路が前記メモリ回路の前記アドレス入力に接続された交
番符号発生器を含む、データ処理システム。
【００３１】（７）第６項記載のシステムであって、前
記メモリ回路に記憶される前記情報には複数の命令符号
が含まれる、データ処理システム。
【００３２】（８）第６項記載のシステムであって、前
記交番符号発生器は前記メモリ回路の前記アドレス入力
へ選択的に接続することができる、データ処理システ
ム。
【００３３】（９）第６項記載のシステムであって、前
記交番符号発生器は前記アドレス入力において前記メモ
リ回路内の記憶場所に対応するアドレスの所定シーケン
スを表明するように作動することができる、データ処理
システム。
【００３４】（１０）第６項記載のシステムであって、
前記データ処理回路は前記メモリ回路内の一連のアドレ
スに対応する記憶場所に記憶された一連の命令符号を前
記メモリ回路から得るように作動することができ、前記
アドレスシーケンスにより交番符号シーケンスが定義さ
れる、データ処理システム。
【００３５】（１１）外部刺激に応答して逐次複数の動
作状態をとるように電子装置を制御する電子コントロー
ラであって、該コントローラは、電子装置の入力へ接続
する出力と、電子装置がとる一連の動作状態を定義する
一連の動作符号を前記出力へ与える状態機械回路であっ
て前記出力に接続された交番符号発生器を含む状態機械
回路と、を具備する電子コントローラ。
【００３６】（１２）入力における外部刺激に応答して
逐次複数の動作状態をとる電子装置の制御方法であっ
て、該方法は、電子装置がとる一連の動作状態を定義し
かつ交番符号シーケンスをも定義する一連の状態符号を
発生するステップと、状態符号シーケンスを電子装置の
入力へ与えるステップと、からなる電子装置制御方法。
【００３７】（１３）電子システムであって、該システ
ムは、外部刺激に応答して逐次複数の動作状態をとる電
子装置と、前記電子装置を制御するコントローラであっ
て前記電子装置の入力に接続された出力、および前記コ
ントローラの前記出力に接続された交番符号発生器を含
み前記電子装置がとる一連の動作状態を定義する一連の
状態符号を前記出力へ与える状態機械回路を含むコント
ローラと、を具備する電子システム。
【００３８】（１４）第１３項記載のシステムであっ
て、前記電子装置はその前記入力に接続され前記状態機
械回路により与えられる状態符号を復号して復号された
状態情報を発生する復号論理を含む、電子システム。
【００３９】（１５）第１４項記載のシステムであっ
て、前記電子装置は前記復号論理に接続され前記復号論
理により発生される復号された状態情報に応答して視覚
表示を発生する表示装置を含む、電子システム。
【００４０】（１６）第１３項記載のシステムであっ
て、前記状態機械回路から与えられる前記状態符号シー
ケンスにより交番符号シーケンスが定義される、電子シ
ステム。
【００４１】（１７）第１１項記載のコントローラであ
って、前記状態機械回路から与えられる前記状態符号シ
ーケンスにより交番符号シーケンスが定義される、電子
コントローラ。
【００４２】（１８）外部から選定可能な複数の動作状
態を有する電子装置２４，２５，２７が逐次これらの状
態をとるように制御される。制御は交番符号を定義する
一連の状態符号を使用して達成される４１，４３，４
５。
【図面の簡単な説明】
【図１】Ａは状態シーケンスを使用する従来のシステム
を示す図。Ｂは本発明による状態シーケンス技術を示す
図。
【図２】Ａは本発明による状態シーケンスを実施するコ
ントローラを示す図。Ｂは図２Ａのコントローラに関連
する状態シーケンス技術を示す図。
【図３】本発明によるデータ処理システムのブロック
図。
【図４】図３のデータ処理回路のアドレス発生器の詳細
図。
【図５】図４のアドレス発生器に関連する逐次メモリア
ドレス技術を示す図。
【図６】図７−図１０を１枚の図面として把握するため
の配置方法を示す図。
【図７】図４のアドレス発生器の一詳細線図。
【図８】図４のアドレス発生器の一詳細線図。
【図９】図４のアドレス発生器の一詳細線図。
【図１０】図４のアドレス発生器の一詳細線図。
【図１１】図４および図７−図１０の回路の動作を示す
タイミング図。
【図１２】本発明を応用できる状態機械回路の代表的な
状態図。
【符号の説明】
１０ データ処理システム １１ データ処理回路 １３ メモリ回路 １５ 周辺回路 ２１ コントローラ ２３，２４ デコーダ ２５ ドライバ ２７ ７セグメントディスプレイ ４０ 状態機械 ４１ 交番符号発生器 ４３ マルチプレクサ ４５ ラッチ回路 ４５Ａ−４５Ｄ Ｄフリップフロップ ６２，６４，６６，６８，９１，９３，９６ ＮＯＲゲ
ート ８１，８３，８５，８７ マルチプレクサ ９４，９７，１０３ インバータ ９８，９９ 排他的ＯＲゲート １０１ ＡＮＤゲート

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 データ処理装置であって、該装置は、デ
    ータに対してデータ処理を実施するデータ処理回路と、
    情報を記憶する記憶場所を有するメモリ回路であってそ
    のアドレス入力の表明に応答して前記データ処理回路が
    前記記憶場所へアクセスできるようにするメモリ回路
    と、を具備し、前記処理回路は前記メモリ回路の前記ア
    ドレス入力に接続された交番符号発生器を含む、データ
    処理装置。
  2. 【請求項２】 入力における外部刺激に応答して逐次複
    数の動作状態をとる電子装置の制御方法であって、該方
    法は、電子装置がとる一連の動作状態を定義しかつ交番
    符号シーケンスをも定義する一連の状態符号を発生する
    ステップと、状態符号シーケンスを電子装置の入力へ与
    えるステップと、からなる電子装置の制御方法。
JP7255399A 1994-09-30 1995-10-02 データ処理装置および電子装置の制御方法 Pending JPH08249227A (ja)

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