JPH04319753A

JPH04319753A - マイクロプロセッサおよび出力バッファ

Info

Publication number: JPH04319753A
Application number: JP4031655A
Authority: JP
Inventors: William M Johnson; ウィリアム・マイケル・ジョンソン; David Witt; デイビッド・ウィット
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1991-03-01
Filing date: 1992-02-19
Publication date: 1992-11-10
Also published as: JP3811764B2; JP2006228239A; DE69233510T2; US5828869A; EP0913777A3; EP0913777B1; DE69229081T2; EP0913777A2; ATE179810T1; DE69233510D1; EP0507427A1; US5805912A; ATE295571T1; DE69229081D1; JP4008948B2; EP0507427B1; JP2005216268A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【発明の背景】この発明は一般に外部メモリタイミング
を制御するメモリクロックと同期して外部メモリへのア
クセスを行なうように配列されたマイクロプロセッサに
関し、かつより特定的に、マイクロプロセッサ処理速度
が外部メモリタイミングと等しいときまたは予め定めら
れた多数の外部メモリタイミングであるときにかかる同
期化されたアクセスを行なうように配列されたマイクロ
プロセッサに関する。

【０００２】動作命令に従ってオペランドデータ上で実
行を行なうマイクロプロセッサは当該技術分野において
周知である。マイクロプロセッサがかかる態様で機能す
るために、外部メモリはマイクロプロセッサ動作命令、
オペランドデータおよびマイクロプロセッサ結果を記憶
するためのマイクロプロセッサに通常は対応づける。マ
イクロプロセッサは負荷または記憶動作を行なうことに
よって外部メモリにアクセスし、負荷動作において、マ
イクロプロセッサは外部メモリから動作命令を取出すか
またはデータを入手し、かつ記憶動作においてマイクロ
プロセッサは外部メモリに結果を記憶する。

【０００３】マイクロプロセッサが外部メモリにアクセ
スすることを可能にするために、マイクロプロセッサお
よび外部メモリは複数個の制御ラインと１つ以上の多数
ビットバスによって通常は結合される。或る組の制御ラ
インはマイクロプロセッサから外部メモリへアクセス制
御信号を運び、別の組の制御ラインは外部メモリからマ
イクロプロセッサへアクセス制御信号を運ぶ。マイクロ
プロセッサから外部メモリへの制御信号は、もしアクセ
スが負荷または記憶動作であれば、アクセス要求を含ん
だり外部メモリへ伝えるべき情報を読出す／書込むこと
が可能である。

【０００４】或る多数ビットバスはマイクロプロセッサ
から外部メモリへ外部メモリアドレスを運んで、負荷の
間要求される命令またはデータを入手するための、また
は記憶の間結果を記憶するための既知の外部メモリ場所
へ、マイクロプロセッサがアクセスすることを可能にす
るために一般に使用される。別の複数ビットバスは負荷
動作の間外部メモリからマイクロプロセッサへ要求され
たデータまたは命令を運ぶために、かつ記憶動作の間マ
イクロプロセッサから外部メモリへ結果のようなデータ
を運ぶために利用される。

【０００５】マイクロプロセッサ外部メモリアクセスを
サポートするためにマイクロプロセッサと外部メモリと
の間のタイミング制御は非常に重要である。適切なタイ
ミング制御は所望のマイクロプロセッサ処理速度をサポ
ートするための効率的でかつ正確なアクセスを確実にす
る。かかるタイミング制御はメモリがかかるマイクロプ
ロセッサ信号を受信することを可能にされている予め定
められた時間期間の間のみプロセッサがメモリへアドレ
ス、制御信号またはデータを駆動することを要求し、か
つ同様に、プロセッサがかかる外部メモリ信号を受信す
ることを可能にされている予め定められた時間期間の間
のみ外部メモリがプロセッサへ制御信号とデータとを駆
動することを要求する。かかるタイミング制御は一般に
同期外部メモリアクセスと呼ばれる。

【０００６】同期外部メモリアクセスは、メモリクロッ
ク周波数で高い位相と低い位相とを有するメモリクロッ
クパルスを与えるメモリクロックを備えることによって
達成された。メモリクロックパルスはアクセスタイミン
グを確立するために外部メモリとマイクロプロセッサと
の双方に与えられる。マイクロプロセッサはプロセッサ
動作周波数で高い位相と低い位相とを有するプロセッサ
クロックパルスを発生するそれ自体の内部クロックを一
般に含み、この周波数は最も一般的には外部メモリクロ
ック周波数に等しかった。メモリクロックパルスの位相
とプロセッサクロックパルスの位相との間の関係は、そ
れから確立されかつマイクロプロセッサが外部メモリへ
制御信号、アドレスまたはデータを駆動する時間期間、
および外部メモリがマイクロプロセッサへ制御信号また
はデータを駆動する時間期間を決定するために維持され
る。これらの位相関係を固守するとマイクロプロセッサ
による外部メモリの同期アクセスという結果になる。

【０００７】同期アクセスはメモリクロック周波数がプ
ロセッサクロック周波数に等しいような状況に制限され
てきた。これは残念なことである、なぜなら改良された
処理性能は、もし所与のメモリが外部メモリクロック周
波数より大きい動作周波数で処理することが可能なマイ
クロプロセッサをサポートすることができれば、得られ
るからである。たとえば、２５メガヘルツの動作周波数
を有し、かつ２５メガヘルツの外部メモリに対応づける
マイクロプロセッサが５０メガヘルツのマイクロプロセ
ッサと取替えられれば、たとえメモリが２５メガヘルツ
のメモリであるとしても、大半の場合処理システムの全
体的な性能は２倍になるであろう。残念ながら、先行技
術はプロセッサ動作周波数で動作する外部メモリ、また
はマイクロプロセッサ動作周波数の２分の１のような分
数で動作する外部メモリに同期してアクセスするために
選択的に動作可能なマイクロプロセッサを提供しなかっ
た。もしかかるマイクロプロセッサが外部メモリ、外部
バスおよび制御ラインに見えるような態様でいずれかの
外部メモリにアクセスすることができれば、それによっ
てマイクロプロセッサおよびメモリの相対的な動作周波
数にかかわらずかかる同期アクセスを与えることは、非
常に有利であろう。

【０００８】

【発明の概要】この発明は、メモリのアクセス速度を制
御するためにメモリクロックパルスに第１の周波数を与
えるメモリクロックと同期して、負荷および記憶動作を
実行するために外部メモリにアクセスするように配列さ
れたマイクロプロセッサを提供する。マイクロプロセッ
サはマイクロプロセッサの処理速度を制御するために第
２の周波数でクロックパルスを発生するための内部クロ
ックと、第１の周波数に等しい第２の周波数を表わす第
１のレベルかまたは予め定められた多数の第１の周波数
である第２の周波数を表わす第２のレベルかを有する速
度制御信号を受信するための速度制御入力とを含む。マ
イクロプロセッサは速度制御入力に結合されて速度制御
信号とメモリクロックパルスとに応答して、速度制御信
号が第１のレベルにありかつ第２の周波数が第１の周波
数と等しい場合にメモリクロックと同期にマイクロプロ
セッサが外部メモリにアクセスすることを引起こすため
の、かつ速度制御信号が第２のレベルにありかつ第２の
周波数が予め定められた多数の第１の周波数である場合
にマイクロプロセッサがメモリクロックと同期して外部
メモリにアクセスすることを引起こすためのメモリアク
セス制御手段をさらに含む。

【０００９】この発明は、外部アドレスバスによってマ
イクロプロセッサに結合された外部メモリにアクセスし
て、第１の周波数でのメモリクロックパルスをマイクロ
プロセッサと外部メモリとに与えて、バスを介してメモ
リのアクセス速度を制御するメモリクロックと同期して
、負荷および記憶動作を実行するように配列されたマイ
クロプロセッサをさらに提供する。マイクロプロセッサ
は第２の周波数でクロックパルスを発生して、マイクロ
プロセッサの処理速度を制御するための内部クロックと
、マイクロプロセッサが外部メモリにアクセスしようと
する場合に外部メモリアドレスを与えるための中央処理
装置とを含む。マイクロプロセッサは外部メモリアドレ
スがバスを介して外部メモリに伝えられて外部メモリの
同期アクセスを可能にしようとする時を制御するための
バスインタフェース装置をさらに含み、第１の周波数に
等しい第２の周波数を表わす第１のレベルか、または予
め定められた多数の第１の周波数である第２の周波数を
表わす第２のレベルかを有する速度制御信号を受信する
ための速度制御入力を含む。バスインタフェース装置は
また速度制御信号レベル、メモリクロックおよび内部ク
ロックに応答して、メモリクロックおよび内部クロック
がマイクロプロセッサによる外部メモリの同期アクセス
を得るためにお互いに対して第１の予め定められた位相
関係にある場合に、外部メモリアドレスがバス上に置か
れることを引起こすための制御手段をも含む。

【００１０】この発明は外部バスを介して外部メモリへ
の出力を駆動するためにマイクロプロセッサで使用する
ための出力バッファをさらに提供する。出力バッファは
入力信号レベルを受信するための入力、入力信号のレベ
ルで外部バスを駆動するための出力および制御信号を受
信するための制御入力を含む。制御入力は出力に結合さ
れて出力が制御信号に応答する入力信号のレベルで外部
バスを駆動することを引起こす。出力バッファは入力と
出力との間に結合されかつ制御入力に結合されて、制御
信号に応答して出力から入力を分離し外部バスが入力信
号レベルで駆動されつつある一方で入力が新しい入力信
号レベルで更新されることを可能にするための分離手段
をさらに含む。

【００１１】新規であると考えられるこの発明の特徴は
前掲の特許請求の範囲で詳細に述べられる。この発明は
他の目的および利点と共に添付の図面と共に以下の説明
を参照することによって最もよく理解され、幾つかの図
において類似の参照番号は同一の要素を示す。

【００１２】

【好ましい実施例の詳細な説明】

ここで図１を参照して、図１はこの発明を具体化する処
理システム１０を例示する。処理システム１０は一般に
メモリクロック１２、外部クロック１４、マイクロプロ
セッサ１６、および外部メモリ１８を含む。

【００１３】外部メモリ１８はメモリ制御装置２０およ
び主要メモリ２２を含む。かかる外部メモリは当該技術
分野において周知である。

【００１４】メモリクロック１２は外部メモリ１８の動
作周波数かつゆえに外部メモリ処理速度を決定する周波
数でメモリクロックパルスを与えるように好ましくは配
列される。その目的のために、クロック１２はＭＥＭＣ
ＬＫと示された入力でメモリ制御装置２０とマイクロプ
ロセッサ１６とに結合される。当該技術分野において周
知であるように、メモリクロック１２は高い位相と低い
位相とを含むメモリクロックパルスを与える。

【００１５】外部クロック１４は水晶発振器２４、水晶
２６およびバッファ２８を含む。外部クロック１４はＩ
ＮＣＬＫと示された入力でマイクロプロセッサ１６に結
合される。外部クロック１４はマイクロプロセッサ１６
の動作または処理周波数を決定する周波数でマイクロプ
ロセッサ１６にクロックパルスを与える。外部クロック
１４からのクロック信号はここでＰＨ１およびＰＨ２と
呼ばれる１組のプロセッサクロックを内部で発生するた
めにマイクロプロセッサ１６によって利用される。プロ
セッサクロックＰＨ１およびＰＨ２は好ましくは外部ク
ロック１４によって決定された同一の周波数であり、か
つプロセッサクロックＰＨ１およびＰＨ２の各々が高い
位相と低い位相とを有する状態で逆の位相である。結果
として、ＰＨ１が高い位相にある場合に、ＰＨ２は低い
位相にありかつ対応してＰＨ２が高い位相にあるときは
ＰＨ１は低い位相にある。外部メモリ１８へのアクセス
を行なう場合に、マイクロプロセッサは、以下に見られ
るように、ＰＨ１の高い位相とメモリクロックの高い位
相との一致がある場合には外部メモリ１８へ出力を駆動
し、かつＰＨ２の高い位相とメモリクロックの低い位相
との一致がある場合にはマイクロプロセッサ１６へ出力
を駆動する。ＰＨ１、ＰＨ２およびメモリクロックの間
のこれらの位相関係を固守することによって、マイクロ
プロセッサ１６は外部メモリ１８への同期アクセスを行
なうことが可能である。

【００１６】図１に例示されるように、メモリクロック
パルスは外部クロック１２によって与えられる。しかし
ながら、この発明に従って、メモリクロックパルスはま
たマイクロプロセッサ１６によって発生されることも可
能であり、そこではＭＥＭＣＬＫはメモリ制御装置２０
にメモリクロックパルスを与えるための出力として利用
される。かかる場合に、メモリクロック１２は必要とさ
れないであろう。マイクロプロセッサ１６は外部クロッ
ク１４から受信されたクロックパルスに応答してメモリ
クロックパルスを発生するように配列される。

【００１７】マイクロプロセッサ１６は論理１または論
理０レベルであり得る制御信号（ＰＷＲＣＬＫ）を受信
するための入力３０を含む。入力３０での制御信号は例
示された位置にある場合正の電圧源に結合され、スイッ
チ３２が矢印３４によって示されたもう一方の位置にあ
る場合には接地に結合される。スイッチ３２が図に例示
された位置にある場合に、論理１は入力３０に与えられ
てマイクロプロセッサ１６がメモリクロックパルスを発
生し、かつそのメモリクロックパルスをＭＥＭＣＬＫに
指定された出力で与えることを引起こす。スイッチ３２
が接地に結合されるように代替の位置にある場合に、入
力３０は論理０レベルであり、外部クロック１２のよう
な外部クロックソースから外部から発生されたメモリク
ロックパルスを受信するための入力としてＮＥＭＣＬＫ
が機能することを引起こすであろう。

【００１８】マイクロプロセッサは論理１の第１のレベ
ルかまたは論理０の第２のレベルかを有する速度制御信
号（＊ＤＩＶ２）を受信するためのさらなる入力３６を
含む。入力３６でのレベルは論理１レベルを発生するた
めに正の電圧源に結合されるか、または論理０レベルを
発生するために接地に結合される別のスイッチ３８によ
って決定される。入力３６での速度制御信号のレベルは
、外部メモリ１８の動作周波数がマイクロプロセッサ動
作周波数に等しいかどうか（速度制御信号が論理１であ
る場合に）、または外部メモリ１８の動作周波数がマイ
クロプロセッサ１６の動作周波数の２分の１であるかど
うか（速度制御信号が論理０である場合に）をマイクロ
プロセッサ１６に知らせる。また、もし入力３０が論理
１であってマイクロプロセッサ１６がメモリクロックパ
ルスを発生することを引起こせば、マイクロプロセッサ
１６は、もし入力３６が論理１であればその動作周波数
で、かつもし入力３６での速度制御信号が論理０であれ
ばマイクロプロセッサの動作周波数の２分の１でメモリ
クロックパルスを発生するであろう。結果として、マイ
クロプロセッサ１６は外部から発生されたメモリクロッ
クパルスを受信し得るかまたはメモリクロックパルスを
発生し得るかである。さらに、マイクロプロセッサ１６
は入力３６での入力信号レベルに依存して動作周波数か
または動作周波数の２分の１かでメモリクロックパルス
を発生するように配列される。以下に見られるように、
入力３６での速度制御入力レベルはまた外部メモリの動
作周波数がマイクロプロセッサ動作周波数に等しい場合
、および外部メモリの動作周波数がマイクロプロセッサ
動作周波数の２分の１である場合に外部メモリ１８の同
期アクセスを達成するようにマイクロプロセッサ１６に
よって利用される。マイクロプロセッサ１６はマイクロ
プロセッサ１６と外部メモリ１８との間にアクセス制御
信号を伝える複数個のアクセス制御ライン４０、４２お
よび４４によってメモリ制御装置２０に結合される。制
御ライン４０および４２はマイクロプロセッサ１６から
ライン４０を介する制御信号＊ＲＥＱおよびライン４２
を介するＲ＊Ｗを含むメモリ制御装置２０へ第１のアク
セス制御信号を伝える。＊ＲＥＱはメモリアクセスを要
求するとすぐマイクロプロセッサ１６によって発生され
る制御信号である。この信号が活性（ロー）である場合
に、アクセスのためのアドレスはマイクロプロセッサ１
６と主要メモリ２２との間に結合されたアドレスバス４
６上に現われる。Ｒ＊Ｗはマイクロプロセッサアクセス
が読出（負荷）アクセスであるか書込（記憶）アクセス
であるかを示す制御信号である。もしアクセスが読出ア
クセスであれば、この信号は高く、かつもしアクセスが
書込アクセスであればこの信号は低いであろう。

【００１９】制御ライン４４はメモリ制御装置２０から
マイクロプロセッサ１６へ第２のアクセス制御信号を伝
える。第２のアクセス制御信号は読出アクセスに対して
有効なデータまたは命令はマイクロプロセッサ１６と主
要メモリ２２との間に結合される命令／データバス４８
上に現在あることを示す＊ＲＤＹである。書込アクセス
に対しては、この信号はアクセスが完全でありかつデー
タはもはや命令／データバス４８上のマイクロプロセッ
サ１６によって駆動される必要がないことを示す。

【００２０】アドレスバス４６はマイクロプロセッサ１
６によって発生されたアクセスされるべき主要メモリ記
憶場所のアドレスを伝える単一方向の多数ビットバスで
ある。命令／データバス４８はマイクロプロセッサ１６
から主要メモリ２２へアドレスバス４６上に与えられた
アドレスに対応するメモリ場所に記憶されるべきデータ
を伝え、かつ主要メモリからマイクロプロセッサ１６へ
アドレスバス４６上に伝えられたアドレスに対応する主
要メモリのメモリ場所からの命令およびデータを伝える
ための双方向多数ビットバスである。

【００２１】ここで図２を参照して、図２はブロック図
の形態でこの発明を具体化する図１のマイクロプロセッ
サを例示する。マイクロプロセッサ１６は一般に中央処
理装置５０、バスインタフェース装置５２、アドレスバ
スインタフェース５４およびデータバスインタフェース
５６を含む。

【００２２】中央処理装置５０は外部メモリアクセスの
ためのアドレスを発生し、かつマイクロプロセッサが実
行している現在のプログラムのデータを実行または処理
する。中央処理装置５０は多数ビット内部アドレスバス
５８によってアドレスバスインタフェース５４に結合さ
れて、アドレスバスインタフェース５４にアクセスする
ための外部メモリアドレスを伝える。中央処理装置５０
はまた内部多数ビットデータバス６０によってデータバ
スインタフェース５６に結合されてデータバスインタフ
ェース５６に外部メモリに記憶されるべきデータを伝え
、かつ外部アクセスの間外部メモリから受信されたデー
タまたは命令をデータバスインタフェースから受信する
。中央処理装置５０はさらに複数個の内部制御ライン６
２、６４および６６によってバスインタフェース装置５
２に結合される。内部制御ライン６６は中央処理装置に
よって発生されたアクセス要求をバスインタフェース装
置に伝える。内部制御ライン６２および６４はバスイン
タフェース装置５２から中央処理装置５０にデータ動作
可能制御信号および命令動作可能制御信号をそれぞれ伝
える。

【００２３】バスインタフェース装置５２はマイクロプ
ロセッサ１６による外部メモリの同期アクセスを確実に
する制御信号を発生する。バスインタフェース装置は要
求および読出／書込制御信号で制御ライン４０および４
２を駆動し同一のものを外部メモリに伝える。これはま
た読出または書込アクセスが完成するとすぐ制御ライン
４４を介して外部メモリから動作可能信号を受信する。加えて、バスインタフェース装置５２は第１および第２
のプロセッサクロックパルスＰＨ１およびＰＨ２を発生
してマイクロプロセッサの内部タイミングを制御する。前述のように、第１および第２のプロセッサクロックパ
ルスＰＨ１およびＰＨ２はそれぞれ同一の周波数であり
かつ各々が高い位相と低い位相とを有する状態で反対の
位相である。結果として、ＰＨ１が高い位相にある場合
には、ＰＨ２は低い位相にありかつＰＨ１が低い位相に
ある場合にはＰＨ２は高い位相にある。

【００２４】バスインタフェース装置はまた、もしＰＷ
ＲＣＬＫ制御信号のレベルが論理１であれば、メモリク
ロックパルスを発生するように配列される。バスインタ
フェース装置５２はさらにライン６６を介して中央処理
装置アクセス要求信号を受信するように配列され、かつ
制御ライン６２および６４を介して中央処理装置にデー
タ動作可能制御信号および命令動作可能制御信号を与え
る。

【００２５】以下に見られるように、バスインタフェー
ス装置は速度制御入力信号を受信する入力３６に結合さ
れかつ速度制御信号とメモリクロックパルスとに応答し
て、速度制御信号が論理１でありかつマイクロプロセッ
サ処理周波数がメモリクロック周波数に等しい場合には
メモリクロックと同期にマイクロプロセッサが外部メモ
リにアクセスすることを引起こすための、かつ速度制御
信号が論理０でありかつマイクロプロセッサ処理周波数
がメモリクロック周波数の２倍である場合にはメモリク
ロックと同期してマイクロプロセッサが外部メモリにア
クセスすることを引起こすためのメモリアクセス制御手
段を含む。バスインタフェース装置はまた以下に説明さ
れるべき制御信号をアドレスバスインタフェース５４と
データバスインタフェース５６とに与えて、アドレスや
データのような出力がマイクロプロセッサから外部に駆
動されるときを制御する。

【００２６】アドレスバスインタフェース５４は内部ア
ドレスバス５８を介して中央処理装置５０から外部メモ
リアドレスを受信する。アドレスバスインタフェースは
入力７０でバスインタフェース装置から受信されたラッ
チ内部アドレス制御信号（ＬＡＴＣＨＩＡ）に応答して
アクセスのためのアドレスをラッチする内部ラッチ（図
示せず）を含む。アドレスバスインタフェースはまたバ
スインタフェース装置から受信された増分アドレス出力
ラッチ制御信号（ＩＮＣＡＯＬ）を受信するための他の
入力７２をも含む。増分アドレス出力ラッチは出力ラッ
チが中央処理装置５０に順次アクセスの各々に対してア
ドレスを発生することを要求することなく、次のアドレ
スへ増分することを引起こすように順次アクセスのため
に利用される。アドレスバスインタフェース５４は、バ
スインタフェース装置からアドレス出力ラッチを受信し
て、アドレスバスインタフェースがアドレスが現在その
ラッチでラッチされた状態で外部アドレスバス４６を駆
動することを引起こすバス制御信号（ＡＯＬＴＯＡ）を
アドレスするための他の入力７４をさらに含む。最後に
、アドレスバスインタフェースはバスインタフェース装
置から高いインピーダンスアドレスバス制御信号（ＨＩ
ＺＡＢ）を受信するための他の入力７６を含み、この信
号は外部アドレスバス４６を駆動する出力のすべてが高
いインピーダンス状態を仮定して外部アドレスバスから
これらの出力を分離することを引起こす。

【００２７】図２で注目されるように、アドレスバスイ
ンタフェースは速度制御信号およびメモリクロックパル
スをさらに受信する。アドレスバスインタフェースはま
た内部制御ライン７８を介してバスインタフェース装置
からアドレスバスインタフェース制御信号をも受信する
。アドレスバスインタフェース５４はさらに例示された
ように第１および第２のプロセッサクロックパルスＰＨ
１およびＰＨ２を受信する。

【００２８】データバスインタフェース５６はアドレス
バスインタフェース５４と類似の機能を行なう。データ
バスインタフェースは内部データバス６０によって中央
処理装置に結合されて、記憶アクセスの間中央処理装置
からデータを受信し、かつ負荷アクセスの間中央処理装
置へデータまたは命令を伝える。データバスインタフェ
ースはまた入力８０でラッチ内部データバス制御信号（
ＬＡＴＣＨＩＤ）を含む制御信号をバスインタフェース
装置から受信する。アドレスバスインタフェース５４の
ように、データバスインタフェース５６は内部データバ
ス５６を介して中央処理装置から受信されたデータをラ
ッチするための内部ラッチ（図示せず）を含む。データ
バスインタフェースはさらにバスインタフェース装置か
らデータバス制御信号（ＤＯＬＴＯＤ）へのデータ出力
ラッチを入力８２で受信して、データバスインタフェー
スがその内部ラッチにあるデータを外部命令／データバ
ス４８に転送することを引起こすようにさらに配列され
る。他の入力８４で、データバスインタフェース５６は
、バスインタフェース装置が外部命令／データバス４８
を介して受信されたデータをラッチすることを引起こす
ラッチデータバス制御信号（ＬＡＴＣＨＤ）をバスイン
タフェース装置から受信する。データバスインタフェー
スはまた入力８６でバスインタフェース装置から高いイ
ンピーダンスデータバス制御信号（ＨＩＺＤＢ）を受信
して、外部バス４８を駆動するデータバスインタフェー
スの出力が高いインピーダンス状態を想定して外部命令
／データバス４８からこれらの出力を分離することを引
起こす。データバスインタフェース５６はまた内部制御
ライン８８を介してバスインタフェース装置５２からデ
ータバス制御信号を受信する。また例示されているよう
に、データバスインタフェースはメモリクロックパルス
、速度制御信号ならびに第１および第２のプロセッサク
ロック信号ＰＨ１およびＰＨ２を受信する。

【００２９】前述のように、メモリクロックパルスは高
い位相である第１の位相部分と低い位相である第２の位
相部分とを含む。この発明の好ましい実施例に従って、
外部メモリはメモリクロックパルスの高い位相部分の間
マイクロプロセッサから入力を受信し、かつメモリクロ
ックパルスの低い位相部分の間マイクロプロセッサへ出
力を駆動するように配列される。同期のアクセスを与え
るために、この好ましい実施例に従って、マイクロプロ
セッサは第１のプロセッサクロックパルスＰＨ１の高い
位相部分とメモリクロックパルスの高い位相部分との一
致がある場合には外部メモリに出力を駆動することを可
能にされ、かつ第２のプロセッサクロックパルスＰＨ２
の高い位相部分とメモリクロックパルスの低い位相部分
との一致がある場合には外部メモリから入力を受信する
ことを可能にされる。好ましくは、メモリクロックパル
スと第１のプロセッサクロックパルスとの立上がり縁は
本質的に一致しているか、または第１のプロセッサクロ
ックパルスの立上がり縁はメモリクロックパルスの立上
がり縁に対して僅かに遅れているかである。

【００３０】プロセッサクロックパルスとメモリクロッ
クパルスとが同一の周波数である場合に、メモリクロッ
クパルスのすべての立上がり縁はマイクロプロセッサが
第１のプロセッサクロックパルスの次の高い位相の間に
出力を駆動するための有効なエッジまたは時間を表わし
、第２のプロセッサクロックパルスのすべての立上がり
縁は外部メモリから入力の受信を可能にするための適切
なエッジまたは時間を規定する。しかしながら、もし速
度制御信号がメモリクロックパルスは処理クロックパル
スの周波数の２分の１であることを示す論理０であれば
、前述の関係は必ずしも有効であるとは限らない。当業
者によって理解されるように、これらの条件の下では第
１のプロセッサクロックパルスＰＨ１の高い位相がメモ
リクロックパルスの高い位相に一致しないが、その代わ
りにメモリクロックパルスの低い位相部分に一致すると
きがあり、同じことが第２のプロセッサクロックパルス
に対しても当てはまるであろう。結果として、マイクロ
プロセッサが処理周波数の２分の１の周波数で動作して
いるメモリにアクセスしようとする場合に、マイクロプ
ロセッサが外部メモリに出力を駆動する適切な時間を決
定し、かつマイクロプロセッサがその適切な時間期間の
間に外部メモリから入力を受信することを可能にするこ
とが必要である。

【００３１】外部メモリへのアクセスについては、メモ
リクロックパルスがプロセッサクロックパルスと同一の
周波数である場合に、中央処理装置は、第１のプロセッ
サクロックパルスＰＨ１の高い位相の間、ライン６６上
に要求信号を与え、かつ外部メモリアドレスを内部アド
レスバス５８上のアクセスに与える。第２のプロセッサ
クロックパルスＰＨ２の直後の高い位相の間に、バスイ
ンタフェース装置はライン６６から要求を検出してアド
レスバスインタフェース５４の入力７０で制御信号ＬＡ
ＴＣＨＩＡをアサートしアドレスバスインタフェースが
外部メモリアドレスをラッチすることを引起こす。もし
外部アドレスバスが利用可能であり、かつもし未決定の
アクセスがなければＰＨ１の直後の高い位相になるとす
ぐ、バスインタフェース装置はアドレスバスインタフェ
ース５４の入力７４で制御信号ＡＯＬＴＯＡをアサート
して、アドレスバスインタフェースがアクセスのための
外部メモリアドレスで外部アドレスバス４６を駆動する
ことを引起こす。またこの時間期間の間に、バスインタ
フェース装置は制御ライン４０（活性ロー）上の要求信
号を与え、かつアクセスが読出（負荷）アクセスである
かまたは書込（記憶）アクセスであるかをライン４２上
に示す。もしそれが読出アクセスであれば、ライン４２
は論理１であり、かつもしそれが書込アクセスであれば
ライン４２は論理０であろう。

【００３２】もしアクセスが読出アクセスであれば、Ｐ
Ｈ２の次の直後の高い位相とＰＨ２のすべての後続の高
い位相の間、中央処理装置５０は制御ライン６２上のデ
ータ動作可能制御信号の状態をチェックするであろう。もし負荷が完成するために非常に多くのマイクロプロセ
ッササイクルをとれば、中央処理装置はライン６２を介
してデータ動作可能制御信号を受信するまでこの状態で
の処理をやめるであろう。バスインタフェース装置がＰ
Ｈ２の高い位相の間制御ライン４４を介して動作可能信
号を受信する場合に、バスインタフェース装置は次に中
央処理装置５０によって検知されるデータ動作可能制御
信号をライン６２を介してアサートする。ライン６２上
にアサートされたデータ動作可能信号を見るとすぐ、中
央処理装置はアクセスが完成しかつ要求されたデータは
命令／データバス４８上にラッチされてデータを受信し
かつ処理を続けることを知る。

【００３３】ここで図３を参照して、図３はバスインタ
フェース装置の内部クロック発生器１００とバスインタ
フェース装置の可能化手段１４０とを例示する。内部ク
ロック発生器１００は一般にバッファ１０２、クロック
発生器１０４、２で割る周波数分周器１０６、マルチプ
レクサ１０８およびトライステートバッファ１１０を含
む。

【００３４】バッファ１０２は外部クロックソース１４
（図１）から入力クロック信号を受信するための入力１
１２を含む。バッファ１０２はクロック発生器１０４の
入力１１４に結合される。クロック発生器１０４は第１
のプロセッサクロックパルスＰＨ１を与えるための第１
の出力１１６と第２のプロセッサクロックパルスＰＨ２
を与えるための第２の出力１１８とを含む。前述のよう
に、クロックパルスＰＨ１およびＰＨ２はマイクロプロ
セッサの処理周波数を規定し、高い位相と低い位相とを
有し、かつ反対の位相関係にある。

【００３５】マルチプレクサ１０８はバッファ１０２の
出力に結合される第１の入力１２０を含む。マルチプレ
クサ１０８は２で割る周波数分割器１０６の出力に結合
される第２の入力１２２を含み、その入力１２４は順に
外部クロックソース１４（図１）によって与えられた入
来クロックパルスに結合される。マルチプレクサ１０８
の出力１２６はトライステートバッファ１１０の入力１
２８に結合される。マルチプレクサ１０８はまた速度制
御信号制御ライン１３２に結合される選択入力１３０を
含む。トライステートバッファ１１０は制御信号ＰＷＲ
ＣＬＫを運ぶ制御ライン１３６に結合される可能化入力
１３４を含む。最後に、トライステートバッファはマイ
クロプロセッサがメモリクロックパルスを外部ソースか
ら受信する場合には入力として機能し、かつマイクロプ
ロセッサがメモリクロックパルスを与える場合には出力
として機能するポート１３９（ＭＥＭＣＬＫ）に結合さ
れる出力１３８を含む。

【００３６】マイクロプロセッサが外部ソースからのメ
モリクロックパルスを備える場合には、ライン１３６を
介してトライステートバッファ１１０の可能化入力１３
４に与えられる制御信号ＰＷＲＣＬＫは論理０であろう
。このことはトライステートバッファが出力１３８でト
ライステートし、かつポート１３９とトライステートバ
ッファの入力１２８との間に高いインピーダンスを課す
ことを引起こす。これによりポート１３９は外部から発
生されたメモリクロックパルスを受信するための入力と
して利用されることが可能になる。

【００３７】マイクロプロセッサがメモリクロックパル
スを与えようとする場合には、制御信号ＰＷＲＣＬＫは
論理１であり、トライステートバッファの可能化入力１
３４上に与えられる。これはトライステートバッファが
その入力１２８で受信されたクロックパルスをその出力
１３８に、かつゆえに現在出力として機能するポート１
３９に、かつマイクロプロセッサのすべての他のメモリ
クロックパルス入力にかつ外部メモリに転送することを
引起こす。もしマイクロプロセッサがプロセッサクロッ
クパルスＰＨ１およびＰＨ２と同一の周波数でメモリク
ロックパルスを与えようとすれば、マルチプレクサ１０
８の選択入力１３０上に与えられるライン１３２上の速
度制御信号は論理１であろう。これによりマルチプレク
サは入力１２０をその出力１２６に結合し、プロセッサ
クロックパルスと同一の周波数でメモリクロックパルス
を与える。

【００３８】もしマイクロプロセッサがマイクロプロセ
ッサ処理周波数の２分の１である周波数でメモリクロッ
クパルスを与えようとすれば、マルチプレクサ１０８の
選択入力１３０上に与えられるライン１３２上の速度制
御信号は論理０であろう。これはマルチプレクサ１０８
がその入力１２２をその出力１２６に結合させることを
引起こし、それによってトライステートバッファ１１０
に外部ソース１４（図１）によって与えられた入力クロ
ック信号を伝え、この入力クロック信号はここで２で割
られてプロセッサクロックパルスの２分の１の周波数で
メモリクロックパルスを与える。

【００３９】可能化手段１４０はマイクロプロセッサが
外部メモリへ出力を駆動することが可能なときを制御す
るための第１の制御信号（ＤＲＩＶＥ　　ＯＵＴＰＵＴ
）を出力１４２で与え、外部メモリから入力を受信する
ためのマイクロプロセッサを可能化するための第２の制
御信号（ＥＮＡＩＮＰＵＴ）を出力１４４で与える。以
下に見られるように、これらの信号はマイクロプロセッ
サがマイクロプロセッサ処理速度でまたはマイクロプロ
セッサ処理速度の半分で動作しているメモリにアクセス
しているかどうかにかかわらず発生される。以下、マイ
クロプロセッサがマイクロプロセッサ処理速度で動作し
ているメモリにアクセスしている場合には、この状態を
１Ｘモードと呼び、マイクロプロセッサがマイクロプロ
セッサ処理速度の２分の１で動作しているメモリにアク
セスしている場合には、この状態を．５Ｘモードと呼ぶ
こととする。

【００４０】出力１４２で第１の制御信号を発生するた
めに、可能化手段１４０はインバータ１４６、ＮＡＮＤ
ゲート１４８、ｐチャネル電界効果トランジスタ１５０
、ラッチ１５２、インバータ１５４、ＡＮＤゲート１５
６、ＡＮＤゲート１５８、ＮＯＲゲート１６０、インバ
ータ１６２およびｐチャネル電界効果トランジスタ１６
４を含む。

【００４１】ＮＡＮＤゲート１４８は第１のプロセッサ
クロックパルスＰＨ１に結合される入力、インバータ１
４６の出力に結合された第２の入力およびメモリクロッ
クパルスに結合された第３の入力を含む。インバータ１
４６の入力はマイクロプロセッサの出力が高いインピー
ダンスになり得るかどうかを決定する制御信号ＨＩＺＣ
ＨＬに結合される。もしそれらが高いインピーダンスに
なることができなければ、インバータ１４６の入力での
制御信号は論理０レベルであり、ＮＡＮＤゲート１４８
の第２の入力が高いレベルになることを引起こすであろ
う。

【００４２】マイクロプロセッサの１Ｘモードの動作に
おいて、ＰＨ１の高い位相とメモリクロックパルスの高
い位相部分との一致があるとすぐ、ＮＡＮＤゲート１４
８はローレベルをｐチャネル電界効果トランジスタ１５
０のゲートに与えてトランジスタ１５２が導通すること
を引起こすであろう。これは出力１４２での第１の制御
信号を高いレベルで維持してマイクロプロセッサが外部
メモリに出力を駆動することを可能にするためにラッチ
１５２上にハイレベルを与える。ＡＮＤゲート１５６は
１Ｘモードで論理１である速度制御信号に結合される第
１の入力と、第２のプロセッサクロックパルスＰＨ２に
結合される他の入力とを含む。ＡＮＤゲート１５８は第
１のプロセッサクロックパルスＰＨ１に結合される入力
と、インバータ１６６を介して速度制御信号に結合され
る第２の入力とメモリクロックパルスの逆に結合される
第３の入力とを含む。ＡＮＤゲート１５６および１５８
の出力はＮＯＲゲート１６０の入力に結合される。ＮＯ
Ｒゲート１６０の出力はその出力がｎチャネル電界効果
トランジスタ１６４のゲートに結合されるインバータ１
６２の入力に結合される。

【００４３】ＰＨ１がローになると、ＰＨ２はハイにな
るであろう。またメモリクロックパルスの逆もまたハイ
になってＡＮＤゲート１５６がＮＯＲゲート１６０にハ
イレベルを与えることを引起こし、かつＡＮＤゲート１
５８がＮＯＲゲート１６０にローレベルを与えることを
引起こすであろう。これはＮＯＲゲート１６０がインバ
ータ１６２の入力にローレベルを与えることを引起こし
、インバータ１６２は順にトランジスタ１６４のゲート
にハイレベルを与える。これによりトランジスタ１６４
はオンになり、ラッチ１５２が高い入力レベルから低い
入力レベルになって、順に出力１４２で第１の制御信号
がローになることを引起こす。結果として、１Ｘモード
において、第１の制御信号（ＤＲＩＶＥ　　ＯＵＴＰＵ
Ｔ）はＰＨ１の高い位相とメモリクロックパルスの高い
位相部分との一致の間ハイであり、かつＰＨ１の低い位
相とメモリクロックパルスの低い位相部分との間ローレ
ベルである。以下でわかるように、これによりマイクロ
プロセッサが第１のプロセッサクロックパルスとメモリ
クロックパルスとがどちらもハイレベルである場合に外
部メモリに出力を駆動することを可能にし、かつマイク
ロプロセッサが外部メモリに出力を駆動することができ
ないようにする。

【００４４】．５Ｘモードにおいて、第１の制御信号は
出力１４２で上に述べられたのと同じ条件下で、つまり
第１のプロセッサクロックパルスの高い位相とメモリク
ロックパルスの高い位相部分との一致の間ハイになるで
あろう。しかしながら、第１の制御信号はメモリクロッ
クパルスの低い位相部分の開始までアサートされないこ
とが注目されるであろう。これによりマイクロプロセッ
サは．５Ｘモードでメモリクロックパルスの全体の高い
位相部分の間の時間の延長された期間の間、外部メモリ
クロックと依然として同期のままでありながら、出力を
駆動することが可能になる。

【００４５】出力１４４で第２の制御信号を発生するた
めに、可能化手段１４０はＡＮＤゲート１７０、ｎチャ
ネル電界効果トランジスタ１７２、１７４および１７６
、ラッチ１７８ならびに１組のインバータ１８０および
１８２を含む。１Ｘモードにおいて、論理１速度制御信
号はｎチャネル電界効果トランジスタ１７４のゲート上
に与えられる。これによりトランジスタ１７４はオンし
、ローレベルをラッチ１７８の入力上に与える。これに
よりラッチ１７８の出力は第２のプロセッサクロック信
号ＰＨ２の各高い位相の間出力１４４に転送されるハイ
レベルに継続的にあることを引起こす。結果として、１
Ｘモードにおいて、マイクロプロセッサはＰＨ２の各高
い位相の間外部メモリから入力を受信するために可能化
される。

【００４６】．５Ｘモードにおいて、速度制御信号のロ
ーレベルはラッチ１７８がＰＨ１の高い位相の間にメモ
リクロックのレベルを抽出することを可能にする。もし
メモリクロックがハイであれば（立上がり縁に遭遇した
そのとき）、ＰＨ２の次の高い位相は出力１４４での第
２の制御信号が外部メモリからの動作可能信号のような
入力信号を無視して外部アクセスを試みないときである
ことを示す論理０になることを引起こすであろう。もし
メモリクロックがＰＨ１の高い位相の間にローを抽出さ
れれば、マイクロプロセッサは．５Ｘモードで動作して
いるので、ＰＨ１の次の高い位相はメモリクロックの立
上がり縁にほぼ対応するであろう。これは入力を抽出し
て出力ドライバを可能化するかまたは以下に述べられる
ような態様で状態マシーン上に移行する有効なときであ
る。

【００４７】結果として、可能化手段１４０は出力を駆
動するための可能化と、マイクロプロセッサが１Ｘモー
ドであろうと．５Ｘモードであろうと適当な時間の間入
力を受信するための可能化を与える。．５Ｘモードにあ
る場合に、入力は１つおきのＰＨ２の高い位相の間に外
部メモリから入力を受信するために可能化され、かつ出
力はＰＨ１の１つおきの高い位相の間でかつメモリクロ
ックパルスの立下がり縁まで外部メモリに出力を駆動す
るために可能化される。

【００４８】ここで図４を参照して、図４は概略の回路
図の形態で出力バッファ２００を例示し、出力バッファ
２００は外部バスおよび制御ラインを外部メモリに駆動
するマイクロプロセッサ１６の出力の各々でこの好まし
い実施例に従ってこの発明を実施する際に役立つように
利用され得る。出力バッファ２００は一般に入力レベル
を受信するための入力２０２、以下に述べるような態様
で適当な時間に入力２０２で受信された入力レベルで外
部制御ライン４０を駆動するための出力２０４、入力レ
ベル２０２での入力レベルが出力２０４によって外部制
御ライン４０上に駆動されるべきときを制御するための
第１の制御信号（ＤＲＩＶＥＯＵＴＰＵＴ）を受信する
ための制御入力２０６および出力２０４が高いインピー
ダンスを外部制御ライン４０上に課して外部制御ライン
４０から入力２０４を分離するときに制御信号（ＨＩＧ
Ｈ　　Ｚ　　ＯＵＴＰＵＴ）を受信するための高いイン
ピーダンス出力制御入力２０８を含む。

【００４９】出力２０４は１組のｎチャネル電界効果ト
ランジスタ２１２および２１４を含む強いかまたは激し
い（ｈａｒｄ）駆動手段２１０と、ｐチャネル電界効果
トランジスタ２１８とｎチャネル電界効果トランジスタ
２２０とを含む弱い（ｗｅａｋ）駆動手段２１６とを含
む。以下に見られるように、入力レベルがまず外部制御
ライン４０上に駆動される場合に、入力レベルは制御入
力２０６で制御信号のアサーションの間に強い駆動手段
２１０によって駆動され、その後入力２０６で制御信号
が終了した後、入力レベルは弱い駆動手段２１６によっ
て外部制御ライン４０上に駆動されてその出力で入力レ
ベルを保つ。弱い駆動手段は出力バッファが入力信号レ
ベルが強い駆動手段２１０によって保持されていた場合
より素早く入力２０８で高いインピーダンス出力制御入
力信号に応答して高いインピーダンス状態にトライステ
ートすることを許容する。

【００５０】出力バッファ２００はより特定的にインバ
ータ２２２、ｎチャネル電界効果トランジスタ２２４、
ラッチ２２６、他のインバータ２２８、トランスファゲ
ート２３０、さらに他のインバータ２３２およびｎチャ
ネル電界効果トランジスタ２３４を含む。出力バッファ
はさらに他のトランスファゲート２３６、他のインバー
タ２３８およびｎチャネル電界効果トランジスタ２４０
を含む。

【００５１】出力バッファはさらに他のインバータ２４
２、ｎチャネル電界効果トランジスタ２４４、他のラッ
チ２４６、インバータ２４８、インバータ２５０、ＮＡ
ＮＤゲート２５２およびＮＯＲゲート２５４を含む。最
後に、出力バッファ２００は他のＮＯＲゲート２５６お
よびｎチャネル電界効果トランジスタ２５８を含む。

【００５２】インバータ２２２は制御入力２０６とトラ
ンジスタ２２４のゲートとの間に結合される。トランジ
スタ２２４は入力２０２とラッチ２２６との間に結合さ
れる。インバータ２２８はラッチ２２６と制御入力２０
６に結合されるトランスファゲート１３０との間に結合
される。インバータ２３２はインバータ２２８の出力と
トランジスタ２３４のゲートとの間に結合される。トラ
ンジスタ２３４はトランスファゲート２３０と接地電位
との間に結合される。トランジスタ２３４のソースはト
ランジスタ２１２のゲートに結合される。

【００５３】ラッチ２２６の出力もまたインバータ２３
８の入力と制御入力２０６にも結合されるトランスファ
ゲート２３６とに結合される。インバータ２３８の出力
はトランジスタ２４０のゲートとトランスファゲート２
３６とに結合される。トランジスタ２４０はトランスフ
ァゲート２３６と接地電位との間に結合され、そのソー
スはトランジスタ２１４のゲートに結合される。トラン
ジスタ２１２のドレインはトランジスタ２１４のソース
に結合され、その共通接合点は外部制御ライン４０に結
合される。

【００５４】トランジスタ２４４はインバータ２２８の
出力とラッチ２４６の入力との間に結合される。ラッチ
２４６の出力はその出力がＮＡＮＤゲート２５２の１つ
の入力に結合されるインバータ２４８の入力に結合され
る。ＮＡＮＤゲート２５２の他の入力はＮＯＲゲート２
５６の出力に結合される。トランジスタ２５８はＮＯＲ
ゲート２５６の出力と接地電位との間に結合され、その
ゲートは高いインピーダンス出力制御入力２０８に結合
される。ＮＯＲゲート２５６の出力はまたその出力がＮ
ＯＲゲート２５４の１つの入力に結合されるインバータ
２５０に入力に結合される。ＮＯＲゲート２５４の他の
入力はインバータ２４８の出力に結合される。ＮＡＮＤ
ゲート２５２の第２の入力はまたインバータ２４８の出
力に結合される。ＮＡＮＤゲート２５２の出力はトラン
ジスタ２１８のゲートに結合され、ＮＯＲゲート２５４
の出力はトランジスタ２２０のゲートに結合される。ト
ランジスタ２１８のドレインはトランジスタ２２０のソ
ースに結合され、その共通接合点は外部制御ライン４０
に結合される。

【００５５】出力バッファ２００は外部バスまたは外部
制御ラインを駆動するマイクロプロセッサの出力ポート
のいずれにおいても使用され得るが、例示の目的のため
に、出力バッファ２００の動作は以前に言及された外部
メモリの外部アクセスを要求するためにマイクロプロセ
ッサによって発生される要求制御信号（＊ＲＥＱ）の発
生に関して説明することとする。図４で注目されるよう
に、入力２０２は早いと指定される早い要求（ＥＲＥＱ
）制御信号を受信するように適用される、なぜならそれ
は要求信号として出力によって外部制御ライン４０上に
駆動されるべき時間に先立って入力２０２に現われるか
らである。早い要求信号の出現によって、早い要求信号
の入力レベルは前もって設定されることが可能であり、
その後要求信号として外部メモリに伝えられる。

【００５６】動作において、入力２０６での制御信号が
アサートされない場合（ローレベルで）、トランジスタ
２２４はオンにされて入力レベル２０２での入力レベル
がラッチ２２６によってラッチされることを許容するこ
とは注目されるであろう。また、入力２０６での制御信
号がローの場合に、トランジスタ２１２と２１４との双
方は外部制御ライン４０に何ら出力を与えないようにオ
フにされるであろう。

【００５７】入力２０６での制御信号がアサートする（
ハイになる）場合に、トランジスタ２２４はオフにされ
て入力２０２での入力レベルがラッチ２２６に影響を及
ぼすことなく変化することを許容するであろう。結果と
して、トランジスタ２２４は入力２０２をラッチ２２６
から分離するかつゆえに出力バッファ２００の出力から
分離するための分離手段として機能し、そのとき前の入
力信号レベルは外部制御ライン４０上に駆動される。

【００５８】入力２０６での制御信号のアサーションは
強い駆動手段２１０が外部制御ライン４０に前の入力信
号レベルを駆動することを可能にする。前の入力信号は
、もし前の入力信号レベルがハイレベルであれば、強い
駆動トランジスタ２１２がライン２６０上で可能化ハイ
制御信号によってオンにされ、強い駆動トランジスタ２
１４がライン２６２上の可能化ロー制御信号によってオ
フにされて高い入力レベルが外部制御ライン４０上に駆
動されることを引起こすように、ラッチ２２６によって
ラッチされるであろう。

【００５９】もし前の入力信号がローレベルであれば、
強い駆動トランジスタ２１２はライン２６０上の可能化
ハイ信号によってオフにされ、かつ強い駆動トランジス
タ２１４はライン２６２上の可能化ロー制御信号によっ
てオンにされるであろう。これによって前の入力信号の
ロー入力レベルが外部制御ライン４０上に駆動されるこ
とを引起こす。ローレベルが外部制御信号上に駆動され
るこの後者の場合は要求制御信号（＊ＲＥＱ）のアサー
ションに対応する。

【００６０】前の入力レベルが入力２０６での制御信号
のアサーションに応答して強い駆動手段２１０によって
外部制御ライン４０上に駆動された場合に、前の入力信
号レベルはトランジスタ２４４を介してラッチ２４６に
転送されつつあるインバータ２２８の出力のレベルによ
って弱い駆動手段２１６に転送される。この転送が可能
にされるのは、ライン２６０および２６２上の可能化ハ
イおよび可能化ロー制御信号がそれぞれＮＯＲゲート２
５６の入力に結合されているからである。これらの信号
の一方がハイでかつ他方がローでなければならないので
、インバータ２４２によって反転されてトランジスタ２
４４のゲート上にハイレベルを与えるＮＯＲゲート２５
６の出力はローであろう。これによってトランジスタ２
４４のオンが維持されて前の入力レベルをラッチ２４６
に転送する。

【００６１】入力２０６での制御信号（ＤＲＩＶＥ　　
ＯＵＴＰＵＴ）がデアサートする（ローになる）場合に
、ライン２６０および２６２上の可能化ハイおよび可能
化ロー制御信号の双方はローになって強い駆動手段２１
０をオフにしてＮＯＲゲート２５６の出力がハイになる
ことを引起こす。これによってトランジスタ２４４はオ
フになり、ラッチ２４６をインバータ２２８の出力から
分離する。トランジスタ２４４をオンにするために要求
された時間がラッチ２２６を新しい入力信号レベルで更
新するために要求された時間より短いので、前の入力信
号レベルはラッチ２４６によって維持されるであろう。

【００６２】弱い駆動手段２１６はここで出力２０４か
つゆえに外部制御ライン４０を元来は強い駆動手段によ
って確立されたレベルに維持するために引継ぐ。当該技
術分野において周知であるように、強い駆動手段２１０
と弱い駆動手段２１６との違いは主に弱い駆動トランジ
スタと比べたときの強い駆動トランジスタの物理的な寸
法にある。周知のように、強い駆動トランジスタは弱い
トランジスタより大きく、かつゆえにより大きな電流を
駆動することが可能である。

【００６３】弱い駆動手段２１６は出力が高いインピー
ダンスを想定しようとする場合に出力バッファ２００の
トライステーティングを収容するために利用される。弱
いドライバは強いドライバよりずっと素早くトライステ
ートされ得る。もし前の入力レベルの弱い駆動手段２１
６への転送後に出力バッファ２００がトライステートさ
れることになれば、２０８での高いインピーダンス出力
入力制御信号はハイレベルとしてアサートしてトランジ
スタ２５８をオンにするであろう。これによってインバ
ータ２５０の入力はローレベルになり、このレベルによ
ってトランジスタ２１８および２２０の双方がオフにさ
れて外部制御ライン４０から出力２０４を分離すること
を引起こす。

【００６４】したがって前述からわかるように、出力バ
ッファ２００は制御入力２０６でＤＲＩＶＥ　　ＯＵＴ
ＰＵＴ制御信号に応答して外部メモリに出力を開始する
。もし入力２０６での制御信号がローレベルであれば、出
力バッファ２００の出力は入力２０２での入力レベルに
かかわらずオフにされるであろう。入力２０６での制御
信号がアサートする場合には、出力バッファ２００はラ
ッチ２２６によって維持された前の入力信号レベルで外
部制御ラインを駆動する一方で、入力２２２はラッチ２
２６から分離されて入力２０２での入力レベルが新しい
レベルを想定することを許容するであろう。制御信号が
入力２０６でデアサートする場合には、前の入力信号レ
ベルは弱い駆動手段２１６に転送され、この弱い駆動手
段は外部制御ライン４０を前の入力信号レベルに対応す
るレベルに維持する。結果として、外部メモリへの出力
はＤＲＩＶＥ　　ＯＵＴＰＵＴ制御信号のアサーション
があるとすぐのみ開始され、出力バッファ２００はマイ
クロプロセッサが１Ｘモードであろうと．５Ｘモードで
あろうとにかかわらず同じ態様で動作し、外部メモリへ
の同期アクセスを実行する。結果として、いつ出力が駆
動されるべきかに関する決定プロセスは出力バッファ２
００に見えるようにされる。

【００６５】ここで図５を参照して、図５はマイクロプ
ロセッサ１６のバスインタフェース装置５２の制御装置
部分２８０を例示する。制御装置は論理手段２８２、チ
ャネルラッチ２８４、チャネル状態マシーン２８６、チ
ャネル駆動２８８およびチャネル動作可能２９０を含む
。以下でわかるように、論理手段２８２は第２の制御信
号（ＥＮＡＩＮＰＵＴ）に応答してマイクロプロセッサ
入力を条件づけて外部メモリからアクセス制御信号を受
信し、チャネルラッチ２８４、チャネル状態マシーン２
８６、チャネル駆動２８８およびチャネル動作可能２９
０は一緒に動作してマイクロプロセッサアクセスが始ま
るときおよびマイクロプロセッサアクセスが終結される
べきときを制御する。さらに、チャネルラッチ２８４、
チャネル状態マシーン２８６、チャネル駆動２８８およ
びチャネル動作可能２９０はマイクロプロセッサが１Ｘ
モードであろうと．５Ｘモードであろうとにかかわらず
同じ態様で動作して外部メモリに同期にアクセスする。

【００６６】論理手段２８２のような論理手段はマイク
ロプロセッサの各入力でこの発明のこの好ましい実施例
に従って利用されることが可能であり、各入力は外部メ
モリからアクセス制御信号を受信することが可能である
。論理手段２８２は外部メモリから外部制御ラインに結
合され、かつ例示されるように制御ライン４４に結合さ
れて外部メモリから動作可能信号（＊ＲＤＹ）を受信す
る入力２９２を含む。論理手段２８２はさらにインバー
タ２９４、インバータ２９６、ｎチャネル電界効果トラ
ンジスタ２９８、インバータ３００、ｎチャネル電界効
果トランジスタ３０２およびラッチ３０４を含む。論理
手段はさらに非反転バッファ３０６、ＮＡＮＤゲート３
０８およびインバータ３１０を含む。論理手段２８２は
さらに第２の制御信号（ＥＮＡＩＮＰＵＴ）を受信する
ための制御入力３１２を含み、第２の制御信号の発生は
図３に関連して説明された。以前に説明されたように、
外部アクセスが完成した場合に、外部メモリは外部制御
ライン４４を介してロー論理レベルの形態で動作可能信
号を与える。動作可能信号はインバータ２９４および２
９６によってバッファされ、トランジスタ２９８が導通
することを引起こすメモリクロックパルスの第２の位相
部分（低い位相）とトランジスタ３０２が導通すること
を引起こす第２のプロセッサクロックパルスの第１の位
相（高い位相）との一致があるとすぐラッチ３０４に伝
えられる。動作可能信号はそれからラッチ３０４でラッ
チされて非反転バッファ３０６を介してＮＡＮＤゲート
３０８の１つの入力に伝えられる。動作可能信号はラッ
チ３０４によってＮＡＮＤゲート３０８の入力で保持さ
れる。入力３０２での第２の制御信号（ＥＮＡＩＮＰＵ
Ｔ）がアサートする場合には、動作可能信号はインバー
タ３１０の出力３１４で内部動作可能信号（ＩＮＴＲＤ
Ｙ）を与えるインバータ３１０を介して送られる。結果として、外部メモリからの動作可能信号は第２の制
御信号（ＥＮＡＩＮＰＵＴ）がアサートされるまでマイ
クロプロセッサによって検出されない。すなわち、もし
動作可能信号が外部メモリから受信されるが、第２の制
御信号がローレベルであれば、バスインタフェース装置
制御装置の残りの部分はあたかも動作可能信号がまだ受
信されていないかのように作動するであろう。内部動作
可能信号は入力３１２で可能化入力制御信号によって条
件づけられるので、バスインタフェース装置の残りの部
分はマイクロプロセッサが１Ｘモードであろうと．５Ｘ
モードであろうと同じ態様で機能して外部メモリに同期
にアクセスすることを許容される。

【００６７】チャネルラッチ２８４は内部制御ライン６
６を介して中央処理装置５０（図２）からアクセス要求
を検出するために使用される。ライン６６上で要求信号
を検出するとすぐ、チャネルラッチは内部制御ライン３
２０上に未決定の要求制御信号（ＰＥＮＤＲＥＱ）を発
生し、この信号はチャネル状態マシーン２８６、チャネ
ル駆動２８８およびチャネル動作可能２９０に伝えられ
る。

【００６８】チャネル駆動２８８は図２に関連して以前
に述べられた以下の制御信号、つまりＬＡＴＣＨＩＡ，
ＩＮＣＡＯＬ，ＨＩＺＡＢ，ＡＯＬＴＯＡ，＊ＲＥＱお
よびＨＩＺＤＢを発生する。チャネル駆動２８８が制御
信号ＡＯＬＴＯＡをアサートして中央処理装置によって
与えられた外部メモリアドレスがアドレス出力ラッチか
らアドレスバスへ転送されることを引起こし、かつ要求
信号（＊ＲＥＱ）をアサートする場合に、チャネルラッ
チ２８４はチャネル状態マシーン２８６によって発生さ
れたクリア要求信号（ＣＬＲＲＥＱ）に応答してライン
３２０から未決定要求信号を取除くであろう。チャネル
ラッチ２８４は未決定の要求制御信号をラッチしてライ
ン３２２を介してクリア要求制御信号を見るまでアクセ
ス要求を覚えているであろう。

【００６９】チャネル動作可能２９０は内部制御ライン
３２４を介して論理手段２９２から内部動作可能制御信
号を受信するように配列される。後で説明されるように
、チャネル状態マシーン２８６は２つの動作状態、つま
り遊休状態と単一状態とを規定する。遊休状態の間、マ
イクロプロセッサは外部アクセスに関する何の処理も行
なわない。単一状態において、マイクロプロセッサは外
部アクセスが完成されるまで外部アクセスに関する処理
を行なう。内部動作可能制御信号に応答するチャネル動
作可能２９０は、もしチャネル状態マシーンが単一状態
であれば、内部制御ライン３２６上に修飾された動作可
能制御信号（ＱＲＤＹ）を発生する。また内部動作可能
制御信号に応答して、かつチャネル状態マシーン２８６
が単一状態である場合に、チャネル駆動２９０は内部制
御ライン６４および６２を介して命令動作可能またはデ
ータ動作可能制御信号をそれぞれ与え、内部制御ライン
３２８を介してラッチデータ制御信号を与えてデータバ
スインタフェースが外部メモリから受信されたデータを
ラッチすることを引起こす。

【００７０】以前に述べられたように、チャネル状態マ
シーン２８６は２つの異なった状態、つまり遊休状態と
単一状態とを規定する。単一状態は外部アクセスを開始
して完成まで継続させ、かつ遊休状態は完成されたアク
セスを終結させてマイクロプロセッサを新しい外部アク
セスが開始されるまで遊休状態に維持する。以下の表は
チャネル状態マシーン２８６の状態移行をまとめたもの
である。

【００７１】

【表１】上の表からわかるように、未決定の要求信号が検出され
た場合、状態マシーンは現在の状態を見る。もし現在の
状態が遊休であれば、第２の制御信号（ＥＮＡＩＮＰＵ
Ｔ）が存在（メモリクロックの正しいエッジを示して）
すればそれは単一状態に移行する。もしチャネル状態マ
シーンが単一状態で、かつ未決定の要求を検出すれば、
もし動作可能信号が現在のアクセスのための外部メモリ
から受信されたことを示す有効な修飾された動作可能が
あれば、状態マシーン２８６は単一状態のままであり、
かつクリア要求制御信号を発生して外部メモリの次のア
クセスを始める。したがって、次の状態へのすべての移
行は修飾された動作可能制御信号の存在かまたは次の状
態への移行への第２の制御信号（ＥＮＡＩＮＰＵＴ）の
アサーションに依存することは注目されるであろう。さ
もなければ、次の状態は現在の状態と同じままである。結果として、状態移行はどちらも適切なメモリクロック
エッジに基づく第２の制御信号（ＥＮＡＩＮＰＵＴ）か
または修飾された動作可能（ＱＲＤＹ）に応答するので
、状態マシーンはマイクロプロセッサが１Ｘモードであ
ろうと．５Ｘモードであろうとメモリクロックから独立
している。

【００７２】前述から、状態マシーンが次のサイクルの
間遊休状態に移行することによって完成された外部アク
セスを終結させるための単一状態にあるときに、マイク
ロプロセッサは修飾された動作可能信号を発生するため
に使用される内部動作可能信号に応答することが理解さ
れる。チャネル状態マシーンはトランスファ装置３３０
に結合されているので、チャネル状態マシーンが状態を
変えるとき、第２のプロセッサクロックパルスＰＨ２の
次の第１の位相（高い位相）があるとすぐそうすること
も注目されるであろう。したがって、チャネル状態マシ
ーンが遊休状態にあり、未決定の要求と第２の制御信号
（ＥＮＡＩＮＰＵＴ）を見るとき、それはＰＨ２の次の
高い位相があるとすぐ単一状態に続いて外部アクセスを
開始するであろう。また、状態マシーン２８６は修飾さ
れた動作可能信号、未決定の要求信号がないこと、かつ
単一状態にあることに応答して、ＰＨ２の次の高い位相
があるとすぐ遊休状態に続いて完成された外部アクセス
を終結させる。以前に述べられたように、第２の制御信
号（ＥＮＡＩＮＰＵＴ）と修飾された動作可能制御信号
（ＱＲＤＹ）との発生はメモリクロックの適切な立上が
り縁に基づいているので、状態マシーンはマイクロプロ
セッサが１Ｘモードであるか．５Ｘモードであるかとい
うことから独立しており、ゆえに、メモリクロック出力
の立上がり縁が駆動されるべきか入力が可能化されるべ
きかどちらであるかについての判断決定プロセスから独
立している。

【００７３】ここで図６を参照して、図６は外部メモリ
がプロセッサ動作周波数と同一の周波数で動作している
場合、およびマイクロプロセッサがメモリクロックパル
スを発生している場合に外部メモリに同期にアクセスす
る場合のこの発明のマイクロプロセッサの動作を表わす
一連の波形を例示する。結果として、速度制御信号（＊
ＤＩＶ２）は１に等しくかつＰＷＲＣＬＫ制御信号もま
た１に等しい。

【００７４】このモード（１Ｘモード）において、外部
クロック（ＩＮＣＬＫ）の周波数およびメモリクロック
パルスの周波数は同一であることは注目されるであろう
。また第１のプロセッサクロックパルス（ＰＨ１）は外
部クロックパルスに本質的に対応し、かつ第２のプロセ
ッサクロックパルス（ＰＨ２）は第１のプロセッサクロ
ックパルスと同一の周波数でありかつ逆の位相関係にあ
ることも思い出されるであろう。

【００７５】メモリクロックの第１のサイクルの間、マ
イクロプロセッサは要求制御信号を発生する。要求制御
信号に応答して、チャネルラッチ２８４は未決定の要求
制御信号を発生する。この時点で間に合ってチャネル状
態マシーンは遊休状態である。このモードにおいては可
能化入力（ＥＮＡＩＮＰＵＴ）制御信号はメモリクロッ
クがその低い位相にあるときはいつでも発生されるので
、第２のメモリクロックサイクルが始まるとすぐ、かつ
未決定要求のアサーションがありかつチャネル状態マシ
ーンが遊休状態であれば、チャネル状態マシーンは単一
状態に移行して外部メモリアドレスが外部アドレスバス
上に駆動されることを引起こし、ローになることによっ
てかつ要求信号（＊ＲＥＱ）がアサートすることを引起
こすであろう。メモリサイクルＮｏ．３の終わりに、外
部メモリはデータを与え、かつ動作可能信号をローに強
制することによってアサートした。チャネル状態マシー
ンは単一状態であったので、かつ修飾された動作可能信
号の発生があり、第４のメモリサイクルが始まるとすぐ
、チャネル状態マシーンは遊休状態に戻って外部アクセ
スを完成する。

【００７６】ここで図７を参照して、図７はマイクロプ
ロセッサが．５Ｘモードで動作している場合に、かつゆ
えにマイクロプロセッサ動作周波数の２分の１である周
波数で動作している外部メモリにアクセスしている場合
のこの発明に従うマイクロプロセッサの動作を示す一連
の波形を例示する。ここで外部クロックパルス（ＩＮＣ
ＬＫ）はメモリクロックパルスの周波数の２倍の周波数
でありかつゆえにマイクロプロセッサはメモリクロック
パルスの２倍の周波数であることが注目されるであろう
。メモリクロックの前第１サイクルの間、チャネル状態
マシーンは遊休状態である。第２のメモリクロックサイ
クルが始まると、マイクロプロセッサ内の未決定の要求
を鑑みてかつ可能化入力がアサートされた状態で、チャ
ネル状態マシーンは単一状態に移行して外部メモリアド
レスが外部アドレスバス上に駆動されることを引起こし
、かつ要求信号がアサートされることを引起こす。第２
のメモリクロックサイクルの後半において、チャネル状
態マシーンは単一状態のままである、なぜなら修飾され
た動作可能信号はバスインタフェース装置制御装置のチ
ャネル駆動２９０によってまだ発生されていないからで
ある。チャネル状態マシーンは第３のメモリクロックサ
イクルの終わりまで単一状態のままであり、この第３の
メモリクロックサイクルにおいては外部メモリがデータ
を与えかつ動作可能信号をアサートしたことが見られる
。動作可能信号と可能化入力制御信号とのアサーション
はチャネル状態マシーンが第４のメモリクロックサイク
ルの始まりで単一状態から遊休状態に移行して外部アク
セスを完成することを引起こす。

【００７７】図６および図７の波形図からわかるように
、この発明は外部メモリがマイクロプロセッサと同一の
周波数で動作していようと、外部メモリがマイクロプロ
セッサ動作周波数の２分の１の周波数で動作していよう
と外部メモリに同期にアクセスすることが可能なマイク
ロプロセッサを提供する。さらに、どのメモリクロック
端縁から出力を駆動するかまたはどのメモリクロック端
縁から入力の受信を可能にするかについての判断決定プ
ロセスは、マイクロプロセッサバスインタフェース装置
制御装置状態マシーンおよび出力バッファから独立して
行なわれるので、その結果かかる判断決定プロセスはマ
イクロプロセッサの外部メモリおよび主要論理部分に見
える態様で行なわれる。

【００７８】この発明の特定の実施例が示されかつ説明
されてきたが、修正が可能であり、かつゆえに前掲の特
許請求の範囲においてこの発明の真の精神および範囲内
にあるすべてのかかる変更および修正を網羅することが
意図される。

【図面の簡単な説明】

【図１】この発明を具体化する処理システムのブロック
図である。

【図２】図１の処理システムのマイクロプロセッサのブ
ロック図である。

【図３】図２で例示されたマイクロプロセッサのバスイ
ンタフェース装置の一部を例示する部分ブロック図の形
態で示された概略の回路図である。

【図４】この発明を具体化しかつ図２で示されたマイク
ロプロセッサからのバスおよび制御ラインを駆動するた
めに役に立つように利用され得る出力バッファの概略の
回路図である。

【図５】図２で例示されたマイクロプロセッサのバスイ
ンタフェース装置の別の部分のブロック図である。

【図６】この発明に従うマイクロプロセッサの動作周波
数と同一の周波数で動作する外部メモリへの同期化され
た外部アクセスを行なう際の図２のマイクロプロセッサ
の動作を例示する一連の波形図である。

【図７】この発明に従うマイクロプロセッサの動作周波
数の２分の１の周波数で動作する外部メモリへの同期化
された外部アクセスを行なう際の図２のマイクロプロセ
ッサの動作を例示する一連の波形図である。

【符号の説明】

１０　　処理システム１２　　メモリクロック１４　　外部クロック１６　　マイクロプロセッサ１８　　外部メモリ２０　　メモリ制御装置２２　　主要メモリ２４　　水晶発振器２６　　水晶２８　　バッファ

Claims

【特許請求の範囲】

【請求項１】　　外部メモリにアクセスするように配列
されたマイクロプロセッサであって、外部メモリは第１
の周波数でメモリクロックパルスを与えて前記メモリの
アクセス速度を制御するメモリクロックと同期して負荷
および記憶動作を実行し、第２の周波数でクロックパル
スを発生して前記マイクロプロセッサの処理速度を制御
する内部クロックと、前記第１の周波数に等しい前記第
２の周波数を示す第１のレベルかまたは予め定められた
多数の前記第１の周波数である前記第２の周波数を示す
第２のレベルかを有する速度制御信号を受信するための
速度制御入力と、さらに前記速度制御入力に結合され、
かつ前記速度制御信号と前記メモリクロックパルスとに
応答して、前記速度制御信号が前記第１のレベルにあり
かつ前記第２の周波数が前記第１の周波数と等しい場合
に前記マイクロプロセッサが前記メモリクロックと同期
して前記外部メモリにアクセスすることを引起こし、か
つ前記速度制御信号が前記第２のレベルでありかつ前記
第２の周波数が前記予め定められた多数の前記第１の周
波数である場合に前記マイクロプロセッサが前記メモリ
クロックと同期して前記外部メモリにアクセスすること
を引起こすためのメモリアクセス制御手段とを含む、マ
イクロプロセッサ。
【請求項２】　　前記予め定められた多数は２に等しい
、請求項１に記載のマイクロプロセッサ。
【請求項３】　　前記第１の速度制御信号レベルは論理
１でありかつ前記第２の速度制御信号レベルは論理０で
ある、請求項２に記載のマイクロプロセッサ。
【請求項４】　　前記メモリクロックパルスは第１の位
相部分と第２の位相部分とを含み、前記外部メモリは前
記第１の位相部分の間前記マイクロプロセッサから入力
を受信しかつ前記第２の位相部分の間前記マイクロプロ
セッサに出力を与えるように配列され、かつ前記メモリ
アクセス制御手段は前記第１の位相部分の間前記マイク
ロプロセッサが前記外部メモリに出力を与えることを可
能にし、かつ前記第２の位相部分の間前記マイクロプロ
セッサが前記外部メモリから入力を受信することを可能
にするための可能化手段を含む、請求項２に記載のマイ
クロプロセッサ。
【請求項５】　　前記内部クロックは第１および第２の
プロセッサクロックパルスを発生するために配列され、
前記第１および第２のプロセッサクロックパルスは前記
第２の周波数であり、第１および第２のクロックパルス
位相を有し、かつ逆の位相関係にあり、前記可能化手段
は前記速度制御信号第１のレベルに応答して、各前記第
１のクロックパルス第１の位相と前記メモリクロックパ
ルス第１の位相部分との一致があるとすぐ前記マイクロ
プロセッサが前記外部メモリに前記出力を与えることを
可能にし、かつ各前記第２のクロックパルス第１の位相
と前記メモリクロックパルス第２の位相部分との一致が
あるとすぐマイクロプロセッサが前記外部メモリから入
力を受信することを可能にする、請求項４に記載のマイ
クロプロセッサ。
【請求項６】　　前記可能化手段は前記速度制御信号第
２のレベルにさらに応答して、１つおきの前記第１のク
ロックパルス第１の位相と前記メモリクロックパルス第
１の位相部分との一致があるとすぐマイクロプロセッサ
が前記外部メモリに前記出力を与えることを可能にし、
かつ１つおきの前記第２のクロックパルス第１の位相と
前記メモリクロックパルス第２の位相部分との一致があ
るとすぐマイクロプロセッサが前記外部メモリから入力
を受信することを可能にする、請求項５に記載のマイク
ロプロセッサ。
【請求項７】　　前記可能化手段は前記マイクロプロセ
ッサが前記外部メモリに前記出力を与えることを可能に
する第１の制御信号と、前記マイクロプロセッサが前記
外部メモリから前記入力を受信することを可能にする第
２の制御信号とを発生するための手段を含む、請求項６
に記載のマイクロプロセッサ。
【請求項８】　　前記可能化手段は前記メモリクロック
パルス、前記速度制御信号ならびに前記第１および第２
のプロセッサクロックパルスに応答して前記第１および
第２の制御信号を発生する、請求項７に記載のマイクロ
プロセッサ。
【請求項９】　　前記マイクロプロセッサによって前記
外部メモリに与えられた前記出力はマイクロプロセッサ
アクセス制御信号、外部メモリアドレスおよびデータを
含み、前記マイクロプロセッサによって受信された前記
入力は外部メモリアクセス制御信号およびデータを含む
、請求項８に記載のマイクロプロセッサ。
【請求項１０】　　前記マイクロプロセッサは複数個の
制御ライン、データバスおよびアドレスバスによって前
記外部メモリに結合されるように配列され、前記マイク
ロプロセッサは前記出力を前記制御ライン、前記データ
バスおよび前記アドレスバス上に与えるための複数個の
出力ポートを含み、かつ前記出力ポートは前記第１の制
御信号によって可能化され、前記メモリクロックパルス
と同期して前記外部メモリへ前記出力を与えるように配
列された出力バッファを含む、請求項９に記載のマイク
ロプロセッサ。
【請求項１１】　　前記出力バッファは前記第１の制御
信号に応答して前記出力を初めに与えるための激しい駆
動手段と前記第１の制御信号の終結の後前記出力を維持
するための弱い駆動手段とを含む、請求項１０に記載の
マイクロプロセッサ。
【請求項１２】　　前記出力バッファは前記外部メモリ
に与えられるべき前記出力をレベルを受信するための入
力を含み、前記マイクロプロセッサは前記第１の制御信
号の前に前記出力バッファ入力に前記出力レベルを与え
るように配列され、かつ前記出力バッファは前記レベル
を前記入力に一時的に保持するための前記入力に結合さ
れたラッチを含む、請求項１１に記載のマイクロプロセ
ッサ。
【請求項１３】　　前記バッファは前記第１の制御信号
に応答して前記ラッチから前記入力を分離するための分
離手段を含み、前記入力でのレベルが以前のレベルが前
記外部メモリに与えられるときに更新されることを許容
する、請求項１２に記載のマイクロプロセッサ。
【請求項１４】　　前記出力バッファは前記更新された
出力レベルを保持する前記入力ラッチの前に前記第１の
制御信号の終結に応答して前記激しい駆動手段から前記
弱い駆動手段へ前記前のレベルを転送するように配列さ
れる、請求項１３に記載のマイクロプロセッサ。
【請求項１５】　　前記出力バッファは前記転送された
出力レベルを保持するための第２のラッチと、前記第１
の制御信号の終結に応答して前記更新されたレベルから
前記第２のラッチを分離するための第２の分離手段とを
含む、請求項１４に記載のマイクロプロセッサ。
【請求項１６】　　前記マイクロプロセッサは前記外部
メモリから外部アクセス制御信号を受信するための少な
くとも１つの入力を含み、前記入力は前記第２の制御信
号、前記メモリクロックパルスの前記第２の位相部分お
よび前記第２のプロセッサクロックパルスの前記第１の
位相部分に応答して、前記外部メモリから前記外部アク
セス制御信号を受信するための論理手段を含む、請求項
８に記載のマイクロプロセッサ。
【請求項１７】　　前記外部メモリからの前記外部アク
セス制御信号は外部アクセスの成功した完成を示す動作
可能信号であり、前記論理手段は前記動作可能信号に応
答して内部動作可能信号を与えるように配列され、かつ
前記マイクロプロセッサは前記内部動作可能信号に応答
して前記完成された外部アクセスを終結させる、請求項
１６に記載のマイクロプロセッサ。
【請求項１８】　　前記メモリアクセス制御手段は少な
くとも第１および第２の状態を有する状態マシーンを含
み、前記第２の状態は外部アクセスを始めて完成まで継
続させるためのものでありかつ前記第１の状態は前記完
成されたアクセスを終結させるためのものである、請求
項１７に記載のマイクロプロセッサ。
【請求項１９】　　外部アクセス要求信号を与えるため
の中央処理装置をさらに含み、前記メモリアクセス制御
手段は前記外部アクセス要求信号に応答して未決定の要
求信号を発生するためのラッチ手段を含み、かつ前記状
態マシーンは前記未決定の要求信号、前記第２の制御信
号および前記第１の状態にあることに応答し、前記第２
のプロセッサクロックパルスの次の第１の位相になると
すぐ前記第２の状態に続いて前記外部アクセスを開始す
る、請求項１８に記載のマイクロプロセッサ。
【請求項２０】　　前記状態マシーンは前記外部アクセ
スを開始するとすぐ前記ラッチ手段からの前記未決定の
要求信号を取除くために配列される、請求項１９に記載
のマイクロプロセッサ。
【請求項２１】　　前記メモリアクセス制御手段は前記
論理手段に結合されてかつ前記内部動作可能信号に応答
して修飾された動作可能信号を与えるための動作可能手
段をさらに含む、請求項２０に記載のマイクロプロセッ
サ。
【請求項２２】　　前記状態マシーンは前記修飾された
読出信号、前記未決定の要求信号がないことおよび前記
第２の状態にあることに応答して前記第２のプロセッサ
クロックパルスの次の第１の位相になるとすぐ前記第１
の状態へと続いて前記完成された外部アクセスを終結さ
せる、請求項２１に記載のマイクロプロセッサ。
【請求項２３】　　前記マイクロプロセッサは外部ソー
スから前記メモリクロックパルスを受信するための入力
を含む、請求項１に記載のマイクロプロセッサ。
【請求項２４】　　前記マイクロプロセッサは前記メモ
リクロックパルスを与えるためのクロック発生器と前記
メモリクロックパルスを前記外部メモリに与えるための
出力とを含む、請求項１に記載のマイクロプロセッサ。
【請求項２５】　　外部メモリにアクセスするように配
列されたマイクロプロセッサであって、外部メモリは外
部アドレスバスによって前記マイクロプロセッサに結合
されて第１の周波数でメモリクロックパルスを前記マイ
クロプロセッサと前記外部メモリとに与えて前記バスを
介して前記メモリのアクセス速度を制御するメモリクロ
ックと同期して負荷および記憶動作を実行し、第２の周
波数でクロックパルスを発生して前記マイクロプロセッ
サの処理速度を制御する内部クロックと、前記マイクロ
プロセッサが前記外部メモリにアクセスしようとすると
きに外部メモリアドレスを与える中央処理装置と、さら
に前記外部メモリアドレスが前記バスを介して前記外部
メモリに伝えられようとするときを制御して前記外部メ
モリの前記同期アクセスを可能にし、かつ前記第１の周
波数に等しい前記第２の周波数を示す第１のレベルかま
たは予め定められた多数の前記第１の周波数である前記
第２の周波数を示す第２のレベルかを有する速度制御信
号を受信するための速度制御入力を含むバスインタフェ
ース装置とを含み、前記バスインタフェース装置は前記
速度制御信号レベル、前記メモリクロックおよび前記内
部クロックに応答して、前記メモリクロックと前記内部
クロックとがお互いに第１の予め定められた位相関係に
あって前記マイクロプロセッサによる前記外部メモリの
前記同期アクセスを得る場合に、前記外部メモリアドレ
スが前記バス上に置かれることを引起こすための制御手
段を含む、マイクロプロセッサ。
【請求項２６】　　前記バスインタフェース装置は複数
個の制御ラインによって前記外部メモリに結合されるよ
うに配列され、かつ前記制御手段は前記メモリクロック
と前記内部クロックとがお互いに前記第１の予め定めら
れた位相関係にある場合に、前記バスインタフェース装
置が制御ラインの選択されたラインを介して前記外部メ
モリに第１のアクセス制御信号を与えることを引起こす
ように配列される、請求項２５に記載のマイクロプロセ
ッサ。
【請求項２７】　　前記バスインタフェース装置は前記
制御ラインの選択されたラインを介して前記外部メモリ
から第２のアクセス制御信号を受信するように配列され
、かつ前記制御手段は前記メモリクロックと前記内部ク
ロックとがお互いに対して第２の予め定められた位相関
係にある場合に、前記バスインタフェース装置が前記メ
モリから前記第２の制御信号を受信することを可能にす
るように配列される、請求項２６に記載のマイクロプロ
セッサ。
【請求項２８】　　前記予め定められた多数は２に等し
い、請求項２７に記載のマイクロプロセッサ。
【請求項２９】　　前記メモリクロックパルスは第１の
位相部分と第２の位相部分とを含み、前記外部メモリは
前記第１の位相部分の間前記マイクロプロセッサから前
記メモリアドレスと前記第１のアクセス制御信号とを受
信し、かつ前記第２の位相部分の間前記マイクロプロセ
ッサへ前記第２のアクセス制御信号を与えるように配列
され、かつ前記制御手段は前記第１の位相部分の間前記
マイクロプロセッサが前記アドレスと前記制御信号とを
前記外部メモリに与えることを可能にし、かつ前記第２
の位相部分の間前記マイクロプロセッサが前記外部メモ
リから前記第２の制御信号を受信することを可能にする
ための可能化手段を含む、請求項２８に記載のマイクロ
プロセッサ。
【請求項３０】　　前記内部クロックは第１および第２
のプロセッサクロックパルスを発生するように配列され
、前記第１および第２のプロセッサクロックパルスは前
記第２の周波数であり、第１および第２のクロックパル
ス位相を有し、かつ反対の位相関係にあり、前記可能化
手段は前記速度制御信号第１のレベルに応答して各前記
第１のクロックパルス第１の位相と前記メモリクロック
パルス第１の位相部分との一致があるとすぐ前記マイク
ロプロセッサが前記アドレスおよび第１の制御信号を前
記外部メモリに与えることを可能にし、かつ各前記第２
のクロックパルス第１の位相と前記メモリクロックパル
ス第２の位相部分との一致があるとすぐ前記マイクロプ
ロセッサが前記外部メモリから前記第２の制御信号を受
信することを可能にする、請求項２９に記載のマイクロ
プロセッサ。
【請求項３１】　　前記可能化手段は前記速度制御信号
第２のレベルにさらに応答して１つおきの前記第１のク
ロックパルス第１の位相と前記メモリクロックパルス第
１の位相部分との一致があるとすぐ前記マイクロプロセ
ッサが前記アドレスと第１の制御信号とを前記外部メモ
リに与えることを可能にし、かつ１つおきの前記第２の
クロックパルス第１の位相と前記メモリクロックパルス
第２の位相部分との一致があるとすぐ前記マイクロプロ
セッサが前記第２の制御信号を前記外部メモリから受信
することを可能にする、請求項３０に記載のマイクロプ
ロセッサ。
【請求項３２】　　前記可能化手段は駆動出力制御信号
を発生して前記マイクロプロセッサが前記アドレスと第
１の制御信号とを前記外部メモリに与えることを可能に
し、かつ可能化入力制御信号を発生して前記マイクロプ
ロセッサが前記第２の制御信号を前記外部メモリから受
信することを可能にするための手段を含む、請求項３１
に記載のマイクロプロセッサ。
【請求項３３】　　前記可能化手段は前記メモリクロッ
クパルス、前記速度制御信号ならびに前記第１および第
２のプロセッサクロックパルスに応答して前記駆動出力
および可能化入力制御信号を発生する、請求項３２に記
載のマイクロプロセッサ。
【請求項３４】　　前記マイクロプロセッサは双方向デ
ータバスによって前記外部メモリに結合されるように配
列され、前記マイクロプロセッサは負荷アクセスの間前
記可能化入力制御信号に応答して前記外部メモリからデ
ータを受信し、かつ記憶アクセスの間前記駆動出力制御
信号に応答して前記外部メモリへデータを与えるように
配列される、請求項３３に記載のマイクロプロセッサ。
【請求項３５】　　前記中央処理装置に結合されて前記
外部メモリアドレスを受信し、かつ前記バスインタフェ
ース装置に結合されて前記駆動出力制御信号を受信し前
記駆動出力制御信号に応答して前記アドレスバス上に前
記外部メモリアドレスを置くアドレスバスインタフェー
スをさらに含む、請求項３４に記載のマイクロプロセッ
サ。
【請求項３６】　　前記中央処理装置に結合されて前記
中央処理装置から前記外部メモリに与えられるべきデー
タを受信し、かつ前記外部メモリから受信されたデータ
を前記中央処理装置へ与えるためのデータバスインタフ
ェースをさらに含み、前記データバスインタフェースは
また前記バスインタフェース装置に結合されて前記駆動
出力制御信号に応答して前記中央処理装置からのデータ
を前記データバス上に置き、かつ前記可能化入力制御信
号に応答して前記外部メモリからのデータを受信する、
請求項３５に記載のマイクロプロセッサ。
【請求項３７】　　前記バスインタフェース装置、前記
アドレスバスインタフェースおよび前記データバスイン
タフェースは前記駆動出力制御信号によって可能化され
て前記メモリクロックパルスと同期に前記第１の制御信
号、前記アドレスおよび前記データを前記外部メモリに
与えるように配列されたバッファを出力する、請求項３
６に記載のマイクロプロセッサ。
【請求項３８】　　前記出力バッファは前記駆動出力制
御信号に応答して前記第１の制御信号、アドレスおよび
データを最初に駆動するための激しい駆動手段と前記駆
動出力制御信号の終結後前記第１の制御信号、アドレス
およびデータを維持するための弱い駆動手段とを含む、
請求項３７に記載のマイクロプロセッサ。
【請求項３９】　　前記出力バッファは前記外部メモリ
に与えられるべき前記第１の制御信号、前記アドレスお
よび前記データの入力レベルを受信するための入力を含
み、前記マイクロプロセッサは前記駆動出力制御信号の
前に前記入力レベルを前記出力バッファ入力に与えるよ
うに配列され、かつ前記出力バッファは前記入力に結合
されて前記入力レベルを一時的に保持するためのラッチ
を含む、請求項３８に記載のマイクロプロセッサ。
【請求項４０】　　前記バッファは前記駆動出力制御信
号に応答して前記ラッチから前記入力を分離して前の入
力レベルが前記外部メモリに与えられるときに前記入力
での入力レベルが更新されることを許容するための分離
手段を含む、請求項３９に記載のマイクロプロセッサ。
【請求項４１】　　前記出力バッファは前記更新された
入力レベルを保持する前記入力ラッチに先立って前記駆
動出力制御信号の終結に応答して前記前の入力レベルを
前記激しい駆動手段から前記弱い駆動手段へ転送するよ
うに配列される、請求項４０に記載のマイクロプロセッ
サ。
【請求項４２】　　前記出力バッファは前記転送された
入力レベルを保持するための第２のラッチと前記駆動制
御信号の終結に応答して前記更新された入力レベルから
前記第２のラッチを分離するための第２の分離手段とを
含む、請求項４１に記載のマイクロプロセッサ。
【請求項４３】　　前記バスインタフェース装置は前記
外部メモリから前記第２のアクセス制御信号の１つを受
信するための少なくとも１つの入力を含み、前記入力は
前記可能化入力制御信号、前記メモリクロックパルスの
前記第２の位相部分および前記第２のプロセッサクロッ
クパルスの前記第１の位相部分とに応答して前記外部メ
モリから前記第２のアクセス制御信号を受信するための
論理手段を含む、請求項３３に記載のマイクロプロセッ
サ。
【請求項４４】　　前記外部メモリからの前記第２のア
クセス制御信号は外部アクセスの成功した完成を示す動
作可能信号であり、前記論理手段は前記動作可能信号に
応答して内部動作可能信号を与えるように配列され、か
つ前記マイクロプロセッサは前記内部動作可能信号に応
答して前記完成された外部アクセスを終結させる、請求
項４３に記載のマイクロプロセッサ。
【請求項４５】　　前記バスインタフェース装置は制御
装置を含み、前記制御装置は少なくとも第１および第２
の状態を有する状態マシーンを含み、前記第２の状態は
外部アクセスを始めてかつ外部アクセスを完成まで継続
させるためのものでありかつ前記第１の状態は前記完成
されたアクセスを終結させるためのものである、請求項
４４に記載のマイクロプロセッサ。
【請求項４６】　　前記中央処理装置は外部アクセス要
求信号を与えるように配列され、前記制御装置は前記外
部アクセス要求信号に応答して未決定の要求信号を発生
するためのラッチ手段を含み、かつ前記状態マシーンは
前記未決定の要求信号、前記可能化入力制御信号および
前記第１の状態にあることに応答して前記第２のプロセ
ッサクロックパルスの次の第１の位相になるとすぐ前記
第２の状態に続いて前記外部アクセスを開始する、請求
項４４に記載のマイクロプロセッサ。
【請求項４７】　　前記状態マシーンは前記外部アクセ
スを開始するとすぐ前記ラッチ手段から前記未決定の要
求信号を取除くように配列される、請求項４６に記載の
マイクロプロセッサ。
【請求項４８】　　前記制御装置はさらに前記論理手段
に結合されて前記内部動作可能信号に応答して修飾され
た動作可能信号を与えるための動作可能手段を含む、請
求項４７に記載のマイクロプロセッサ。
【請求項４９】　　前記状態マシーンは前記修飾された
読出信号、前記未決定の要求信号がないことおよび前記
第２の状態であることに応答して前記第２のプロセッサ
クロックパルスの次の第１の位相になるとすぐ前記第１
の状態に続いて前記完成された外部アクセスを終結させ
る、請求項４８に記載のマイクロプロセッサ。
【請求項５０】　　前記マイクロプロセッサは外部ソー
スから前記メモリクロックパルスを受信するための入力
を含む、請求項２５に記載のマイクロプロセッサ。
【請求項５１】　　前記マイクロプロセッサは前記メモ
リクロックパルスを与えるためのクロック発生器と前記
メモリクロックパルスを前記外部メモリに与えるための
出力とを含む、請求項２５に記載のマイクロプロセッサ
。
【請求項５２】　　外部バスを介して外部メモリに出力
を駆動するためにマイクロプロセッサで使用するための
出力バッファであって、入力信号レベルを受信するため
の入力と、前記入力信号の前記レベルで前記外部バスを
駆動するための出力と、制御信号を受信するための制御
入力とを含み、前記制御入力は前記出力に結合されて前
記制御信号に応答して前記入力信号の前記レベルで前記
出力が前記外部バスを駆動することを引起こし、さらに
前記入力と前記出力との間に結合されてかつ前記制御入
力に結合されて前記制御信号に応答して前記出力から前
記入力を分離して前記外部バスが前記入力信号レベルで
駆動されている間に前記入力が新しい入力信号レベルで
更新されることを可能にするための分離手段を含む、出
力バッファ。
【請求項５３】　　前記出力は前記制御信号に応答して
前記入力信号の前記レベルで前記バスを最初に駆動する
ための激しい駆動手段と、前記制御信号の終結後前記入
力信号の前記レベルで前記バスを駆動するための弱い駆
動手段とを含む、請求項５２に記載の出力バッファ。
【請求項５４】　　前記出力バッファはさらに前記分離
手段と前記出力との間に結合されて前記入力レベルを一
時的に保持するための第１のラッチを含む、請求項５３
に記載の出力バッファ。
【請求項５５】　　前記出力バッファは前記制御信号の
終結に応答して前記入力信号レベルを前記激しい駆動手
段から前記弱い駆動手段へと転送するように配列される
、請求項５４に記載の出力バッファ。
【請求項５６】　　前記出力バッファは前記転送された
入力レベルを保持するための第２のラッチと、前記制御
信号の終結に応答して前記更新された入力レベルから前
記第２のラッチを分離するための第２の分離手段とを含
む、請求項５５に記載の出力バッファ。