JP3643425B2 - データ処理方法、データ処理装置及びインターフェイスコントローラ - Google Patents
データ処理方法、データ処理装置及びインターフェイスコントローラ Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、データ処理方法、データ処理装置及びインターフェイスコントローラに関するものである。
【０００２】
近年、マルチメディア化に伴って、パソコンと外部記憶装置間におけるデータ転送量の増大化及び転送速度の高速化が要求されている。そのため、パソコンと周辺装置を結ぶシステムインタフェースの一つであるＳＣＳＩにおいてもその転送速度の高速化に対応させる必要がある。
【０００３】
【従来の技術】
従来のパソコンとパソコン周辺装置を結ぶシステムインタフェースの一つにＳＣＳＩ（Small Computer System Interface ）がある。このＳＣＳＩにおけるデータ転送方式として同期転送と非同期転送の２種類が規定されている。そして、転送速度の高速化を図る上では同期転送のほうが非同期転送より優れ、新たなＳＣＳＩ−３の次世代の規格においては同期転送が注目されている。
【０００４】
パソコンと周辺装置とを結ぶためのコントローラ、いわゆる、ＳＣＳＩ用プロトコルコントローラは、１チップの半導体集積回路装置（ＬＳＩ）にて形成されている。コントローラは、内部記憶装置（ＦＩＦＯ等からなるデータレジスタ）を１段備えている。図８は、同期転送におけるＲＥＱ信号又はＡＣＫ信号に対するデータレジスタの書き込みタイミングを示すタイミングチャートである。
【０００５】
ＡＣＫ信号（ＲＥＱ信号）は、データ転送のための制御信号であって、図８においてはＡＣＫ信号がＬレベルに立ち下がり、そしてＨレベルに立ち上がって再びＬレベルに立ち下がる前までの間に１つの８ビットのパラレルデータが転送される。例えば、ＳＣＳＩバスからＳＣＳＩプロトコルコントローラに対してセットアップ期間にデータを保持した後、ＬレベルのＡＣＫ信号が供給されると、ＳＣＳＩプロトコルコントローラ内にて生成された内部クロック信号CLK の立ち上がり信号に応答して同期ライト信号SNWRを生成する。この同期ライト信号SNWRは次のクロック信号CLK の立ち上がりに応答して消失する。
【０００６】
同期ライト信号SNWRが生成されると、プロトコルコントローラは、同コントローラに内蔵されたアドレスカウンタのその時の内容（アドレス）に基づいて内部記憶装置（データレジスタ）にデータを書き込む。アドレスカウンタは、同期ライト信号SNWRが消失した後に、最初に出力される内部クロック信号CLK の立ち上がりに応答してその内容（アドレス）が数値”１”が加算される。つまり、次のデータの書き込み先のアドレスが指定される。
【０００７】
続いて、データが入力され、ＡＣＫ信号がＬレベルに立ち下がると、プロトコルコントローラは、内部クロック信号CLK の立ち上がり信号に応答して同期ライト信号SNWRを生成する。そして、プロトコルコントローラは、この同期ライト信号SNERに応答してアドレスカウンタのその時の内容（アドレス）に基づいて内部記憶装置に新たな８ビットのパラレルデータを書き込む。
【０００８】
このように、データの転送速度は、同期転送の場合にはＡＣＫ信号（ＲＥＱ信号）の周波数によって決まる。従って、データの転送速度は、ＡＣＫ信号（ＲＥＱ信号）の周波数が高いほど高速化につながる。
【０００９】
【発明が解決しようとする課題】
ところで、プロトコルコントローラの内部記憶装置にデータを書き込む際、前記したようにセットアップ時間及びホールド時間を考慮してライト信号並びにアドレスカウンタのアドレスチェンジのタイミングが決められている。
【００１０】
このタイミングは、内部クロック信号CLK を基準に決められる。そして、内部クロックは、１周期のＡＣＫ信号（ＲＥＱ信号）に対して数クロック発生させる。因みに、図８においては、１周期のＡＣＫ信号（ＲＥＱ信号）に対して４クロックの内部クロック信号CLK を発生させている。つまり、プロトコルコントローラは、ＡＣＫ信号（ＲＥＱ信号）の周波数に対して４倍高い周波数の内部クロックCLK を生成し発生させている。
【００１１】
従って、データ転送の高速化を図るためにＡＣＫ信号（ＲＥＱ信号）の周波数を上げると、内部クロック信号CLK の周波数も上げる必要があった。しかしながら、この内部クロック信号CLK の周波数を上げることは、各回路素子の動作回数の増大を意味する。この回路素子の動作回数の増大は、消費電力の増大につながるといった問題が生じる。
【００１２】
又、転送速度の速い次世代のＳＣＳＩ−３（ＦＡＳＴ２０）規格に対応する１チップのＳＣＳＩプロトコルコントローラを設計する場合、高速化に対応した回路設計をしなければならず。その回路設計には労力と時間を必要とする。
【００１３】
本発明は、内部クロック信号の周波数を上げることなく、同期転送における転送速度の高速化に対応することのでき、しかも、設計が容易で開発期間の短縮が図れ製品コストの削減に寄与することができるデータ処理方法、データ処理装置及びインターフェイスコントローラを提供することにある。
【００１４】
【課題を解決するための手段】
請求項１の発明は、ライト信号及びリード信号を分周し、前記分周されたライト信号に基づいて、内部クロック信号に同期させた同期ライト信号を生成し、前記分周されたリード信号に基づいて、内部クロック信号に同期させた同期リード信号を生成し、前記同期ライト信号に基づいて複数メモリに対してデータの書き込みを行うとともに、前記同期リード信号に基づいて複数メモリに対してデータの読み出しを行うようにした。
請求項２の発明は、ライト信号及びリード信号の周波数を低減し、前記低減されたライト信号に基づいて、内部クロック信号に同期させた同期ライト信号を生成し、前記低減されたリード信号に基づいて、内部クロック信号に同期させた同期リード信号を生成し、前記同期ライト信号に基づいて複数メモリに対してデータの書き込みを行うとともに、前記同期リード信号に基づいて複数メモリに対してデータの読み出しを行うようにした。
【００１５】
請求項３の発明は、ライト信号及びリード信号の周波数を低減し、前記低減されたライト信号に基づいて、内部クロック信号に同期させた同期ライト信号を生成し、前記低減されたリード信号に基づいて、内部クロック信号に同期させた同期リード信号を生成し、前記同期ライト信号又は同期リード信号を複数のアドレス制御回路に供給し、前記各アドレス制御回路に対応して設けられたメモリに対してデータの書き込み又はデータの読み出しを行うようにした。
【００１６】
請求項４の発明は、ライト信号及びリード信号を分周する分周回路と、前記分周されたライト信号に基づいて複数のメモリに供給する、内部クロック信号に同期させた同期ライト信号を生成するとともに、前記分周されたリード信号に基づいて複数のメモリに供給する、内部クロック信号に同期させた同期リード信号を生成する同期信号生成回路とを備えた。
請求項５の発明は、複数のメモリと、ライト信号及びリード信号を分周する分周回路と、前記分周されたライト信号に基づいて、内部クロック信号に同期させた同期ライト信号を生成するとともに、前記分周されたリード信号に基づいて内部クロック信号に同期させた同期リード信号を生成する同期信号生成回路と、前記同期ライト信号に基づいて、前記複数のメモリのデータ書き込みを制御するとともに、前記同期リード信号に基づいて、前記複数のメモリからのデータ読み出しを制御する複数のアドレス制御部とを備えた。
【００１７】
請求項６の発明は、複数のメモリと、前記複数のメモリに対応して設けられ、該メモリを制御する複数のアドレス制御部と、ライト信号及びリード信号の周波数を低減する回路と、前記低減されたライト信号に基づいて、内部クロック信号に同期させた同期ライト信号を生成するとともに、前記低減されたリード信号に基づいて、内部クロック信号に同期させた同期リード信号を生成し、前記複数のアドレス制御回路に供給する同期信号生成回路とを備えた。
【００１８】
（作用）
請求項１の発明は、ライト信号及びリード信号が分周され、該分周されたライト信号に基づいて内部クロック信号に同期させた同期ライト信号が生成されるとともに、前記分周されたリード信号に基づいて内部クロック信号に同期させた同期リード信号が生成される。そして、前記同期ライト信号に基づいて、複数メモリに対してデータの書き込みが行われるとともに、前記同期リード信号に基づいて、複数メモリに対してデータの読み出しが行われる。
請求項２の発明は、ライト信号及びリード信号の周波数が低減され、該低減されたライト信号に基づいて、内部クロック信号に同期させた同期ライト信号が生成されるとともいに、前記低減されたリード信号に基づいて、内部クロック信号に同期させた同期リード信号が生成される。そして、前記同期ライト信号に基づいて、複数メモリに対してデータの書き込みが行われるとともに、前記同期リード信号に基づいて、複数メモリに対してデータの読み出しが行われる。
【００１９】
請求項３の発明は、ライト信号及びリード信号の周波数が低減され、該低減されたライト信号に基づいて、内部クロック信号に同期させた同期ライト信号が生成されるとともに、前記低減されたリード信号に基づいて、内部クロック信号に同期させた同期リード信号が生成される。そして、前記同期ライト信号又は同期リード信号が複数のアドレス制御回路に供給される。そして、前記各アドレス制御回路に対応して設けられたメモリに対してデータの書き込み又はデータの読み出しが行われる。
【００２０】
請求項４の発明は、分周回路と同期信号生成回路とを備える。分周回路はライト信号及びリード信号を分周し、同期信号生成回路により前記分周されたライト信号に基づいて、複数のメモリに供給する、内部クロック信号に同期させた同期ライト信号が生成されるとともに、同期信号生成回路により前記分周されたリード信号に基づいて、複数のメモリに供給する、内部クロック信号に同期させた同期リード信号が生成される
請求項５の発明は、複数のメモリと、分周回路と、同期信号生成回路と、複数のアドレス制御部を備える。分周回路は、ライト信号及びリード信号を分周する。同期信号生成回路により、前記分周されたライト信号に基づいて、内部クロック信号に同期させた同期ライト信号が生成されるとともに、前記分周されたリード信号に基づいて、内部クロック信号に同期させた同期リード信号が生成される、複数のアドレス制御部は、前記同期ライト信号又は同期リード信号に基づいて、前記複数のメモリのデータ書き込み又はデータ読み出しを制御する。
【００２１】
請求項６の発明は、複数のメモリと、複数のアドレス制御部と、周波数を低減する回路と、同期信号生成回路とを備える。複数のアドレス制御部は前記複数のメモリに対応して設けられ、該メモリを制御する。周波数を低減する回路は、ライト信号及びリード信号の周波数を低減する。同期信号生成回路は、前記低減されたライト信号に基づいて、クロックに同期させた同期ライト信号を生成するとともに前記低減されたリード信号に基づいて内部クロック信号に同期させた同期リード信号を生成し、前記複数のアドレス制御回路に供給する。
【００２２】
【発明の実施の形態】
図１は、ＳＣＳＩ−３（Ｆａｓｔ−２０）規格に基づくＳＣＳＩシステム構成を示す。図１において、ＳＣＳＩバス１には、ホストコンピュータ２と、ターゲットとしてのハードディスク装置３，４、プリンタ５等の複数の周辺装置が接続されている。ホストコンピュータ２、ハードディスク装置３，４、及び、プリンタ５には、互いにデータ転送を可能にするためのＳＣＳＩプロトコルコントローラがそれぞれ備えられている。
【００２３】
図２はホストコンピュータ２に設けたＳＣＳＩシステムの構成を説明するためのブロック回路を示す。ホストコンピュータ２は、ＳＣＳＩプロトコルコントローラ（以下、単にＳＰＣという）１１、マイクロプロセッサユニット（以下、ＭＰＵという）１２、及び、ＤＭＡ（Direct Memory Access）コントローラ１３を備えている。ＳＰＣ１１、ＭＰＵ１２、及び、ＤＭＡコントローラ（以下、ＤＭＡＣという）１３は、それぞれ１チップの半導体集積回路装置（ＬＳＩ）にて形成されている。ＳＰＣ１１は、ＭＰＵ１２、及び、ＤＭＡＣ１３との間でデータ転送のための制御信号及びデータの授受を行うようになっている。又、ＳＰＣ１１は、ＳＣＳＩバス１を介して前記ハードディスク装置３，４、及び、プリンタ５に備えられたＳＰＣにそれぞれ結ばれている。
【００２４】
図３は、ＳＰＣ１１の回路構成を説明するためのブロック回路を示す。ＳＰＣ１１は、内部回路部１４、ＳＣＳＩインタフェース１５、ＭＰＵインタフェース１６、及び、ＤＭＡインタフェース１７を備えている。
【００２５】
ＳＣＳＩインタフェース１５はＳＣＳＩバス１と接続され、内部回路１４とＳＣＳＩバス１との間でのＡＣＫ信号、ＲＥＱ信号等の制御信号、８ビットのパラレルデータ、及び、外部クロック信号CLK1のやり取りを行う。ＭＰＵインタフェース１６は前記ＭＰＵ１２と接続され、該ＭＰＵ１２と内部回路１４との間での制御信号、アドレス信号、８ビットのパラレルデータ、リード信号及び、ライト信号のやり取りが行われる。ＤＭＡインタフェース１７は前記ＤＭＡＣ１３と接続され、該ＤＭＡＣ１３と内部回路１４との間でのＡＣＫ信号、ＲＥＱ信号、リード信号、ライト信号等の制御信号、８ビットのパラレルデータのやり取りが行われる。
【００２６】
内部回路１４は、内部プロセッサ２１、時間管理規定回路２２、フェーズ制御回路２３、トランスファー制御回路２４、内部レジスタ２５、受信用バッファ２６、送信用バッファ２７、ユーザプログラムメモリ２８、データレジスタ２９、及び、第１及び第２制御回路３０、３１を備えている。
【００２７】
内部プロセッサ２１は、各バス間及びフェーズ間のシーケンス制御を行う。時間管理規定回路２２は、タイマを含み、ＳＣＳＩの時間規定を管理するとともにセレクション／リセレクションのリトライを行う時間、セレクション／リセレクションのタイムアウト時間、転送動作中のＲＥＱ信号／ＡＣＫ信号のタイムアウト時間等を各種時間管理を行う。フェーズ制御回路２３は、ＳＣＳＩにて実行されるアービトレーション、セレクション／リセレクション、データ・イン／アウト、コマンド、ステータス、メッセージ・イン／アウトの各フェーズを制御する。
【００２８】
トランスファー制御回路２４は、ＳＣＳＩにて実行されるデータ、コマンド、ステータス、メッセージの転送フェーズを制御する。内部レジスタ２５は、複数のレジスタから構成され、その時々の各種の状態を示す。主なレジスタとして内部レジスタ２５は、コマンドレジスタ、ネクサスステータスレジスタ、ＳＣＳＩ制御信号ステータスレジスタ、割り込みステータスレジスタ、コマンドステップレジスタ、及び、グループ６／７コマンド長設定レジスタ等を備えている。
【００２９】
因みに、コマンドレジスタは、各種のコマンドを保持するレジスタである。ネクサスステータスレジスタは、チップの状態、ネクサスした相手の装置番号（ＩＤ）、データレジスタ２９の状態を示すレジスタである。ＳＣＳＩ制御信号ステータスレジスタは、ＳＣＳＩの制御信号の状態を示すレジスタである。割り込みステータスレジスタは、割り込み状態を示すレジスタである。コマンドステップレジスタは、コマンドの実行状態を示すレジスタである。グループ６／７コマンド長設定レジスタは、ＳＣＳＩ規格で未定義のグループ６／７のコマンド長を設定するレジスタである。
【００３０】
受信用バッファ２６は受領専用のバッファであって、ＳＣＳＩで受領するメッセージ、コマンド、ステータスを保持する。送信用バッファ２７は発行専用のバッファであって、ＳＣＳＩで発行するメッセージ、コマンド、ステータスを保持する。ユーザプログラムメモリ２８は、プログラム可能なコマンドを設定するためのメモリであって、適宜ユーザにてコマンドが設定される。
【００３１】
データレジスタ２９はデータを保持するためのデータバッファであって、ＳＣＳＩで実行されるデータ・フェーズのデータを保持する。第１制御回路３０は、ＳＣＳＩで実行されるデータ・フェーズにおいて、周辺装置（ハードディスク装置３，４、プリンタ５）とデータレジスタ２９の間で行われるデータの書き込み及び読み出しを制御する回路である。第２制御回路３１は、ＳＣＳＩで実行されるデータ・フェーズにおいて、ＤＭＡＣ１３とデータレジスタ２９の間で行われるデータの書き込み及び読み出しを制御する回路である。
【００３２】
図４は、データレジスタ２９と第１制御回路３０の回路構成を示す。データレジスタ２９は、４個のメモリ２９Ａ〜２９Ｄを有している。各メモリ２９Ａ〜２９Ｄは、読み出し及び書き替え可能なメモリであって、本実施の形態では５１２バイトの記憶容量をそれぞれ有している。各メモリ２９Ａ〜２９Ｄは、ＳＣＳＩインタフェース１５及びＤＭＡインタフェース１７からライト・モード又はリード・モードを示すモード切換信号WRM1，WRM2を入力する。そして、ライトモードのモード切換信号WRM1，WRM2の場合には、書き込みのための動作を行い、リード・モードのモード切換信号WRM1，WRM2の場合には、読み出しのための動作を行う。第１〜第４メモリ２９Ａ〜２９Ｄは、ライトモードの時には、８ビットのパラレルデータが第１メモリ２９Ａから順番に書き込まれる。つまり、第１メモリ２９Ａに最初の８ビットのパラレルデータが記憶されると、次に供給される８ビットのパラレルデータは第２メモリ２９Ｂに供給される。続いて、次の８ビットのパラレルデータは、第３メモリ２９Ｃに、更に次の８ビットのパラレルデータは第４メモリ２９Ｄに記憶される。そして、第４メモリ２９Ｄまで８ビットのパラレルデータが記憶されると、次のパラレルデータは、再び第１メモリ２９Ａから順に順番に各メモリ２９Ａ〜２９Ｄに書き込まれる。
【００３３】
又、第１〜第４メモリ２９Ａ〜２９Ｄは、リードモードの時には、８ビットのパラレルデータが第１メモリ２９Ａから順番に読み出される。つまり、第１メモリ２９Ａに最初の８ビットのパラレルデータが読み出されると、次に読み出される８ビットのパラレルデータは第２メモリ２９Ｂから読み出される。続いて、次の８ビットのパラレルデータは、第３メモリ２９Ｃから、更に次の８ビットのパラレルデータは第４メモリ２９Ｄから読み出される。そして、第４メモリ２９Ｄまで８ビットのパラレルデータが読み出されると、次のパラレルデータは、再び第１メモリ２９Ａから順に各メモリ２９Ａ〜２９Ｄのデータが読み出される。
【００３４】
第１制御回路３０は、第１〜第４アドレス制御回路部３０Ａ〜３０Ｄ、分周回路３０Ｅ、及び、内部クロック生成回路３０Ｆを備えている。
分配回路としての分周回路３０Ｅは、ＳＣＳＩインタフェース１５に接続され、ライトモード時にはライト信号WR1 を、リードモード時にはリード信号RE1 を入力する。このＳＣＳＩインタフェース１５から分周回路３０Ｅに供給されるライト信号WR1 又はリード信号RE1 は、ＳＣＳＩインタフェース１５に供給される周辺装置からのＡＣＫ信号及びＲＥＱ信号に基づいて同インタフェース１５にて生成される。このライト信号WR1 及びリード信号RE1 の周期は、同じ周期である。従って、本実施の形態では、ＡＣＫ信号及びＲＥＱ信号は、ＳＣＳＩ−３（Ｆａｓｔ−２０）規格のＳＣＳＩシステムであるので、該ＡＣＫ信号及びＲＥＱ信号は、図８に示す従来のＳＣＳＩシステムのときのより短い周期であり、ライト信号WR1 及リード信号RE1 も同様に従来より短い周期となる。
【００３５】
分周回路３０Ｅは、ライトモード時にはライト信号WR1 に基づいて、リードモード時にはリード信号RE1 に基づいて第１〜第４プリセット信号PRS1〜PRS4を生成する。分周回路３０Ｅは、第１プリセット信号PRS1から第２プリセット信号PRS2、第３プリセット信号PRS3、第４プリセット信号PRS4と順番に出力し、第４プリセット信号PRS4が出力されると、再び第１プリセット信号PRS1から順に出力する。つまり、分周回路３０Ｅは、最初のライト信号WR1 （リードモード時には、リード信号RE1 ）の立ち下がりから立ち上がりの間でＬレベルの第１プリセット信号PRS1を出力し、次のライト信号WR1 の立ち下がりから立ち上がりの間でＬレベルの第２プリセット信号PRS2を出力する。さらに、３番目のライト信号WR1 の立ち下がりから立ち上がりの間で第３プリセット信号PRS3を出力し、次の４番目のライト信号WR1 の立ち下がりから立ち上がりの間で第４プリセット信号PRS4を出力する。以後、分周回路３０Ｅは、同様な動作を繰り返して第１〜第４プリセット信号PRS1〜PRS4を順番に生成し出力する。
【００３６】
分周回路３０Ｅは、４個の出力端子を備え、それぞれ第１〜第４アドレス制御回路部３０Ａ〜３０Ｄに接続されている。そして、分周回路３０Ｅは、第１アドレス制御回路部３０Ａに対して第１プリセット信号PRS1を、第２アドレス制御回路部３０Ｂに対して第２プリセット信号PRS2を出力する。又、分周回路３０Ｅは、第２アドレス制御回路部３０Ｃに対して第３プリセット信号PRS3を、第４アドレス制御回路部３０Ｄに対して第４プリセット信号PRS4を出力する。
【００３７】
つまり、分配回路としての分周回路３０Ｅは、ライト信号WR1 又はリード信号を第１〜第４プリセット信号PRS1〜PRS4として対応する各第１〜第４アドレス制御回路部３０Ａ〜３０Ｄに供給する。
【００３８】
第１アドレス制御回路部３０Ａは、２個のＤ型フリップフロップ（以下、ＤＦＦという）４１，４２、アドレス制御部４３、及び、アンド回路４４とを有している。第１のＤＦＦ４１は、第１プリセット信号PRS1を入力するプリセット入力端子PRを備え、内部クロック生成回路３０Ｆからの内部クロック信号CLK を入力するクロック入力端子CKを備えている。又、第１のＤＦＦ４１は、第２のＤＦＦ４２のリセット側出力端子XQからの出力を入力するデータ入力端子D を備えているとともに、第２のＤＦＦ４２のデータ入力端子D 及びアンド回路４４の入力端子に出力信号を供給するセット側出力端子Q を備えている。
【００３９】
一方、第２のＤＦＦ４２は、前記内部クロック生成回路３０Ｆからの内部クロック信号CLK を入力するクロック入力端子CKを備えるとともに、出力信号をアンド回路４４の入力端子に供給するセット側入力端子Q を備えている。つまり、本実施の形態では、ＡＣＫ信号、ＲＥＱ信号を図８に示す従来のＡＣＫ信号、ＲＥＱ信号よりその周期を４倍も短くしたが、内部クロック信号CLK については図８に示す従来の内部クロック信号と同じにしている。内部クロック信号CLK は、内部クロック生成回路３０Ｆにて生成される。内部クロック生成回路３０Ｆは、前記ＳＣＳＩインタフェース１５を介して入力される外部クロック信号CLK1に基づいて内部クロック信号CLK を生成する。
【００４０】
従って、第１のＤＦＦ４１は、Ｌレベルの第１プリセット信号PRS1が入力されると、プリセットされＨレベルの出力信号を第２のＤＦＦ４２及びアンド回路４４に供給する。そして、Ｌレベルの第１プリセット信号PRS1を入力した後、最初のクロック信号CLK の立ち上がりに応答して第２のＤＦＦ４２は、Ｈレベルの出力信号をアンド回路４４に出力する。アンド回路４４は、Ｈレベルに立ち上がりこのＨレベルの信号を第１同期ライト信号SNW1（リードモード時には第１同期リード信号）としてアドレス制御部４３に出力する。そして、次の内部クロック信号CLK がＨレベルに立ち上がると、第１のＤＦＦ４１のセット側出力端子Q から出力される出力信号がＬレベルとなる。その結果、アンド回路４４の出力信号はＬレベルとなり、第１同期ライト信号SNW1は、消失する。
【００４１】
つまり、第１プリセット信号PRS1が入力されるたび毎に、その第１プリセット信号PRS1が入力された後の最初の内部クロック信号CLK の立ち上がりから次の内部クロック信号CLK の立ち上がりまでの間、Ｈレベルの第１同期ライト信号SNW1（リードモード時には第１同期リード信号）を生成し、次段のアドレス制御回路部４３に供給する。そして、本実施の形態では、第１、第２ＤＦＦ４１，４２とアンド回路４４とで第１メモリ２９Ａのための同期信号生成回路を構成している。
【００４２】
アドレス制御部４３は、アドレスカウンタ及びメモリ駆動回路を含む。アドレス制御部４３は、前記Ｈレベルの第１同期ライト信号SNW1（リードモード時には第１同期リード信号）を入力するとともに、前記内部クロック生成回路３０Ｆからの内部クロック信号CLK を入力する。アドレス制御部４３は、第１同期ライト信号SNW1に応答して第１メモリ２９Ａのその時のアドレスカウンタの内容（アドレス）が示すアドレスに前記ＳＣＳＩインタフェース１５からデータバス３０Ｇを介して供給される８ビットのパラレルデータを書き込むようになっている。
【００４３】
又、アドレス制御部４３は、第１同期ライト信号SNW1の消失後最初の内部クロック信号CLK の立ち上がりに応答してアドレスカウンタの内容に数値「１」を加算する。つまり、アドレス制御部４３は、次の第１同期ライト信号SNW1に応答して書き込まれる新たな８ビットのパラレルデータの書き込みアドレスを設定して待機する。
【００４４】
尚、アドレス制御部４３は、リードモード時には第１同期リード信号と内部クロック信号CLK に基づいて第１メモリ２９Ａに書き込まれた８ビットのパラレルデータのアドレスが設定され該アドレスからデータが読み出されデータバス３０Ｇを介してＳＣＳＩインタフェース１５に供給するようになっている。
【００４５】
第２アドレス制御回路部３０Ｂは、第１アドレス制御回路部３０Ａとその回路構成は同じであって、第２プリセット信号PRS2を入力する点と、第２メモリ２９Ｂに対して８ビットのパラレルデータを書き込み及び読み出しを行う点が相違するだけである。そのため、第２アドレス制御回路部３０Ｂの回路構成について、第１アドレス制御回路部３０Ａを構成する２個のＤＦＦ４１，４２、アドレス制御部４３、及び、アンド回路４４と同じものについてはその符号に「Ｂ」を付加してその詳細は省略する。
【００４６】
従って、第２アドレス制御回路部３０Ｂは、ＤＦＦ４１Ｂ，４２Ｂ、及び、アンド回路４４Ｂが第２プリセット信号PRS2と内部クロック信号CLK に応答して第２同期ライト信号SNW2（リードモード時には第２同期リード信号）を生成しアドレス制御部４３Ｂに供給する。アドレス制御部４３Ｂは、この第２同期ライト信号SNW2と内部クロック信号CLK に基づいて第２メモリ２９Ｂに対してＳＣＳＩインタフェース１５からデータバス３０Ｇを介して供給される８ビットのパラレルデータの書き込みを行う。
【００４７】
詳述すると、第２アドレス制御回路部３０Ｂが生成する第２同期ライト信号SNW2は、第１アドレス制御回路部３０Ａが生成する第１同期ライト信号SNW1が立ち下がると同時に生成される。これは、第１同期ライト信号SNW1が第１プリセット信号PRS1に基づいて生成され、第２同期ライト信号PRS2が第２プリセット信号PRS2に基づいて生成されるからである。第１及び第２プリセット信号PRS1，PRS2は、ライト信号WR1 （転送速度を決めるＡＣＫ信号又はＲＥＱ信号）によって生成される。そして、第１及び第２同期ライト信号SNW1，SNW2が出力されている期間は、周期の長いクロック信号CLK によって決まる。つまり、第１同期ライト信号SNW1が生成され該同期ライト信号SNW1が消失するための次の内部クロック信号CLK の立ち上がり前に第２プリセット信号PRS2が供給されている。そのため、第２アドレス制御回路部３０Ｂは、次の内部クロック信号CLK 、即ち第１同期ライト信号SNW1を消失する内部クロック信号CLK に応答して第２同期ライト信号SNW2を生成するからである。
【００４８】
従って、最初のＡＣＫ信号に基づく最初の８ビットのパラレルデータは、第１メモリ２９Ａに書き込まれ、次のＡＣＫ信号に基づく２番目の８ビットのパラレルデータは、第２メモリ２９Ｂに書き込まれることになる。
【００４９】
第３アドレス制御回路部３０Ｃは、第１アドレス制御回路部３０Ａとその回路構成は同じであって、第３プリセット信号PRS3を入力する点と、第３メモリ２９Ｃに対して８ビットのパラレルデータを書き込み及び読み出しを行う点が相違するだけである。そのため、第３アドレス制御回路部３０Ｃの回路構成について、第１アドレス制御回路部３０Ａを構成する２個のＤＦＦ４１，４２、アドレス制御部４３、及び、アンド回路４４と同じものについてはその符号に「Ｃ」を付加してその詳細は省略する。
【００５０】
従って、第３アドレス制御回路部３０Ｃは、ＤＦＦ４１Ｃ，４２Ｃ、及び、アンド回路４４Ｃが第３プリセット信号PRS3と内部クロック信号CLK に応答して第３同期ライト信号SNW3（リードモード時には第３同期リード信号）を生成しアドレス制御部４３Ｃに供給する。アドレス制御部４３Ｃは、この第３同期ライト信号SNW3と内部クロック信号CLK に基づいて第３メモリ２９Ｃに対してＳＣＳＩインタフェース１５から供給される８ビットのパラレルデータの書き込みを行うことになる。
【００５１】
詳述すると、第３アドレス制御回路部３０Ｃが生成する第３同期ライト信号SNW3は、第２アドレス制御回路部３０Ｂが生成する第２同期ライト信号SNW2が立ち下がると同時に生成される。これは、前記と同様の理由で、第２同期ライト信号SNW2が生成され該同期ライト信号SNW2が消失するための次の内部クロック信号CLK の立ち上がり前に第３プリセット信号PRS3が供給されているからである。そのため、第３アドレス制御回路部３０Ｃは、次の内部クロック信号CLK 、即ち第２同期ライト信号SNW2を消失する内部クロック信号CLK に応答して第３同期ライト信号SNW3を生成するからである。従って、前記した２番目のＡＣＫ信号に基づく２番目の８ビットのパラレルデータは、第２メモリ２９Ｂに書き込まれ、次の３番目のＡＣＫ信号に基づく３番目の８ビットのパラレルデータは、第３メモリ２９Ｃに書き込まれることになる。
【００５２】
第４アドレス制御回路部３０Ｄは、第１アドレス制御回路部３０Ａとその回路構成は同じであって、第４プリセット信号PRS4を入力する点と、第４メモリ２９Ｄに対して８ビットのパラレルデータを書き込み及び読み出しを行う点が相違するだけである。そのため、第４アドレス制御回路部３０Ｄの回路構成について、第１アドレス制御回路部３０Ａを構成する２個のＤＦＦ４１，４２、アドレス制御部４３、及び、アンド回路４４と同じものについてはその符号に「Ｄ」を付加してその詳細は省略する。
【００５３】
従って、第４アドレス制御回路部３０Ｄは、ＤＦＦ４１Ｄ，４２Ｄ、及び、アンド回路４４Ｄが第３プリセット信号PRS4と内部クロック信号CLK に応答して第４同期ライト信号SNW4（リードモード時には第４同期リード信号）を生成しアドレス制御部４３Ｄに供給する。アドレス制御部４３Ｄは、この第４同期ライト信号SNW4とクロック信号CLK に基づいて第４メモリ２９Ｄに対してＳＣＳＩインタフェース１５から供給される８ビットのパラレルデータの書き込みを行う。
【００５４】
詳述すると、第４アドレス制御回路部３０Ｄが生成する第４同期ライト信号SNW4は、第３アドレス制御回路部３０Ｃが生成する第３同期ライト信号SNW3が立ち下がると同時に生成される。これは、前記と同様の理由で、第３同期ライト信号SNW3が生成され該同期ライト信号SNW3が消失するための次の内部クロック信号CLK の立ち上がり前に第４プリセット信号PRS4が供給されているからである。そのため、第４アドレス制御回路部３０Ｄは、次の内部クロック信号CLK 、即ち第３同期ライト信号SNW3を消失する内部クロック信号CLK に応答して第４同期ライト信号SNW4を生成するからである。従って、前記した３番目のＡＣＫ信号に基づく３番目の８ビットのパラレルデータは、第３メモリ２９Ｃに書き込まれ、次の４番目のＡＣＫ信号に基づく４番目の８ビットのパラレルデータは、第４メモリ２９Ｄに書き込まれることになる。
【００５５】
そして、４番目の８ビットのパラレルデータが、第４メモリ２９Ｄに書き込まれると、第１同期ライト信号SNW1が生成され、再び第１メモリ２９Ａから順に８ビットのパラレルデータの書き込みが前記したように繰り返されることなる。
【００５６】
図５は、前記第１〜第４メモリ２９Ａ〜２９Ｄを備えたデータレジスタ２９に対する第２制御回路３１の構成を示す。第２制御回路３１は、第１制御回路３０と同様に、第１〜第４アドレス制御回路部３１Ａ〜３１Ｄ、分周回路３１Ｅ、及び、内部クロック生成回路３１Ｆを備えている。
【００５７】
分配回路としての分周回路３１Ｅは、ＤＭＡインタフェース１７に接続され、ライトモード時にはライト信号WR2 を、リードモード時にはリード信号RE2 を入力する。このＤＭＡインタフェース１７から分周回路３１Ｅに供給されるライト信号WR2 又はリード信号RE2 は、ＤＭＡインタフェース１７に供給されるＤＭＡＡＣＫ信号及びＤＭＡＲＥＱ信号に基づいて同インタフェース１７にて生成される。このライト信号WR2 及びリード信号RE2 の周期は、前記ＡＣＫ信号及びＲＥＱ信号と同じ周期である。従って、本実施の形態では、ＤＭＡＡＣＫ信号及びＤＭＡＲＥＱ信号は、ＳＣＳＩ−３（Ｆａｓｔ−２０）規格のＳＣＳＩシステムであるので、前記ＡＣＫ信号及びＲＥＱ信号と同じ短い周期である。
【００５８】
分周回路３１Ｅは、ライトモード時にはライト信号WR2 に基づいて、リードモード時にはリード信号RE2 に基づいて第１〜第４プリセット信号PRSa〜PRSdを生成する。分周回路３１Ｅは、前記第１制御回路３０の分周回路３０Ｅと同様に、最初のライト信号WR2 の立ち下がから立ち上がりでの間Ｌレベルの第１プリセット信号PRSaを出力し、次のライト信号WR2 の立ち下がりから立ち上がりの間でＬレベルの第２プリセット信号PRSbを出力する。さらに、３番目のライト信号WR2 の立ち下がりから立ち上がりの間で第３プリセット信号PRScを出力し、次の４番目のライト信号WR2 の立ち下がりから立ち上がりの間で第４プリセット信号PRSdを出力する。以後、分周回路３１Ｅは、同様な動作を繰り返して第１〜第４プリセット信号PRSa〜PRSdを順番に生成し出力する。
【００５９】
内部クロック生成回路３１Ｆは、前記第１制御回路３０の内部クロック生成回路３０Ｆと同じ回路構成であって、前記外部クロック信号CLK1を入力し、前記内部クロック生成回路３０Ｆが生成する内部クロック信号CLK と同じ周期の内部クロック信号CLKaを生成する。
【００６０】
第１〜第４アドレス制御回路部３１Ａ〜３１Ｄは、前記第１制御回路３０の第１〜第４アドレス制御回路部３０Ａ〜３０Ｄと同じ回路で構成され、前記した第１〜第４プリセット信号PRSa〜PRSdと内部クロック信号CLKaで動作する点が第１〜第４アドレス制御回路部３０Ａ〜３０Ｄと相違するだけで作用は同じである。従って、１〜第４アドレス制御回路部３０Ａ〜３０Ｄを構成する回路は、対応する第１〜第４アドレス制御回路部３０Ａ〜３０Ｄを構成する回路と同じ符号を付してその詳細な説明を省略する。
【００６１】
そして、第１〜第４アドレス制御回路部３１Ａ〜３１Ｄは、ライトモード時には前記第１〜第４アドレス制御回路部３０Ａ〜３０Ｄと同様な動作にて、データレジスタ２９の第１〜第４メモリ２９Ａ〜２９Ｄに対して、ライト信号WR2 に同期して順次ＤＭＡインタフェース１７からデータバス３１Ｇを介して供給される８ビットのパラレルデータを順番に所定のアドレスに書き込む。又、第１〜第４アドレス制御回路部３１Ａ〜３１Ｄは、リードモード時には第１〜第４アドレス制御回路部３０Ａ〜３０Ｄと同様な動作にて、データレジスタ２９の第１〜第４メモリ２９Ａ〜２９Ｄに対してリードモード時には、リード信号RE2 に同期して８ビットのパラレルデータを順番に所定のアドレスから読み出しデータバス３１Ｇを介してＤＭＡインタフェース１７に供給する。
【００６２】
次に、上記のように構成したＳＰＣ１１の第１及び第２制御回路３０，３１の作用について説明する。尚、第２制御回路３１は、前記第１制御回路３０が第１〜第４プリセット信号PRS1〜PRS4と内部クロック信号CLK で動作するのに対して第１〜第４プリセット信号PRSa〜PRSdと内部クロック信号CLKaで動作する点と、第１制御回路３０がデータレジスタ２９とＳＣＳＩインタフェース１６との間でデータ転送を行うのに対して、データレジスタ２９とＤＭＡＣ１３との間でのデータ転送である点が相違するだけで、ここではその作用は第１制御回路３０と同様な作用を行う。従って、第１制御回路３０について説明すれば、第２制御回路３１の作用は容易に理解されるため、第１制御回路３０の作用についてだけ説明する。
【００６３】
今、ＳＰＣ１１がデータ・フェーズにあり、例えばハードディスク装置３からの転送されるデータがデータレジスタ２９に書き込まれる場合について説明する。ハードディスク装置３からＳＣＳＩインタフェース１５にＡＣＫ信号が供給される。ＳＣＳＩインタフェース１５は、図６に示すように、このＡＣＫ信号に応答してライト信号WR1 を第１制御回路３０に出力する。このライト信号WR1 は、ＡＣＫ信号と同一の波形である。又、このＡＣＫ信号とともにハードディスク装置３からＳＣＳＩインタフェース１５に、ハードディスク装置３からＳＣＳＩインタフェース１５に８ビットのパラレルデータが転送される。つまり、ＡＣＫ信号（ライト信号WR1 ）がＬレベルに立ち下がりそして立ち上がった後、再び立ち下がるまでの間、１つの８ビットのパラレルデータが転送される。いいかえると、ＡＣＫ信号（ライト信号WR1 ）がＬレベルに立ち下がる毎に新たな８ビットのパラレルデータがハードディスク装置３からＳＣＳＩインタフェース１５に供給される。
【００６４】
ＳＣＳＩインタフェース１５から連続して出力されるライト信号WR1 は分周回路３０Ｅに供給される。分周回路３０Ｅは、ライト信号WR1 に応答して第１〜第４プリセット信号PRS1〜PRS4を対応する第１〜第４アドレス制御回路部３０Ａ〜３０Ｅに順番に供給する。
【００６５】
今、最初のライト信号WR1 の立ち下がりに応答して第１プリセット信号PRS1が第１アドレス制御回路部３０Ａに供給されると、第１プリセット信号PRS1を入力した後に最初に内部クロック生成回路３０Ｆからの内部クロック信号CLK の立ち上がりに応答してＨレベルの第１同期ライト信号SNW1をアドレス制御部４３に出力する。アドレス制御部４３は、この第１同期ライト信号SNW1に応答して同制御部４３に設けたアドレスカウンタの内容と一致する第１メモリ２９Ａのアドレスに対して最初のＡＣＫ信号（最初のライト信号WR1 ）に同期して転送される８ビットのパラレルデータを書き込む制御を行う。
【００６６】
一方、この第１メモリ２９Ａへの書き込み動作中に、次のライト信号WR1 が立ち下がり、次の第２プリセット信号PRS2が第２アドレス制御回路部３０Ｂの第１ＤＦＦ４１Ｂに供給されている。従って、第２アドレス制御回路部３０Ｂは第２同期ライト信号SNW2を生成するために、新たな（２番目の）内部クロック信号CLK の立ち上がりを待つ。
【００６７】
やがて、次の（２番目の）内部クロック信号CLK が立ち上がると、その立ち上がりに応答して第１アドレス制御回路部３０Ａの第１同期ライト信号SNW1は消失するとともに、アドレス制御部４３内のアドレスカウンタの内容が「１」加算される。一方、この２番目の内部クロック信号CLK の立ち上がりに応答して、第２アドレス制御回路部３０Ｂは、Ｈレベルの第２同期ライト信号SNW2をアドレス制御部４３Ｂに出力する。アドレス制御部４３Ｂは、この第２同期ライト信号SNW2に応答して同制御部４３Ｂに設けたアドレスカウンタの内容と一致する第２メモリ２９Ｂのアドレスに対して２番目のＡＣＫ信号（２番目のライト信号WR1 ）に同期して転送される８ビットのパラレルデータを書き込む制御を行う。
【００６８】
この第２メモリ２９Ｂへの書き込み動作中に、次の（３番目の）ライト信号WR1 が立ち下がり、次の第３プリセット信号PRS3が第３アドレス制御回路部３０Ｃの第１ＤＦＦ４１Ｃに供給されている。従って、第３アドレス制御回路部３０Ｃは第３同期ライト信号SNW3を生成するために、新たな（３番目の）内部クロック信号CLK の立ち上がりを待つ。
【００６９】
３番目の内部クロック信号CLK が立ち上がると、その立ち上がりに応答して第２アドレス制御回路部３０Ｂの第２同期ライト信号SNW2は消失するとともに、アドレス制御部４３Ｂ内のアドレスカウンタの内容が「１」加算される。一方、この３番目の内部クロック信号CLK の立ち上がりに応答して、第３アドレス制御回路部３０Ｃは、Ｈレベルの第３同期ライト信号SNW3をアドレス制御部４３Ｃに出力する。アドレス制御部４３Ｃは、この第３同期ライト信号SNW3に応答して同制御部４３Ｃに設けたアドレスカウンタの内容と一致する第３メモリ２９Ｃのアドレスに対して３番目のＡＣＫ信号（３番目のライト信号WR1 ）に同期して転送される８ビットのパラレルデータを書き込む制御を行う。
【００７０】
同様に、この第３メモリ２９Ｃへの書き込み動作中に、次の（４番目の）ライト信号WR1 が立ち下がり、次の第４プリセット信号PRS4が第４アドレス制御回路部３０Ｄの第１ＤＦＦ４１Ｄに供給されている。従って、第４アドレス制御回路部３０Ｄは第４同期ライト信号SNW4を生成するために、新たな（４番目の）内部クロック信号CLK の立ち上がりを待つ。
【００７１】
４番目の内部クロック信号CLK が立ち上がると、その立ち上がりに応答して第３アドレス制御回路部３０Ｃの第３同期ライト信号SNW3は消失するとともに、アドレス制御部４３Ｃ内のアドレスカウンタの内容が「１」加算される。一方、この４番目の内部クロック信号CLK の立ち上がりに応答して、第４アドレス制御回路部３０Ｄは、Ｈレベルの第４同期ライト信号SNW4をアドレス制御部４３Ｄに出力する。アドレス制御部４３Ｄは、この第４同期ライト信号SNW4に応答して同制御部４３Ｄに設けたアドレスカウンタの内容と一致する第４メモリ２９Ｄのアドレスに対して４番目のＡＣＫ信号（４番目のライト信号WR1 ）に同期して転送される８ビットのパラレルデータを書き込む制御を行う。
【００７２】
この第４メモリ２９Ｄへの書き込み動作中に、次の（５番目の）ライト信号WR1 が立ち下がり、次の第１プリセット信号PRS1が第１アドレス制御回路部３０Ａの第１ＤＦＦ４１に供給されている。従って、第１アドレス制御回路部３０Ａは第１同期ライト信号SNW1を生成するために、新たな（５番目の）内部クロック信号CLK の立ち上がりを待つ。
【００７３】
５番目の内部クロック信号CLK が立ち上がると、その立ち上がりに応答して第４アドレス制御回路部３０Ｄの第４同期ライト信号SNW4は消失するとともに、アドレス制御部４３Ｄ内のアドレスカウンタの内容が「１」加算される。一方、この５番目の内部クロック信号CLK の立ち上がりに応答して、第１アドレス制御回路部３０Ａは、Ｈレベルの第１同期ライト信号SNW1をアドレス制御部４３に出力する。アドレス制御部４３は、この第１同期ライト信号SNW1に応答して同制御部４３に設けたアドレスカウンタの内容と一致する第１メモリ２９Ａのアドレスに対して５番目のＡＣＫ信号（５番目のライト信号WR1 ）に同期して転送される８ビットのパラレルデータを書き込む制御を行う。
【００７４】
以後、同様の動作を繰り返し、ＡＣＫ信号に同期して出力される８ビットのパラレルデータは、第１〜第４メモリ２９Ａ〜２９Ｄに順番に振り分けられて書き込まれる。
【００７５】
尚、第１〜第４メモリ２９Ａ〜２９Ｄに振り分けられて書き込まれたデータは、ＳＣＳＩインタフェース１５からのリード信号に基づいて第１メモリ２９Ａから順番に読み出され、ＳＣＳＩインタフェース１５を介してハードディスク装置３に転送される。この読み出しは、前記した書き込みと同様に、ライト信号WR1 がリード信号に代わりそのリード信号に基づいて第１〜第４プリセット信号PRS1〜PRS4が生成される。そして、この第１〜第４プリセット信号PRS1〜PRS4と内部クロック信号CLK にて前記第１〜第４同期ライト信号SNW1〜SNW4に対応する第１〜第４同期リード信号が生成される。そして、この第１〜第４同期リード信号に基づいて各アドレス制御部４３，４３Ｂ〜４３Ｄは、同制御部４３，４３Ｂ〜４３Ｄ内のアドレスカウンタの内容から対応するメモリ２９Ａ〜２９Ｄの読み出すアドレスからデータを読み出す。従って、データの読み出しは、第１〜第４メモリ２９Ａ〜２９Ｄに順番に振り分けられて書き込まれたデータは、第１メモリ２９Ａから順番に読み出されることになる。
【００７６】
次に、上記のように構成したＳＰＣ１１の特徴を以下に述べる。
（１）本実施の形態では、データレジスタ２９を４つの第１〜第４メモリ２９Ａ〜２９Ｄで構成した、そして、ライトモード時には、その第１〜第４メモリ２９Ａ〜２９Ｄに対してＡＣＫ信号に同期して転送されるパラレルデータを順番に振り分けて書き込むようにした。又、リードモード時には、その第１〜第４メモリ２９Ａ〜２９Ｄに書き込まれたパラレルデータをリード信号に同期して順番に読み出し転送するようにした。従って、各メモリ２９Ａ〜２９Ｄに対するデータの書き込み及び読み出し速度は、データ転送速度の１／４で行える。従って、書き込みタイミング及び読み出しタイミングを決める第１〜第４同期ライト信号SNW1〜SNW4及び第１〜第４同期リード信号を生成するために使用される内部クロック信号CLK ，CLKaの周波数は、低くすることができる。因みに、従来のようにデータレジスタ２９を構成するメモリを１つとした時に必要な内部クロック信号の周波数にに対して１／４低い周波数の内部クロック信号CLK ，CLKaで実施可能となる。
【００７７】
従って、第１制御回路３０及び第２制御回路３１を構成するアドレス制御回路部３０Ａ〜３０Ｅ，３１Ａ〜３１Ｄの各動作は、この低い周波数の内部クロック信号CLK でそれぞれ動作することになる。その結果、消費電力の低減を図ることができる。
【００７８】
（２）前記したように、第１制御回路３０及び第２制御回路３１は低い周波数の内部クロック信号CLK で動作するため高周波対策ために回路構成を複雑にすることがないのでその分だけ回路設計を容易にすることができる。
【００７９】
（３）本実施の形態では、ＳＣＳＩ−３（ＦＡＳＴ２０）規格に対応した転送速度のＳＣＳＩシステムに具体化したにも拘わらず、即ち、ＳＣＳＩ−３（ＦＡＳＴ２０）規格に対応した周波数の高いＡＣＫ信号（ＲＥＱ信号）が使用されたのにも拘わらず、ＳＰＣ１１に使用される内部クロック信号CLK は１／４低い周波数である。つまり、従前のＳＣＳＩ−２規格に対応した内部クロック信号でまかなえることを意味する。従って、従前のＳＣＳＩ−２規格に対応したＳＣＳＩプロトコルコントローラ（ＳＰＣ）に対してデータレジスタを構成するメモリの数を追加するとともに第１及び第２制御回路３０，３１を構成するアドレス制御回路部の数を追加するだけで、ＳＣＳＩ−３（ＦＡＳＴ２０）規格に対応したＳＰＣ１１を実現することができる。その結果、１チップのＳＣＳＩ−３（ＦＡＳＴ２０）規格に対応したＳＰＣ１１を設計するにあたって、従前のＳＣＳＩ−２規格のＳＰＣの回路を利用できるため、即ち基本アーキテクチャを変える必要がないため、開発期間の短縮が図れるとともに製品コストの削減に寄与することができる。
【００８０】
尚、本発明は、上記実施の形態に限定されるものではなく、以下の態様で実施してもよい。
（１）前記実施の形態では、データレジスタ２９を４個からなる第１〜第４メモリ２９Ａ〜２９Ｄに区分した。これを例えば、２個、３個又は５個以上に区分して実施してもよい。
【００８１】
因みに、図７は、データレジスタ２９のメモリを２個に設けた、即ち第１メモリ２９Ａと第２メモリ２９Ｂを設けた時のタイミングチャートである。そして、第１及び第２制御回路３０，３１は、それぞれ第１及び第２アドレス制御回路部３０Ａ，３０Ｂ，３１Ａ，３１Ｂとから構成されている。従って、図７から明らかなように、この時の内部クロック信号CLK の周波数を図８に示す従前の内部クロック信号CLK の周波数を同じにしたとき、ＡＣＫ信号の周波数を２倍に上げても、データの授受は確実に行うことができる。
【００８２】
（２）図７で示したように、前記ＡＣＫ信号及びＲＥＱ信号を適宜変更して実施してもよい。
（３）内部クロック信号CLK の周波数を本発明の趣旨を逸脱しない範囲で適宜変更してもよい。つまり、データレジスタを構成するメモリが１つの場合であって、その時のＡＣＫ信号及びＲＥＱ信号に対応するための内部クロック信号の周波数よりも長い範囲で適宜変更してもよい。
【００８３】
（４）第１〜第４メモリ２９Ａ〜２９ＤをＦＩＦＯにて実施してもよい。
（５）内部クロック生成回路３０Ｆ、３１をまとめて１つの内部クロック生成回路で実施してもよい。
【００８４】
（６）内部クロック生成回路３０Ｆ、３１は、外部クロック信号CLK1に基づいて内部クロック信号CLK を生成したが、それぞれ単独で内部クロック信号CLK を生成するようにしてもよい。
【００８５】
【発明の効果】
請求項１〜３の発明によれば、設計が容易で開発期間の短縮が図れるとともに製品コストの削減が図れ、しかも、低消費電力で高速同期転送が可能なデータ処理方法を提供することができる。
【００８６】
請求項４の発明によれば、設計が容易で開発期間の短縮が図れるとともに製品コストの削減が図れ、しかも、低消費電力で高速同期転送が可能なデータ処理装置を提供することができる。
【００８７】
請求項５，６の発明によれば、設計が容易で開発期間の短縮を図ることができるとともに製品コストの削減を図ることができ、しかも、低消費電力で高速同期転送が可能なインターフェイスコントローラを提供することができる。
【図面の簡単な説明】
【図１】一実施の形態のＳＣＳＩシステムの構成を示すブロック図。
【図２】ホストコンピュータにおけるＳＣＳＩシステムを説明するためのブロック回路図。
【図３】ホストコンピュータに設けたＳＣＳＩプロトコルコントローラを説明するためのブロック回路図。
【図４】データレジスタと第１制御回路を説明するためのブロック回路図。
【図５】データレジスタと第２制御回路を説明するためのブロック回路図。
【図６】第１制御回路の動作を説明するためのタイミングチャート。
【図７】別例の動作を説明するためのタイミングチャート。
【図８】従来のデータ書込みの動作を説明するためのタイミングチャート。
【符号の説明】
１ ＳＣＳＩバス
２ ホストコンピュータ
３、４ ハードディスク装置
１１ ＳＣＳＩプロトコルコントローラ（ＳＰＣ）
１２ マイクロプロセッサユニット（ＭＰＵ）
１３ ＤＭＡコントローラ（ＤＭＡＣ）
１４ 内部回路
１５ ＳＣＳＩインタフェース
１６ ＭＰＵインタフェース
１７ ＤＭＡインタフェース
２９ データレジスタ
２９Ａ〜２９Ｄ 第１〜第４メモリ
３０ 第１制御回路
３０Ａ〜３０Ｄ 第１〜第４アドレス制御回路部
３０Ｅ 分周回路
３０Ｆ 内部クロック生成回路
３１ 第２制御回路
４１，４１Ｂ〜４１Ｄ 第１Ｄ型フリップフロップ（第１ＤＦＦ）
４２，４２Ｂ〜４２Ｄ 第２Ｄ型フリップフロップ（第１ＤＦＦ）
４３，４３Ｂ〜４３Ｄ アドレス制御部
４４、４４Ｂ〜４４Ｄ アンド回路
CLK 内部クロック信号
PRS1〜PRS4 第１〜第４プリセット信号
SNW1〜SNW4 第１〜第４同期ライト信号
WR1 ライト信号
【発明の属する技術分野】
本発明は、データ処理方法、データ処理装置及びインターフェイスコントローラに関するものである。
【０００２】
近年、マルチメディア化に伴って、パソコンと外部記憶装置間におけるデータ転送量の増大化及び転送速度の高速化が要求されている。そのため、パソコンと周辺装置を結ぶシステムインタフェースの一つであるＳＣＳＩにおいてもその転送速度の高速化に対応させる必要がある。
【０００３】
【従来の技術】
従来のパソコンとパソコン周辺装置を結ぶシステムインタフェースの一つにＳＣＳＩ（Small Computer System Interface ）がある。このＳＣＳＩにおけるデータ転送方式として同期転送と非同期転送の２種類が規定されている。そして、転送速度の高速化を図る上では同期転送のほうが非同期転送より優れ、新たなＳＣＳＩ−３の次世代の規格においては同期転送が注目されている。
【０００４】
パソコンと周辺装置とを結ぶためのコントローラ、いわゆる、ＳＣＳＩ用プロトコルコントローラは、１チップの半導体集積回路装置（ＬＳＩ）にて形成されている。コントローラは、内部記憶装置（ＦＩＦＯ等からなるデータレジスタ）を１段備えている。図８は、同期転送におけるＲＥＱ信号又はＡＣＫ信号に対するデータレジスタの書き込みタイミングを示すタイミングチャートである。
【０００５】
ＡＣＫ信号（ＲＥＱ信号）は、データ転送のための制御信号であって、図８においてはＡＣＫ信号がＬレベルに立ち下がり、そしてＨレベルに立ち上がって再びＬレベルに立ち下がる前までの間に１つの８ビットのパラレルデータが転送される。例えば、ＳＣＳＩバスからＳＣＳＩプロトコルコントローラに対してセットアップ期間にデータを保持した後、ＬレベルのＡＣＫ信号が供給されると、ＳＣＳＩプロトコルコントローラ内にて生成された内部クロック信号CLK の立ち上がり信号に応答して同期ライト信号SNWRを生成する。この同期ライト信号SNWRは次のクロック信号CLK の立ち上がりに応答して消失する。
【０００６】
同期ライト信号SNWRが生成されると、プロトコルコントローラは、同コントローラに内蔵されたアドレスカウンタのその時の内容（アドレス）に基づいて内部記憶装置（データレジスタ）にデータを書き込む。アドレスカウンタは、同期ライト信号SNWRが消失した後に、最初に出力される内部クロック信号CLK の立ち上がりに応答してその内容（アドレス）が数値”１”が加算される。つまり、次のデータの書き込み先のアドレスが指定される。
【０００７】
続いて、データが入力され、ＡＣＫ信号がＬレベルに立ち下がると、プロトコルコントローラは、内部クロック信号CLK の立ち上がり信号に応答して同期ライト信号SNWRを生成する。そして、プロトコルコントローラは、この同期ライト信号SNERに応答してアドレスカウンタのその時の内容（アドレス）に基づいて内部記憶装置に新たな８ビットのパラレルデータを書き込む。
【０００８】
このように、データの転送速度は、同期転送の場合にはＡＣＫ信号（ＲＥＱ信号）の周波数によって決まる。従って、データの転送速度は、ＡＣＫ信号（ＲＥＱ信号）の周波数が高いほど高速化につながる。
【０００９】
【発明が解決しようとする課題】
ところで、プロトコルコントローラの内部記憶装置にデータを書き込む際、前記したようにセットアップ時間及びホールド時間を考慮してライト信号並びにアドレスカウンタのアドレスチェンジのタイミングが決められている。
【００１０】
このタイミングは、内部クロック信号CLK を基準に決められる。そして、内部クロックは、１周期のＡＣＫ信号（ＲＥＱ信号）に対して数クロック発生させる。因みに、図８においては、１周期のＡＣＫ信号（ＲＥＱ信号）に対して４クロックの内部クロック信号CLK を発生させている。つまり、プロトコルコントローラは、ＡＣＫ信号（ＲＥＱ信号）の周波数に対して４倍高い周波数の内部クロックCLK を生成し発生させている。
【００１１】
従って、データ転送の高速化を図るためにＡＣＫ信号（ＲＥＱ信号）の周波数を上げると、内部クロック信号CLK の周波数も上げる必要があった。しかしながら、この内部クロック信号CLK の周波数を上げることは、各回路素子の動作回数の増大を意味する。この回路素子の動作回数の増大は、消費電力の増大につながるといった問題が生じる。
【００１２】
又、転送速度の速い次世代のＳＣＳＩ−３（ＦＡＳＴ２０）規格に対応する１チップのＳＣＳＩプロトコルコントローラを設計する場合、高速化に対応した回路設計をしなければならず。その回路設計には労力と時間を必要とする。
【００１３】
本発明は、内部クロック信号の周波数を上げることなく、同期転送における転送速度の高速化に対応することのでき、しかも、設計が容易で開発期間の短縮が図れ製品コストの削減に寄与することができるデータ処理方法、データ処理装置及びインターフェイスコントローラを提供することにある。
【００１４】
【課題を解決するための手段】
請求項１の発明は、ライト信号及びリード信号を分周し、前記分周されたライト信号に基づいて、内部クロック信号に同期させた同期ライト信号を生成し、前記分周されたリード信号に基づいて、内部クロック信号に同期させた同期リード信号を生成し、前記同期ライト信号に基づいて複数メモリに対してデータの書き込みを行うとともに、前記同期リード信号に基づいて複数メモリに対してデータの読み出しを行うようにした。
請求項２の発明は、ライト信号及びリード信号の周波数を低減し、前記低減されたライト信号に基づいて、内部クロック信号に同期させた同期ライト信号を生成し、前記低減されたリード信号に基づいて、内部クロック信号に同期させた同期リード信号を生成し、前記同期ライト信号に基づいて複数メモリに対してデータの書き込みを行うとともに、前記同期リード信号に基づいて複数メモリに対してデータの読み出しを行うようにした。
【００１５】
請求項３の発明は、ライト信号及びリード信号の周波数を低減し、前記低減されたライト信号に基づいて、内部クロック信号に同期させた同期ライト信号を生成し、前記低減されたリード信号に基づいて、内部クロック信号に同期させた同期リード信号を生成し、前記同期ライト信号又は同期リード信号を複数のアドレス制御回路に供給し、前記各アドレス制御回路に対応して設けられたメモリに対してデータの書き込み又はデータの読み出しを行うようにした。
【００１６】
請求項４の発明は、ライト信号及びリード信号を分周する分周回路と、前記分周されたライト信号に基づいて複数のメモリに供給する、内部クロック信号に同期させた同期ライト信号を生成するとともに、前記分周されたリード信号に基づいて複数のメモリに供給する、内部クロック信号に同期させた同期リード信号を生成する同期信号生成回路とを備えた。
請求項５の発明は、複数のメモリと、ライト信号及びリード信号を分周する分周回路と、前記分周されたライト信号に基づいて、内部クロック信号に同期させた同期ライト信号を生成するとともに、前記分周されたリード信号に基づいて内部クロック信号に同期させた同期リード信号を生成する同期信号生成回路と、前記同期ライト信号に基づいて、前記複数のメモリのデータ書き込みを制御するとともに、前記同期リード信号に基づいて、前記複数のメモリからのデータ読み出しを制御する複数のアドレス制御部とを備えた。
【００１７】
請求項６の発明は、複数のメモリと、前記複数のメモリに対応して設けられ、該メモリを制御する複数のアドレス制御部と、ライト信号及びリード信号の周波数を低減する回路と、前記低減されたライト信号に基づいて、内部クロック信号に同期させた同期ライト信号を生成するとともに、前記低減されたリード信号に基づいて、内部クロック信号に同期させた同期リード信号を生成し、前記複数のアドレス制御回路に供給する同期信号生成回路とを備えた。
【００１８】
（作用）
請求項１の発明は、ライト信号及びリード信号が分周され、該分周されたライト信号に基づいて内部クロック信号に同期させた同期ライト信号が生成されるとともに、前記分周されたリード信号に基づいて内部クロック信号に同期させた同期リード信号が生成される。そして、前記同期ライト信号に基づいて、複数メモリに対してデータの書き込みが行われるとともに、前記同期リード信号に基づいて、複数メモリに対してデータの読み出しが行われる。
請求項２の発明は、ライト信号及びリード信号の周波数が低減され、該低減されたライト信号に基づいて、内部クロック信号に同期させた同期ライト信号が生成されるとともいに、前記低減されたリード信号に基づいて、内部クロック信号に同期させた同期リード信号が生成される。そして、前記同期ライト信号に基づいて、複数メモリに対してデータの書き込みが行われるとともに、前記同期リード信号に基づいて、複数メモリに対してデータの読み出しが行われる。
【００１９】
請求項３の発明は、ライト信号及びリード信号の周波数が低減され、該低減されたライト信号に基づいて、内部クロック信号に同期させた同期ライト信号が生成されるとともに、前記低減されたリード信号に基づいて、内部クロック信号に同期させた同期リード信号が生成される。そして、前記同期ライト信号又は同期リード信号が複数のアドレス制御回路に供給される。そして、前記各アドレス制御回路に対応して設けられたメモリに対してデータの書き込み又はデータの読み出しが行われる。
【００２０】
請求項４の発明は、分周回路と同期信号生成回路とを備える。分周回路はライト信号及びリード信号を分周し、同期信号生成回路により前記分周されたライト信号に基づいて、複数のメモリに供給する、内部クロック信号に同期させた同期ライト信号が生成されるとともに、同期信号生成回路により前記分周されたリード信号に基づいて、複数のメモリに供給する、内部クロック信号に同期させた同期リード信号が生成される
請求項５の発明は、複数のメモリと、分周回路と、同期信号生成回路と、複数のアドレス制御部を備える。分周回路は、ライト信号及びリード信号を分周する。同期信号生成回路により、前記分周されたライト信号に基づいて、内部クロック信号に同期させた同期ライト信号が生成されるとともに、前記分周されたリード信号に基づいて、内部クロック信号に同期させた同期リード信号が生成される、複数のアドレス制御部は、前記同期ライト信号又は同期リード信号に基づいて、前記複数のメモリのデータ書き込み又はデータ読み出しを制御する。
【００２１】
請求項６の発明は、複数のメモリと、複数のアドレス制御部と、周波数を低減する回路と、同期信号生成回路とを備える。複数のアドレス制御部は前記複数のメモリに対応して設けられ、該メモリを制御する。周波数を低減する回路は、ライト信号及びリード信号の周波数を低減する。同期信号生成回路は、前記低減されたライト信号に基づいて、クロックに同期させた同期ライト信号を生成するとともに前記低減されたリード信号に基づいて内部クロック信号に同期させた同期リード信号を生成し、前記複数のアドレス制御回路に供給する。
【００２２】
【発明の実施の形態】
図１は、ＳＣＳＩ−３（Ｆａｓｔ−２０）規格に基づくＳＣＳＩシステム構成を示す。図１において、ＳＣＳＩバス１には、ホストコンピュータ２と、ターゲットとしてのハードディスク装置３，４、プリンタ５等の複数の周辺装置が接続されている。ホストコンピュータ２、ハードディスク装置３，４、及び、プリンタ５には、互いにデータ転送を可能にするためのＳＣＳＩプロトコルコントローラがそれぞれ備えられている。
【００２３】
図２はホストコンピュータ２に設けたＳＣＳＩシステムの構成を説明するためのブロック回路を示す。ホストコンピュータ２は、ＳＣＳＩプロトコルコントローラ（以下、単にＳＰＣという）１１、マイクロプロセッサユニット（以下、ＭＰＵという）１２、及び、ＤＭＡ（Direct Memory Access）コントローラ１３を備えている。ＳＰＣ１１、ＭＰＵ１２、及び、ＤＭＡコントローラ（以下、ＤＭＡＣという）１３は、それぞれ１チップの半導体集積回路装置（ＬＳＩ）にて形成されている。ＳＰＣ１１は、ＭＰＵ１２、及び、ＤＭＡＣ１３との間でデータ転送のための制御信号及びデータの授受を行うようになっている。又、ＳＰＣ１１は、ＳＣＳＩバス１を介して前記ハードディスク装置３，４、及び、プリンタ５に備えられたＳＰＣにそれぞれ結ばれている。
【００２４】
図３は、ＳＰＣ１１の回路構成を説明するためのブロック回路を示す。ＳＰＣ１１は、内部回路部１４、ＳＣＳＩインタフェース１５、ＭＰＵインタフェース１６、及び、ＤＭＡインタフェース１７を備えている。
【００２５】
ＳＣＳＩインタフェース１５はＳＣＳＩバス１と接続され、内部回路１４とＳＣＳＩバス１との間でのＡＣＫ信号、ＲＥＱ信号等の制御信号、８ビットのパラレルデータ、及び、外部クロック信号CLK1のやり取りを行う。ＭＰＵインタフェース１６は前記ＭＰＵ１２と接続され、該ＭＰＵ１２と内部回路１４との間での制御信号、アドレス信号、８ビットのパラレルデータ、リード信号及び、ライト信号のやり取りが行われる。ＤＭＡインタフェース１７は前記ＤＭＡＣ１３と接続され、該ＤＭＡＣ１３と内部回路１４との間でのＡＣＫ信号、ＲＥＱ信号、リード信号、ライト信号等の制御信号、８ビットのパラレルデータのやり取りが行われる。
【００２６】
内部回路１４は、内部プロセッサ２１、時間管理規定回路２２、フェーズ制御回路２３、トランスファー制御回路２４、内部レジスタ２５、受信用バッファ２６、送信用バッファ２７、ユーザプログラムメモリ２８、データレジスタ２９、及び、第１及び第２制御回路３０、３１を備えている。
【００２７】
内部プロセッサ２１は、各バス間及びフェーズ間のシーケンス制御を行う。時間管理規定回路２２は、タイマを含み、ＳＣＳＩの時間規定を管理するとともにセレクション／リセレクションのリトライを行う時間、セレクション／リセレクションのタイムアウト時間、転送動作中のＲＥＱ信号／ＡＣＫ信号のタイムアウト時間等を各種時間管理を行う。フェーズ制御回路２３は、ＳＣＳＩにて実行されるアービトレーション、セレクション／リセレクション、データ・イン／アウト、コマンド、ステータス、メッセージ・イン／アウトの各フェーズを制御する。
【００２８】
トランスファー制御回路２４は、ＳＣＳＩにて実行されるデータ、コマンド、ステータス、メッセージの転送フェーズを制御する。内部レジスタ２５は、複数のレジスタから構成され、その時々の各種の状態を示す。主なレジスタとして内部レジスタ２５は、コマンドレジスタ、ネクサスステータスレジスタ、ＳＣＳＩ制御信号ステータスレジスタ、割り込みステータスレジスタ、コマンドステップレジスタ、及び、グループ６／７コマンド長設定レジスタ等を備えている。
【００２９】
因みに、コマンドレジスタは、各種のコマンドを保持するレジスタである。ネクサスステータスレジスタは、チップの状態、ネクサスした相手の装置番号（ＩＤ）、データレジスタ２９の状態を示すレジスタである。ＳＣＳＩ制御信号ステータスレジスタは、ＳＣＳＩの制御信号の状態を示すレジスタである。割り込みステータスレジスタは、割り込み状態を示すレジスタである。コマンドステップレジスタは、コマンドの実行状態を示すレジスタである。グループ６／７コマンド長設定レジスタは、ＳＣＳＩ規格で未定義のグループ６／７のコマンド長を設定するレジスタである。
【００３０】
受信用バッファ２６は受領専用のバッファであって、ＳＣＳＩで受領するメッセージ、コマンド、ステータスを保持する。送信用バッファ２７は発行専用のバッファであって、ＳＣＳＩで発行するメッセージ、コマンド、ステータスを保持する。ユーザプログラムメモリ２８は、プログラム可能なコマンドを設定するためのメモリであって、適宜ユーザにてコマンドが設定される。
【００３１】
データレジスタ２９はデータを保持するためのデータバッファであって、ＳＣＳＩで実行されるデータ・フェーズのデータを保持する。第１制御回路３０は、ＳＣＳＩで実行されるデータ・フェーズにおいて、周辺装置（ハードディスク装置３，４、プリンタ５）とデータレジスタ２９の間で行われるデータの書き込み及び読み出しを制御する回路である。第２制御回路３１は、ＳＣＳＩで実行されるデータ・フェーズにおいて、ＤＭＡＣ１３とデータレジスタ２９の間で行われるデータの書き込み及び読み出しを制御する回路である。
【００３２】
図４は、データレジスタ２９と第１制御回路３０の回路構成を示す。データレジスタ２９は、４個のメモリ２９Ａ〜２９Ｄを有している。各メモリ２９Ａ〜２９Ｄは、読み出し及び書き替え可能なメモリであって、本実施の形態では５１２バイトの記憶容量をそれぞれ有している。各メモリ２９Ａ〜２９Ｄは、ＳＣＳＩインタフェース１５及びＤＭＡインタフェース１７からライト・モード又はリード・モードを示すモード切換信号WRM1，WRM2を入力する。そして、ライトモードのモード切換信号WRM1，WRM2の場合には、書き込みのための動作を行い、リード・モードのモード切換信号WRM1，WRM2の場合には、読み出しのための動作を行う。第１〜第４メモリ２９Ａ〜２９Ｄは、ライトモードの時には、８ビットのパラレルデータが第１メモリ２９Ａから順番に書き込まれる。つまり、第１メモリ２９Ａに最初の８ビットのパラレルデータが記憶されると、次に供給される８ビットのパラレルデータは第２メモリ２９Ｂに供給される。続いて、次の８ビットのパラレルデータは、第３メモリ２９Ｃに、更に次の８ビットのパラレルデータは第４メモリ２９Ｄに記憶される。そして、第４メモリ２９Ｄまで８ビットのパラレルデータが記憶されると、次のパラレルデータは、再び第１メモリ２９Ａから順に順番に各メモリ２９Ａ〜２９Ｄに書き込まれる。
【００３３】
又、第１〜第４メモリ２９Ａ〜２９Ｄは、リードモードの時には、８ビットのパラレルデータが第１メモリ２９Ａから順番に読み出される。つまり、第１メモリ２９Ａに最初の８ビットのパラレルデータが読み出されると、次に読み出される８ビットのパラレルデータは第２メモリ２９Ｂから読み出される。続いて、次の８ビットのパラレルデータは、第３メモリ２９Ｃから、更に次の８ビットのパラレルデータは第４メモリ２９Ｄから読み出される。そして、第４メモリ２９Ｄまで８ビットのパラレルデータが読み出されると、次のパラレルデータは、再び第１メモリ２９Ａから順に各メモリ２９Ａ〜２９Ｄのデータが読み出される。
【００３４】
第１制御回路３０は、第１〜第４アドレス制御回路部３０Ａ〜３０Ｄ、分周回路３０Ｅ、及び、内部クロック生成回路３０Ｆを備えている。
分配回路としての分周回路３０Ｅは、ＳＣＳＩインタフェース１５に接続され、ライトモード時にはライト信号WR1 を、リードモード時にはリード信号RE1 を入力する。このＳＣＳＩインタフェース１５から分周回路３０Ｅに供給されるライト信号WR1 又はリード信号RE1 は、ＳＣＳＩインタフェース１５に供給される周辺装置からのＡＣＫ信号及びＲＥＱ信号に基づいて同インタフェース１５にて生成される。このライト信号WR1 及びリード信号RE1 の周期は、同じ周期である。従って、本実施の形態では、ＡＣＫ信号及びＲＥＱ信号は、ＳＣＳＩ−３（Ｆａｓｔ−２０）規格のＳＣＳＩシステムであるので、該ＡＣＫ信号及びＲＥＱ信号は、図８に示す従来のＳＣＳＩシステムのときのより短い周期であり、ライト信号WR1 及リード信号RE1 も同様に従来より短い周期となる。
【００３５】
分周回路３０Ｅは、ライトモード時にはライト信号WR1 に基づいて、リードモード時にはリード信号RE1 に基づいて第１〜第４プリセット信号PRS1〜PRS4を生成する。分周回路３０Ｅは、第１プリセット信号PRS1から第２プリセット信号PRS2、第３プリセット信号PRS3、第４プリセット信号PRS4と順番に出力し、第４プリセット信号PRS4が出力されると、再び第１プリセット信号PRS1から順に出力する。つまり、分周回路３０Ｅは、最初のライト信号WR1 （リードモード時には、リード信号RE1 ）の立ち下がりから立ち上がりの間でＬレベルの第１プリセット信号PRS1を出力し、次のライト信号WR1 の立ち下がりから立ち上がりの間でＬレベルの第２プリセット信号PRS2を出力する。さらに、３番目のライト信号WR1 の立ち下がりから立ち上がりの間で第３プリセット信号PRS3を出力し、次の４番目のライト信号WR1 の立ち下がりから立ち上がりの間で第４プリセット信号PRS4を出力する。以後、分周回路３０Ｅは、同様な動作を繰り返して第１〜第４プリセット信号PRS1〜PRS4を順番に生成し出力する。
【００３６】
分周回路３０Ｅは、４個の出力端子を備え、それぞれ第１〜第４アドレス制御回路部３０Ａ〜３０Ｄに接続されている。そして、分周回路３０Ｅは、第１アドレス制御回路部３０Ａに対して第１プリセット信号PRS1を、第２アドレス制御回路部３０Ｂに対して第２プリセット信号PRS2を出力する。又、分周回路３０Ｅは、第２アドレス制御回路部３０Ｃに対して第３プリセット信号PRS3を、第４アドレス制御回路部３０Ｄに対して第４プリセット信号PRS4を出力する。
【００３７】
つまり、分配回路としての分周回路３０Ｅは、ライト信号WR1 又はリード信号を第１〜第４プリセット信号PRS1〜PRS4として対応する各第１〜第４アドレス制御回路部３０Ａ〜３０Ｄに供給する。
【００３８】
第１アドレス制御回路部３０Ａは、２個のＤ型フリップフロップ（以下、ＤＦＦという）４１，４２、アドレス制御部４３、及び、アンド回路４４とを有している。第１のＤＦＦ４１は、第１プリセット信号PRS1を入力するプリセット入力端子PRを備え、内部クロック生成回路３０Ｆからの内部クロック信号CLK を入力するクロック入力端子CKを備えている。又、第１のＤＦＦ４１は、第２のＤＦＦ４２のリセット側出力端子XQからの出力を入力するデータ入力端子D を備えているとともに、第２のＤＦＦ４２のデータ入力端子D 及びアンド回路４４の入力端子に出力信号を供給するセット側出力端子Q を備えている。
【００３９】
一方、第２のＤＦＦ４２は、前記内部クロック生成回路３０Ｆからの内部クロック信号CLK を入力するクロック入力端子CKを備えるとともに、出力信号をアンド回路４４の入力端子に供給するセット側入力端子Q を備えている。つまり、本実施の形態では、ＡＣＫ信号、ＲＥＱ信号を図８に示す従来のＡＣＫ信号、ＲＥＱ信号よりその周期を４倍も短くしたが、内部クロック信号CLK については図８に示す従来の内部クロック信号と同じにしている。内部クロック信号CLK は、内部クロック生成回路３０Ｆにて生成される。内部クロック生成回路３０Ｆは、前記ＳＣＳＩインタフェース１５を介して入力される外部クロック信号CLK1に基づいて内部クロック信号CLK を生成する。
【００４０】
従って、第１のＤＦＦ４１は、Ｌレベルの第１プリセット信号PRS1が入力されると、プリセットされＨレベルの出力信号を第２のＤＦＦ４２及びアンド回路４４に供給する。そして、Ｌレベルの第１プリセット信号PRS1を入力した後、最初のクロック信号CLK の立ち上がりに応答して第２のＤＦＦ４２は、Ｈレベルの出力信号をアンド回路４４に出力する。アンド回路４４は、Ｈレベルに立ち上がりこのＨレベルの信号を第１同期ライト信号SNW1（リードモード時には第１同期リード信号）としてアドレス制御部４３に出力する。そして、次の内部クロック信号CLK がＨレベルに立ち上がると、第１のＤＦＦ４１のセット側出力端子Q から出力される出力信号がＬレベルとなる。その結果、アンド回路４４の出力信号はＬレベルとなり、第１同期ライト信号SNW1は、消失する。
【００４１】
つまり、第１プリセット信号PRS1が入力されるたび毎に、その第１プリセット信号PRS1が入力された後の最初の内部クロック信号CLK の立ち上がりから次の内部クロック信号CLK の立ち上がりまでの間、Ｈレベルの第１同期ライト信号SNW1（リードモード時には第１同期リード信号）を生成し、次段のアドレス制御回路部４３に供給する。そして、本実施の形態では、第１、第２ＤＦＦ４１，４２とアンド回路４４とで第１メモリ２９Ａのための同期信号生成回路を構成している。
【００４２】
アドレス制御部４３は、アドレスカウンタ及びメモリ駆動回路を含む。アドレス制御部４３は、前記Ｈレベルの第１同期ライト信号SNW1（リードモード時には第１同期リード信号）を入力するとともに、前記内部クロック生成回路３０Ｆからの内部クロック信号CLK を入力する。アドレス制御部４３は、第１同期ライト信号SNW1に応答して第１メモリ２９Ａのその時のアドレスカウンタの内容（アドレス）が示すアドレスに前記ＳＣＳＩインタフェース１５からデータバス３０Ｇを介して供給される８ビットのパラレルデータを書き込むようになっている。
【００４３】
又、アドレス制御部４３は、第１同期ライト信号SNW1の消失後最初の内部クロック信号CLK の立ち上がりに応答してアドレスカウンタの内容に数値「１」を加算する。つまり、アドレス制御部４３は、次の第１同期ライト信号SNW1に応答して書き込まれる新たな８ビットのパラレルデータの書き込みアドレスを設定して待機する。
【００４４】
尚、アドレス制御部４３は、リードモード時には第１同期リード信号と内部クロック信号CLK に基づいて第１メモリ２９Ａに書き込まれた８ビットのパラレルデータのアドレスが設定され該アドレスからデータが読み出されデータバス３０Ｇを介してＳＣＳＩインタフェース１５に供給するようになっている。
【００４５】
第２アドレス制御回路部３０Ｂは、第１アドレス制御回路部３０Ａとその回路構成は同じであって、第２プリセット信号PRS2を入力する点と、第２メモリ２９Ｂに対して８ビットのパラレルデータを書き込み及び読み出しを行う点が相違するだけである。そのため、第２アドレス制御回路部３０Ｂの回路構成について、第１アドレス制御回路部３０Ａを構成する２個のＤＦＦ４１，４２、アドレス制御部４３、及び、アンド回路４４と同じものについてはその符号に「Ｂ」を付加してその詳細は省略する。
【００４６】
従って、第２アドレス制御回路部３０Ｂは、ＤＦＦ４１Ｂ，４２Ｂ、及び、アンド回路４４Ｂが第２プリセット信号PRS2と内部クロック信号CLK に応答して第２同期ライト信号SNW2（リードモード時には第２同期リード信号）を生成しアドレス制御部４３Ｂに供給する。アドレス制御部４３Ｂは、この第２同期ライト信号SNW2と内部クロック信号CLK に基づいて第２メモリ２９Ｂに対してＳＣＳＩインタフェース１５からデータバス３０Ｇを介して供給される８ビットのパラレルデータの書き込みを行う。
【００４７】
詳述すると、第２アドレス制御回路部３０Ｂが生成する第２同期ライト信号SNW2は、第１アドレス制御回路部３０Ａが生成する第１同期ライト信号SNW1が立ち下がると同時に生成される。これは、第１同期ライト信号SNW1が第１プリセット信号PRS1に基づいて生成され、第２同期ライト信号PRS2が第２プリセット信号PRS2に基づいて生成されるからである。第１及び第２プリセット信号PRS1，PRS2は、ライト信号WR1 （転送速度を決めるＡＣＫ信号又はＲＥＱ信号）によって生成される。そして、第１及び第２同期ライト信号SNW1，SNW2が出力されている期間は、周期の長いクロック信号CLK によって決まる。つまり、第１同期ライト信号SNW1が生成され該同期ライト信号SNW1が消失するための次の内部クロック信号CLK の立ち上がり前に第２プリセット信号PRS2が供給されている。そのため、第２アドレス制御回路部３０Ｂは、次の内部クロック信号CLK 、即ち第１同期ライト信号SNW1を消失する内部クロック信号CLK に応答して第２同期ライト信号SNW2を生成するからである。
【００４８】
従って、最初のＡＣＫ信号に基づく最初の８ビットのパラレルデータは、第１メモリ２９Ａに書き込まれ、次のＡＣＫ信号に基づく２番目の８ビットのパラレルデータは、第２メモリ２９Ｂに書き込まれることになる。
【００４９】
第３アドレス制御回路部３０Ｃは、第１アドレス制御回路部３０Ａとその回路構成は同じであって、第３プリセット信号PRS3を入力する点と、第３メモリ２９Ｃに対して８ビットのパラレルデータを書き込み及び読み出しを行う点が相違するだけである。そのため、第３アドレス制御回路部３０Ｃの回路構成について、第１アドレス制御回路部３０Ａを構成する２個のＤＦＦ４１，４２、アドレス制御部４３、及び、アンド回路４４と同じものについてはその符号に「Ｃ」を付加してその詳細は省略する。
【００５０】
従って、第３アドレス制御回路部３０Ｃは、ＤＦＦ４１Ｃ，４２Ｃ、及び、アンド回路４４Ｃが第３プリセット信号PRS3と内部クロック信号CLK に応答して第３同期ライト信号SNW3（リードモード時には第３同期リード信号）を生成しアドレス制御部４３Ｃに供給する。アドレス制御部４３Ｃは、この第３同期ライト信号SNW3と内部クロック信号CLK に基づいて第３メモリ２９Ｃに対してＳＣＳＩインタフェース１５から供給される８ビットのパラレルデータの書き込みを行うことになる。
【００５１】
詳述すると、第３アドレス制御回路部３０Ｃが生成する第３同期ライト信号SNW3は、第２アドレス制御回路部３０Ｂが生成する第２同期ライト信号SNW2が立ち下がると同時に生成される。これは、前記と同様の理由で、第２同期ライト信号SNW2が生成され該同期ライト信号SNW2が消失するための次の内部クロック信号CLK の立ち上がり前に第３プリセット信号PRS3が供給されているからである。そのため、第３アドレス制御回路部３０Ｃは、次の内部クロック信号CLK 、即ち第２同期ライト信号SNW2を消失する内部クロック信号CLK に応答して第３同期ライト信号SNW3を生成するからである。従って、前記した２番目のＡＣＫ信号に基づく２番目の８ビットのパラレルデータは、第２メモリ２９Ｂに書き込まれ、次の３番目のＡＣＫ信号に基づく３番目の８ビットのパラレルデータは、第３メモリ２９Ｃに書き込まれることになる。
【００５２】
第４アドレス制御回路部３０Ｄは、第１アドレス制御回路部３０Ａとその回路構成は同じであって、第４プリセット信号PRS4を入力する点と、第４メモリ２９Ｄに対して８ビットのパラレルデータを書き込み及び読み出しを行う点が相違するだけである。そのため、第４アドレス制御回路部３０Ｄの回路構成について、第１アドレス制御回路部３０Ａを構成する２個のＤＦＦ４１，４２、アドレス制御部４３、及び、アンド回路４４と同じものについてはその符号に「Ｄ」を付加してその詳細は省略する。
【００５３】
従って、第４アドレス制御回路部３０Ｄは、ＤＦＦ４１Ｄ，４２Ｄ、及び、アンド回路４４Ｄが第３プリセット信号PRS4と内部クロック信号CLK に応答して第４同期ライト信号SNW4（リードモード時には第４同期リード信号）を生成しアドレス制御部４３Ｄに供給する。アドレス制御部４３Ｄは、この第４同期ライト信号SNW4とクロック信号CLK に基づいて第４メモリ２９Ｄに対してＳＣＳＩインタフェース１５から供給される８ビットのパラレルデータの書き込みを行う。
【００５４】
詳述すると、第４アドレス制御回路部３０Ｄが生成する第４同期ライト信号SNW4は、第３アドレス制御回路部３０Ｃが生成する第３同期ライト信号SNW3が立ち下がると同時に生成される。これは、前記と同様の理由で、第３同期ライト信号SNW3が生成され該同期ライト信号SNW3が消失するための次の内部クロック信号CLK の立ち上がり前に第４プリセット信号PRS4が供給されているからである。そのため、第４アドレス制御回路部３０Ｄは、次の内部クロック信号CLK 、即ち第３同期ライト信号SNW3を消失する内部クロック信号CLK に応答して第４同期ライト信号SNW4を生成するからである。従って、前記した３番目のＡＣＫ信号に基づく３番目の８ビットのパラレルデータは、第３メモリ２９Ｃに書き込まれ、次の４番目のＡＣＫ信号に基づく４番目の８ビットのパラレルデータは、第４メモリ２９Ｄに書き込まれることになる。
【００５５】
そして、４番目の８ビットのパラレルデータが、第４メモリ２９Ｄに書き込まれると、第１同期ライト信号SNW1が生成され、再び第１メモリ２９Ａから順に８ビットのパラレルデータの書き込みが前記したように繰り返されることなる。
【００５６】
図５は、前記第１〜第４メモリ２９Ａ〜２９Ｄを備えたデータレジスタ２９に対する第２制御回路３１の構成を示す。第２制御回路３１は、第１制御回路３０と同様に、第１〜第４アドレス制御回路部３１Ａ〜３１Ｄ、分周回路３１Ｅ、及び、内部クロック生成回路３１Ｆを備えている。
【００５７】
分配回路としての分周回路３１Ｅは、ＤＭＡインタフェース１７に接続され、ライトモード時にはライト信号WR2 を、リードモード時にはリード信号RE2 を入力する。このＤＭＡインタフェース１７から分周回路３１Ｅに供給されるライト信号WR2 又はリード信号RE2 は、ＤＭＡインタフェース１７に供給されるＤＭＡＡＣＫ信号及びＤＭＡＲＥＱ信号に基づいて同インタフェース１７にて生成される。このライト信号WR2 及びリード信号RE2 の周期は、前記ＡＣＫ信号及びＲＥＱ信号と同じ周期である。従って、本実施の形態では、ＤＭＡＡＣＫ信号及びＤＭＡＲＥＱ信号は、ＳＣＳＩ−３（Ｆａｓｔ−２０）規格のＳＣＳＩシステムであるので、前記ＡＣＫ信号及びＲＥＱ信号と同じ短い周期である。
【００５８】
分周回路３１Ｅは、ライトモード時にはライト信号WR2 に基づいて、リードモード時にはリード信号RE2 に基づいて第１〜第４プリセット信号PRSa〜PRSdを生成する。分周回路３１Ｅは、前記第１制御回路３０の分周回路３０Ｅと同様に、最初のライト信号WR2 の立ち下がから立ち上がりでの間Ｌレベルの第１プリセット信号PRSaを出力し、次のライト信号WR2 の立ち下がりから立ち上がりの間でＬレベルの第２プリセット信号PRSbを出力する。さらに、３番目のライト信号WR2 の立ち下がりから立ち上がりの間で第３プリセット信号PRScを出力し、次の４番目のライト信号WR2 の立ち下がりから立ち上がりの間で第４プリセット信号PRSdを出力する。以後、分周回路３１Ｅは、同様な動作を繰り返して第１〜第４プリセット信号PRSa〜PRSdを順番に生成し出力する。
【００５９】
内部クロック生成回路３１Ｆは、前記第１制御回路３０の内部クロック生成回路３０Ｆと同じ回路構成であって、前記外部クロック信号CLK1を入力し、前記内部クロック生成回路３０Ｆが生成する内部クロック信号CLK と同じ周期の内部クロック信号CLKaを生成する。
【００６０】
第１〜第４アドレス制御回路部３１Ａ〜３１Ｄは、前記第１制御回路３０の第１〜第４アドレス制御回路部３０Ａ〜３０Ｄと同じ回路で構成され、前記した第１〜第４プリセット信号PRSa〜PRSdと内部クロック信号CLKaで動作する点が第１〜第４アドレス制御回路部３０Ａ〜３０Ｄと相違するだけで作用は同じである。従って、１〜第４アドレス制御回路部３０Ａ〜３０Ｄを構成する回路は、対応する第１〜第４アドレス制御回路部３０Ａ〜３０Ｄを構成する回路と同じ符号を付してその詳細な説明を省略する。
【００６１】
そして、第１〜第４アドレス制御回路部３１Ａ〜３１Ｄは、ライトモード時には前記第１〜第４アドレス制御回路部３０Ａ〜３０Ｄと同様な動作にて、データレジスタ２９の第１〜第４メモリ２９Ａ〜２９Ｄに対して、ライト信号WR2 に同期して順次ＤＭＡインタフェース１７からデータバス３１Ｇを介して供給される８ビットのパラレルデータを順番に所定のアドレスに書き込む。又、第１〜第４アドレス制御回路部３１Ａ〜３１Ｄは、リードモード時には第１〜第４アドレス制御回路部３０Ａ〜３０Ｄと同様な動作にて、データレジスタ２９の第１〜第４メモリ２９Ａ〜２９Ｄに対してリードモード時には、リード信号RE2 に同期して８ビットのパラレルデータを順番に所定のアドレスから読み出しデータバス３１Ｇを介してＤＭＡインタフェース１７に供給する。
【００６２】
次に、上記のように構成したＳＰＣ１１の第１及び第２制御回路３０，３１の作用について説明する。尚、第２制御回路３１は、前記第１制御回路３０が第１〜第４プリセット信号PRS1〜PRS4と内部クロック信号CLK で動作するのに対して第１〜第４プリセット信号PRSa〜PRSdと内部クロック信号CLKaで動作する点と、第１制御回路３０がデータレジスタ２９とＳＣＳＩインタフェース１６との間でデータ転送を行うのに対して、データレジスタ２９とＤＭＡＣ１３との間でのデータ転送である点が相違するだけで、ここではその作用は第１制御回路３０と同様な作用を行う。従って、第１制御回路３０について説明すれば、第２制御回路３１の作用は容易に理解されるため、第１制御回路３０の作用についてだけ説明する。
【００６３】
今、ＳＰＣ１１がデータ・フェーズにあり、例えばハードディスク装置３からの転送されるデータがデータレジスタ２９に書き込まれる場合について説明する。ハードディスク装置３からＳＣＳＩインタフェース１５にＡＣＫ信号が供給される。ＳＣＳＩインタフェース１５は、図６に示すように、このＡＣＫ信号に応答してライト信号WR1 を第１制御回路３０に出力する。このライト信号WR1 は、ＡＣＫ信号と同一の波形である。又、このＡＣＫ信号とともにハードディスク装置３からＳＣＳＩインタフェース１５に、ハードディスク装置３からＳＣＳＩインタフェース１５に８ビットのパラレルデータが転送される。つまり、ＡＣＫ信号（ライト信号WR1 ）がＬレベルに立ち下がりそして立ち上がった後、再び立ち下がるまでの間、１つの８ビットのパラレルデータが転送される。いいかえると、ＡＣＫ信号（ライト信号WR1 ）がＬレベルに立ち下がる毎に新たな８ビットのパラレルデータがハードディスク装置３からＳＣＳＩインタフェース１５に供給される。
【００６４】
ＳＣＳＩインタフェース１５から連続して出力されるライト信号WR1 は分周回路３０Ｅに供給される。分周回路３０Ｅは、ライト信号WR1 に応答して第１〜第４プリセット信号PRS1〜PRS4を対応する第１〜第４アドレス制御回路部３０Ａ〜３０Ｅに順番に供給する。
【００６５】
今、最初のライト信号WR1 の立ち下がりに応答して第１プリセット信号PRS1が第１アドレス制御回路部３０Ａに供給されると、第１プリセット信号PRS1を入力した後に最初に内部クロック生成回路３０Ｆからの内部クロック信号CLK の立ち上がりに応答してＨレベルの第１同期ライト信号SNW1をアドレス制御部４３に出力する。アドレス制御部４３は、この第１同期ライト信号SNW1に応答して同制御部４３に設けたアドレスカウンタの内容と一致する第１メモリ２９Ａのアドレスに対して最初のＡＣＫ信号（最初のライト信号WR1 ）に同期して転送される８ビットのパラレルデータを書き込む制御を行う。
【００６６】
一方、この第１メモリ２９Ａへの書き込み動作中に、次のライト信号WR1 が立ち下がり、次の第２プリセット信号PRS2が第２アドレス制御回路部３０Ｂの第１ＤＦＦ４１Ｂに供給されている。従って、第２アドレス制御回路部３０Ｂは第２同期ライト信号SNW2を生成するために、新たな（２番目の）内部クロック信号CLK の立ち上がりを待つ。
【００６７】
やがて、次の（２番目の）内部クロック信号CLK が立ち上がると、その立ち上がりに応答して第１アドレス制御回路部３０Ａの第１同期ライト信号SNW1は消失するとともに、アドレス制御部４３内のアドレスカウンタの内容が「１」加算される。一方、この２番目の内部クロック信号CLK の立ち上がりに応答して、第２アドレス制御回路部３０Ｂは、Ｈレベルの第２同期ライト信号SNW2をアドレス制御部４３Ｂに出力する。アドレス制御部４３Ｂは、この第２同期ライト信号SNW2に応答して同制御部４３Ｂに設けたアドレスカウンタの内容と一致する第２メモリ２９Ｂのアドレスに対して２番目のＡＣＫ信号（２番目のライト信号WR1 ）に同期して転送される８ビットのパラレルデータを書き込む制御を行う。
【００６８】
この第２メモリ２９Ｂへの書き込み動作中に、次の（３番目の）ライト信号WR1 が立ち下がり、次の第３プリセット信号PRS3が第３アドレス制御回路部３０Ｃの第１ＤＦＦ４１Ｃに供給されている。従って、第３アドレス制御回路部３０Ｃは第３同期ライト信号SNW3を生成するために、新たな（３番目の）内部クロック信号CLK の立ち上がりを待つ。
【００６９】
３番目の内部クロック信号CLK が立ち上がると、その立ち上がりに応答して第２アドレス制御回路部３０Ｂの第２同期ライト信号SNW2は消失するとともに、アドレス制御部４３Ｂ内のアドレスカウンタの内容が「１」加算される。一方、この３番目の内部クロック信号CLK の立ち上がりに応答して、第３アドレス制御回路部３０Ｃは、Ｈレベルの第３同期ライト信号SNW3をアドレス制御部４３Ｃに出力する。アドレス制御部４３Ｃは、この第３同期ライト信号SNW3に応答して同制御部４３Ｃに設けたアドレスカウンタの内容と一致する第３メモリ２９Ｃのアドレスに対して３番目のＡＣＫ信号（３番目のライト信号WR1 ）に同期して転送される８ビットのパラレルデータを書き込む制御を行う。
【００７０】
同様に、この第３メモリ２９Ｃへの書き込み動作中に、次の（４番目の）ライト信号WR1 が立ち下がり、次の第４プリセット信号PRS4が第４アドレス制御回路部３０Ｄの第１ＤＦＦ４１Ｄに供給されている。従って、第４アドレス制御回路部３０Ｄは第４同期ライト信号SNW4を生成するために、新たな（４番目の）内部クロック信号CLK の立ち上がりを待つ。
【００７１】
４番目の内部クロック信号CLK が立ち上がると、その立ち上がりに応答して第３アドレス制御回路部３０Ｃの第３同期ライト信号SNW3は消失するとともに、アドレス制御部４３Ｃ内のアドレスカウンタの内容が「１」加算される。一方、この４番目の内部クロック信号CLK の立ち上がりに応答して、第４アドレス制御回路部３０Ｄは、Ｈレベルの第４同期ライト信号SNW4をアドレス制御部４３Ｄに出力する。アドレス制御部４３Ｄは、この第４同期ライト信号SNW4に応答して同制御部４３Ｄに設けたアドレスカウンタの内容と一致する第４メモリ２９Ｄのアドレスに対して４番目のＡＣＫ信号（４番目のライト信号WR1 ）に同期して転送される８ビットのパラレルデータを書き込む制御を行う。
【００７２】
この第４メモリ２９Ｄへの書き込み動作中に、次の（５番目の）ライト信号WR1 が立ち下がり、次の第１プリセット信号PRS1が第１アドレス制御回路部３０Ａの第１ＤＦＦ４１に供給されている。従って、第１アドレス制御回路部３０Ａは第１同期ライト信号SNW1を生成するために、新たな（５番目の）内部クロック信号CLK の立ち上がりを待つ。
【００７３】
５番目の内部クロック信号CLK が立ち上がると、その立ち上がりに応答して第４アドレス制御回路部３０Ｄの第４同期ライト信号SNW4は消失するとともに、アドレス制御部４３Ｄ内のアドレスカウンタの内容が「１」加算される。一方、この５番目の内部クロック信号CLK の立ち上がりに応答して、第１アドレス制御回路部３０Ａは、Ｈレベルの第１同期ライト信号SNW1をアドレス制御部４３に出力する。アドレス制御部４３は、この第１同期ライト信号SNW1に応答して同制御部４３に設けたアドレスカウンタの内容と一致する第１メモリ２９Ａのアドレスに対して５番目のＡＣＫ信号（５番目のライト信号WR1 ）に同期して転送される８ビットのパラレルデータを書き込む制御を行う。
【００７４】
以後、同様の動作を繰り返し、ＡＣＫ信号に同期して出力される８ビットのパラレルデータは、第１〜第４メモリ２９Ａ〜２９Ｄに順番に振り分けられて書き込まれる。
【００７５】
尚、第１〜第４メモリ２９Ａ〜２９Ｄに振り分けられて書き込まれたデータは、ＳＣＳＩインタフェース１５からのリード信号に基づいて第１メモリ２９Ａから順番に読み出され、ＳＣＳＩインタフェース１５を介してハードディスク装置３に転送される。この読み出しは、前記した書き込みと同様に、ライト信号WR1 がリード信号に代わりそのリード信号に基づいて第１〜第４プリセット信号PRS1〜PRS4が生成される。そして、この第１〜第４プリセット信号PRS1〜PRS4と内部クロック信号CLK にて前記第１〜第４同期ライト信号SNW1〜SNW4に対応する第１〜第４同期リード信号が生成される。そして、この第１〜第４同期リード信号に基づいて各アドレス制御部４３，４３Ｂ〜４３Ｄは、同制御部４３，４３Ｂ〜４３Ｄ内のアドレスカウンタの内容から対応するメモリ２９Ａ〜２９Ｄの読み出すアドレスからデータを読み出す。従って、データの読み出しは、第１〜第４メモリ２９Ａ〜２９Ｄに順番に振り分けられて書き込まれたデータは、第１メモリ２９Ａから順番に読み出されることになる。
【００７６】
次に、上記のように構成したＳＰＣ１１の特徴を以下に述べる。
（１）本実施の形態では、データレジスタ２９を４つの第１〜第４メモリ２９Ａ〜２９Ｄで構成した、そして、ライトモード時には、その第１〜第４メモリ２９Ａ〜２９Ｄに対してＡＣＫ信号に同期して転送されるパラレルデータを順番に振り分けて書き込むようにした。又、リードモード時には、その第１〜第４メモリ２９Ａ〜２９Ｄに書き込まれたパラレルデータをリード信号に同期して順番に読み出し転送するようにした。従って、各メモリ２９Ａ〜２９Ｄに対するデータの書き込み及び読み出し速度は、データ転送速度の１／４で行える。従って、書き込みタイミング及び読み出しタイミングを決める第１〜第４同期ライト信号SNW1〜SNW4及び第１〜第４同期リード信号を生成するために使用される内部クロック信号CLK ，CLKaの周波数は、低くすることができる。因みに、従来のようにデータレジスタ２９を構成するメモリを１つとした時に必要な内部クロック信号の周波数にに対して１／４低い周波数の内部クロック信号CLK ，CLKaで実施可能となる。
【００７７】
従って、第１制御回路３０及び第２制御回路３１を構成するアドレス制御回路部３０Ａ〜３０Ｅ，３１Ａ〜３１Ｄの各動作は、この低い周波数の内部クロック信号CLK でそれぞれ動作することになる。その結果、消費電力の低減を図ることができる。
【００７８】
（２）前記したように、第１制御回路３０及び第２制御回路３１は低い周波数の内部クロック信号CLK で動作するため高周波対策ために回路構成を複雑にすることがないのでその分だけ回路設計を容易にすることができる。
【００７９】
（３）本実施の形態では、ＳＣＳＩ−３（ＦＡＳＴ２０）規格に対応した転送速度のＳＣＳＩシステムに具体化したにも拘わらず、即ち、ＳＣＳＩ−３（ＦＡＳＴ２０）規格に対応した周波数の高いＡＣＫ信号（ＲＥＱ信号）が使用されたのにも拘わらず、ＳＰＣ１１に使用される内部クロック信号CLK は１／４低い周波数である。つまり、従前のＳＣＳＩ−２規格に対応した内部クロック信号でまかなえることを意味する。従って、従前のＳＣＳＩ−２規格に対応したＳＣＳＩプロトコルコントローラ（ＳＰＣ）に対してデータレジスタを構成するメモリの数を追加するとともに第１及び第２制御回路３０，３１を構成するアドレス制御回路部の数を追加するだけで、ＳＣＳＩ−３（ＦＡＳＴ２０）規格に対応したＳＰＣ１１を実現することができる。その結果、１チップのＳＣＳＩ−３（ＦＡＳＴ２０）規格に対応したＳＰＣ１１を設計するにあたって、従前のＳＣＳＩ−２規格のＳＰＣの回路を利用できるため、即ち基本アーキテクチャを変える必要がないため、開発期間の短縮が図れるとともに製品コストの削減に寄与することができる。
【００８０】
尚、本発明は、上記実施の形態に限定されるものではなく、以下の態様で実施してもよい。
（１）前記実施の形態では、データレジスタ２９を４個からなる第１〜第４メモリ２９Ａ〜２９Ｄに区分した。これを例えば、２個、３個又は５個以上に区分して実施してもよい。
【００８１】
因みに、図７は、データレジスタ２９のメモリを２個に設けた、即ち第１メモリ２９Ａと第２メモリ２９Ｂを設けた時のタイミングチャートである。そして、第１及び第２制御回路３０，３１は、それぞれ第１及び第２アドレス制御回路部３０Ａ，３０Ｂ，３１Ａ，３１Ｂとから構成されている。従って、図７から明らかなように、この時の内部クロック信号CLK の周波数を図８に示す従前の内部クロック信号CLK の周波数を同じにしたとき、ＡＣＫ信号の周波数を２倍に上げても、データの授受は確実に行うことができる。
【００８２】
（２）図７で示したように、前記ＡＣＫ信号及びＲＥＱ信号を適宜変更して実施してもよい。
（３）内部クロック信号CLK の周波数を本発明の趣旨を逸脱しない範囲で適宜変更してもよい。つまり、データレジスタを構成するメモリが１つの場合であって、その時のＡＣＫ信号及びＲＥＱ信号に対応するための内部クロック信号の周波数よりも長い範囲で適宜変更してもよい。
【００８３】
（４）第１〜第４メモリ２９Ａ〜２９ＤをＦＩＦＯにて実施してもよい。
（５）内部クロック生成回路３０Ｆ、３１をまとめて１つの内部クロック生成回路で実施してもよい。
【００８４】
（６）内部クロック生成回路３０Ｆ、３１は、外部クロック信号CLK1に基づいて内部クロック信号CLK を生成したが、それぞれ単独で内部クロック信号CLK を生成するようにしてもよい。
【００８５】
【発明の効果】
請求項１〜３の発明によれば、設計が容易で開発期間の短縮が図れるとともに製品コストの削減が図れ、しかも、低消費電力で高速同期転送が可能なデータ処理方法を提供することができる。
【００８６】
請求項４の発明によれば、設計が容易で開発期間の短縮が図れるとともに製品コストの削減が図れ、しかも、低消費電力で高速同期転送が可能なデータ処理装置を提供することができる。
【００８７】
請求項５，６の発明によれば、設計が容易で開発期間の短縮を図ることができるとともに製品コストの削減を図ることができ、しかも、低消費電力で高速同期転送が可能なインターフェイスコントローラを提供することができる。
【図面の簡単な説明】
【図１】一実施の形態のＳＣＳＩシステムの構成を示すブロック図。
【図２】ホストコンピュータにおけるＳＣＳＩシステムを説明するためのブロック回路図。
【図３】ホストコンピュータに設けたＳＣＳＩプロトコルコントローラを説明するためのブロック回路図。
【図４】データレジスタと第１制御回路を説明するためのブロック回路図。
【図５】データレジスタと第２制御回路を説明するためのブロック回路図。
【図６】第１制御回路の動作を説明するためのタイミングチャート。
【図７】別例の動作を説明するためのタイミングチャート。
【図８】従来のデータ書込みの動作を説明するためのタイミングチャート。
【符号の説明】
１ ＳＣＳＩバス
２ ホストコンピュータ
３、４ ハードディスク装置
１１ ＳＣＳＩプロトコルコントローラ（ＳＰＣ）
１２ マイクロプロセッサユニット（ＭＰＵ）
１３ ＤＭＡコントローラ（ＤＭＡＣ）
１４ 内部回路
１５ ＳＣＳＩインタフェース
１６ ＭＰＵインタフェース
１７ ＤＭＡインタフェース
２９ データレジスタ
２９Ａ〜２９Ｄ 第１〜第４メモリ
３０ 第１制御回路
３０Ａ〜３０Ｄ 第１〜第４アドレス制御回路部
３０Ｅ 分周回路
３０Ｆ 内部クロック生成回路
３１ 第２制御回路
４１，４１Ｂ〜４１Ｄ 第１Ｄ型フリップフロップ（第１ＤＦＦ）
４２，４２Ｂ〜４２Ｄ 第２Ｄ型フリップフロップ（第１ＤＦＦ）
４３，４３Ｂ〜４３Ｄ アドレス制御部
４４、４４Ｂ〜４４Ｄ アンド回路
CLK 内部クロック信号
PRS1〜PRS4 第１〜第４プリセット信号
SNW1〜SNW4 第１〜第４同期ライト信号
WR1 ライト信号
Claims (6)
- ライト信号及びリード信号を分周し、
前記分周されたライト信号に基づいて、内部クロック信号に同期させた同期ライト信号を生成し、
前記分周されたリード信号に基づいて、内部クロック信号に同期させた同期リード信号を生成し、
前記同期ライト信号に基づいて複数メモリに対してデータの書き込みを行うとともに、前記同期リード信号に基づいて複数メモリに対してデータの読み出しを行うこと
を特徴とするデータ処理方法。 - ライト信号及びリード信号の周波数を低減し、
前記低減されたライト信号に基づいて、内部クロック信号に同期させた同期ライト信号を生成し、
前記低減されたリード信号に基づいて、内部クロック信号に同期させた同期リード信号を生成し、
前記同期ライト信号に基づいて複数メモリに対してデータの書き込みを行うとともに、前記同期リード信号に基づいて複数メモリに対してデータの読み出しを行うこと
を特徴とするデータ処理方法。 - ライト信号及びリード信号の周波数を低減し、
前記低減されたライト信号に基づいて、内部クロック信号に同期させた同期ライト信号を生成し、
前記低減されたリード信号に基づいて、内部クロック信号に同期させた同期リード信号を生成し、
前記同期ライト信号又は同期リード信号を複数のアドレス制御回路に供給し、
前記各アドレス制御回路に対応して設けられたメモリに対してデータの書き込み又はデータの読み出しを行うこと
を特徴とするデータ処理方法。 - ライト信号及びリード信号を分周する分周回路と、
前記分周されたライト信号に基づいて複数のメモリに供給する、内部クロック信号に同期させた同期ライト信号を生成するとともに、前記分周されたリード信号に基づいて複数のメモリに供給する、内部クロック信号に同期させた同期リード信号を生成する同期信号生成回路と
を備えることを特徴とするデータ処理装置。 - 複数のメモリと、
ライト信号及びリード信号を分周する分周回路と、
前記分周されたライト信号に基づいて内部クロック信号に同期させた同期ライト信号を生成するとともに、前記分周されたリード信号に基づいて内部クロック信号に同期させた同期リード信号を生成する同期信号生成回路と、
前記同期ライト信号に基づいて、前記複数のメモリのデータ書き込みを制御するとともに、前記同期リード信号に基づいて、前記複数のメモリからのデータ読み出しを制御する複数のアドレス制御部と
を備えることを特徴とするインターフェイスコントローラ。 - 複数のメモリと、
前記複数のメモリに対応して設けられ、該メモリを制御する複数のアドレス制御部と、
ライト信号及びリード信号の周波数を低減する回路と、
前記低減されたライト信号に基づいて内部クロック信号に同期させた同期ライト信号を生成するとともに、前記低減されたリード信号に基づいて内部クロック信号に同期させた同期リード信号を生成し、前記複数のアドレス制御回路に供給する同期信号生成回路と
を備えることを特徴とするインターフェイスコントローラ。
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