JP3643425B2 - データ処理方法、データ処理装置及びインターフェイスコントローラ - Google Patents

データ処理方法、データ処理装置及びインターフェイスコントローラ Download PDF

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Description

【0001】
【発明の属する技術分野】
本発明は、データ処理方法、データ処理装置及びインターフェイスコントローラに関するものである。
【0002】
近年、マルチメディア化に伴って、パソコンと外部記憶装置間におけるデータ転送量の増大化及び転送速度の高速化が要求されている。そのため、パソコンと周辺装置を結ぶシステムインタフェースの一つであるSCSIにおいてもその転送速度の高速化に対応させる必要がある。
【0003】
【従来の技術】
従来のパソコンとパソコン周辺装置を結ぶシステムインタフェースの一つにSCSI(Small Computer System Interface )がある。このSCSIにおけるデータ転送方式として同期転送と非同期転送の2種類が規定されている。そして、転送速度の高速化を図る上では同期転送のほうが非同期転送より優れ、新たなSCSI−3の次世代の規格においては同期転送が注目されている。
【0004】
パソコンと周辺装置とを結ぶためのコントローラ、いわゆる、SCSI用プロトコルコントローラは、1チップの半導体集積回路装置(LSI)にて形成されている。コントローラは、内部記憶装置(FIFO等からなるデータレジスタ)を1段備えている。図8は、同期転送におけるREQ信号又はACK信号に対するデータレジスタの書き込みタイミングを示すタイミングチャートである。
【0005】
ACK信号(REQ信号)は、データ転送のための制御信号であって、図8においてはACK信号がLレベルに立ち下がり、そしてHレベルに立ち上がって再びLレベルに立ち下がる前までの間に1つの8ビットのパラレルデータが転送される。例えば、SCSIバスからSCSIプロトコルコントローラに対してセットアップ期間にデータを保持した後、LレベルのACK信号が供給されると、SCSIプロトコルコントローラ内にて生成された内部クロック信号CLK の立ち上がり信号に応答して同期ライト信号SNWRを生成する。この同期ライト信号SNWRは次のクロック信号CLK の立ち上がりに応答して消失する。
【0006】
同期ライト信号SNWRが生成されると、プロトコルコントローラは、同コントローラに内蔵されたアドレスカウンタのその時の内容(アドレス)に基づいて内部記憶装置(データレジスタ)にデータを書き込む。アドレスカウンタは、同期ライト信号SNWRが消失した後に、最初に出力される内部クロック信号CLK の立ち上がりに応答してその内容(アドレス)が数値”1”が加算される。つまり、次のデータの書き込み先のアドレスが指定される。
【0007】
続いて、データが入力され、ACK信号がLレベルに立ち下がると、プロトコルコントローラは、内部クロック信号CLK の立ち上がり信号に応答して同期ライト信号SNWRを生成する。そして、プロトコルコントローラは、この同期ライト信号SNERに応答してアドレスカウンタのその時の内容(アドレス)に基づいて内部記憶装置に新たな8ビットのパラレルデータを書き込む。
【0008】
このように、データの転送速度は、同期転送の場合にはACK信号(REQ信号)の周波数によって決まる。従って、データの転送速度は、ACK信号(REQ信号)の周波数が高いほど高速化につながる。
【0009】
【発明が解決しようとする課題】
ところで、プロトコルコントローラの内部記憶装置にデータを書き込む際、前記したようにセットアップ時間及びホールド時間を考慮してライト信号並びにアドレスカウンタのアドレスチェンジのタイミングが決められている。
【0010】
このタイミングは、内部クロック信号CLK を基準に決められる。そして、内部クロックは、1周期のACK信号(REQ信号)に対して数クロック発生させる。因みに、図8においては、1周期のACK信号(REQ信号)に対して4クロックの内部クロック信号CLK を発生させている。つまり、プロトコルコントローラは、ACK信号(REQ信号)の周波数に対して4倍高い周波数の内部クロックCLK を生成し発生させている。
【0011】
従って、データ転送の高速化を図るためにACK信号(REQ信号)の周波数を上げると、内部クロック信号CLK の周波数も上げる必要があった。しかしながら、この内部クロック信号CLK の周波数を上げることは、各回路素子の動作回数の増大を意味する。この回路素子の動作回数の増大は、消費電力の増大につながるといった問題が生じる。
【0012】
又、転送速度の速い次世代のSCSI−3(FAST20)規格に対応する1チップのSCSIプロトコルコントローラを設計する場合、高速化に対応した回路設計をしなければならず。その回路設計には労力と時間を必要とする。
【0013】
本発明は、内部クロック信号の周波数を上げることなく、同期転送における転送速度の高速化に対応することのでき、しかも、設計が容易で開発期間の短縮が図れ製品コストの削減に寄与することができるデータ処理方法、データ処理装置及びインターフェイスコントローラを提供することにある。
【0014】
【課題を解決するための手段】
請求項1の発明は、ライト信号及びリード信号を分周し、前記分周されたライト信号に基づいて、内部クロック信号に同期させた同期ライト信号を生成し、前記分周されたリード信号に基づいて、内部クロック信号に同期させた同期リード信号を生成し、前記同期ライト信号に基づいて複数メモリに対してデータの書き込みを行うとともに、前記同期リード信号に基づいて複数メモリに対してデータの読み出しを行うようにした。
請求項2の発明は、ライト信号及びリード信号の周波数を低減し、前記低減されたライト信号に基づいて、内部クロック信号に同期させた同期ライト信号を生成し、前記低減されたリード信号に基づいて、内部クロック信号に同期させた同期リード信号を生成し、前記同期ライト信号に基づいて複数メモリに対してデータの書き込みを行うとともに、前記同期リード信号に基づいて複数メモリに対してデータの読み出しを行うようにした。
【0015】
請求項3の発明は、ライト信号及びリード信号の周波数を低減し、前記低減されたライト信号に基づいて、内部クロック信号に同期させた同期ライト信号を生成し、前記低減されたリード信号に基づいて、内部クロック信号に同期させた同期リード信号を生成し、前記同期ライト信号又は同期リード信号を複数のアドレス制御回路に供給し、前記各アドレス制御回路に対応して設けられたメモリに対してデータの書き込み又はデータの読み出しを行うようにした。
【0016】
請求項の発明は、ライト信号及びリード信号を分周する分周回路と、前記分周されたライト信号に基づいて複数のメモリに供給する、内部クロック信号に同期させた同期ライト信号を生成するとともに、前記分周されたリード信号に基づいて複数のメモリに供給する、内部クロック信号に同期させた同期リード信号を生成する同期信号生成回路とを備えた。
請求項の発明は、複数のメモリと、ライト信号及びリード信号を分周する分周回路と、前記分周されたライト信号に基づいて、内部クロック信号に同期させた同期ライト信号を生成するとともに、前記分周されたリード信号に基づいて内部クロック信号に同期させた同期リード信号を生成する同期信号生成回路と、前記同期ライト信号に基づいて、前記複数のメモリのデータ書き込みを制御するとともに、前記同期リード信号に基づいて、前記複数のメモリからのデータ読み出しを制御する複数のアドレス制御部を備えた。
【0017】
請求項の発明は、複数のメモリと、前記複数のメモリに対応して設けられ、該メモリを制御する複数のアドレス制御部と、ライト信号及びリード信号の周波数を低減する回路と、前記低減されたライト信号に基づいて、内部クロック信号に同期させた同期ライト信号を生成するとともに、前記低減されたリード信号に基づいて、内部クロック信号に同期させた同期リード信号を生成し、前記複数のアドレス制御回路に供給する同期信号生成回路を備えた
【0018】
(作用)
請求項1の発明は、ライト信号及びリード信号が分周され、該分周されたライト信号に基づいて内部クロック信号に同期させた同期ライト信号が生成されるとともに、前記分周されたリード信号に基づいて内部クロック信号に同期させた同期リード信号が生成される。そして、前記同期ライト信号に基づいて、複数メモリに対してデータの書き込みが行われるとともに、前記同期リード信号に基づいて、複数メモリに対してデータの読み出しが行われる。
請求項2の発明は、ライト信号及びリード信号の周波数が低減され、該低減されたライト信号に基づいて、内部クロック信号に同期させた同期ライト信号が生成されるとともいに、前記低減されたリード信号に基づいて、内部クロック信号に同期させた同期リード信号が生成される。そして、前記同期ライト信号に基づいて、複数メモリに対してデータの書き込みが行われるとともに、前記同期リード信号に基づいて、複数メモリに対してデータの読み出しが行われる。
【0019】
請求項3の発明は、ライト信号及びリード信号の周波数が低減され、該低減されたライト信号に基づいて、内部クロック信号に同期させた同期ライト信号が生成されるとともに、前記低減されたリード信号に基づいて、内部クロック信号に同期させた同期リード信号が生成される。そして、前記同期ライト信号又は同期リード信号が複数のアドレス制御回路に供給される。そして、前記各アドレス制御回路に対応して設けられたメモリに対してデータの書き込み又はデータの読み出しが行われる
【0020】
請求項の発明は、分周回路と同期信号生成回路とを備える。分周回路はライト信号及びリード信号を分周し、同期信号生成回路により前記分周されたライト信号に基づいて、複数のメモリに供給する、内部クロック信号に同期させた同期ライト信号が生成されるとともに、同期信号生成回路により前記分周されたリード信号に基づいて、複数のメモリに供給する、内部クロック信号に同期させた同期リード信号が生成される
請求項の発明は、複数のメモリと、分周回路と、同期信号生成回路と、複数のアドレス制御部を備える。分周回路は、ライト信号及びリード信号を分周する。同期信号生成回路により、前記分周されたライト信号に基づいて、内部クロック信号に同期させた同期ライト信号生成されるとともに、前記分周されたリード信号に基づいて、内部クロック信号に同期させた同期リード信号が生成される、複数のアドレス制御部は、前記同期ライト信号又は同期リード信号に基づいて、前記複数のメモリのデータ書き込み又はデータ読み出しを制御する。
【0021】
請求項の発明は、複数のメモリと、複数のアドレス制御部と、周波数を低減する回路と、同期信号生成回路とを備える。複数のアドレス制御部は前記複数のメモリに対応して設けられ、該メモリを制御する。周波数を低減する回路は、ライト信号及びリード信号の周波数を低減する。同期信号生成回路は、前記低減されたライト信号に基づいて、クロックに同期させた同期ライト信号を生成するとともに前記低減されたリード信号に基づいて内部クロック信号に同期させた同期リード信号を生成し、前記複数のアドレス制御回路に供給する
【0022】
【発明の実施の形態】
図1は、SCSI−3(Fast−20)規格に基づくSCSIシステム構成を示す。図1において、SCSIバス1には、ホストコンピュータ2と、ターゲットとしてのハードディスク装置3,4、プリンタ5等の複数の周辺装置が接続されている。ホストコンピュータ2、ハードディスク装置3,4、及び、プリンタ5には、互いにデータ転送を可能にするためのSCSIプロトコルコントローラがそれぞれ備えられている。
【0023】
図2はホストコンピュータ2に設けたSCSIシステムの構成を説明するためのブロック回路を示す。ホストコンピュータ2は、SCSIプロトコルコントローラ(以下、単にSPCという)11、マイクロプロセッサユニット(以下、MPUという)12、及び、DMA(Direct Memory Access)コントローラ13を備えている。SPC11、MPU12、及び、DMAコントローラ(以下、DMACという)13は、それぞれ1チップの半導体集積回路装置(LSI)にて形成されている。SPC11は、MPU12、及び、DMAC13との間でデータ転送のための制御信号及びデータの授受を行うようになっている。又、SPC11は、SCSIバス1を介して前記ハードディスク装置3,4、及び、プリンタ5に備えられたSPCにそれぞれ結ばれている。
【0024】
図3は、SPC11の回路構成を説明するためのブロック回路を示す。SPC11は、内部回路部14、SCSIインタフェース15、MPUインタフェース16、及び、DMAインタフェース17を備えている。
【0025】
SCSIインタフェース15はSCSIバス1と接続され、内部回路14とSCSIバス1との間でのACK信号、REQ信号等の制御信号、8ビットのパラレルデータ、及び、外部クロック信号CLK1のやり取りを行う。MPUインタフェース16は前記MPU12と接続され、該MPU12と内部回路14との間での制御信号、アドレス信号、8ビットのパラレルデータ、リード信号及び、ライト信号のやり取りが行われる。DMAインタフェース17は前記DMAC13と接続され、該DMAC13と内部回路14との間でのACK信号、REQ信号、リード信号、ライト信号等の制御信号、8ビットのパラレルデータのやり取りが行われる。
【0026】
内部回路14は、内部プロセッサ21、時間管理規定回路22、フェーズ制御回路23、トランスファー制御回路24、内部レジスタ25、受信用バッファ26、送信用バッファ27、ユーザプログラムメモリ28、データレジスタ29、及び、第1及び第2制御回路30、31を備えている。
【0027】
内部プロセッサ21は、各バス間及びフェーズ間のシーケンス制御を行う。時間管理規定回路22は、タイマを含み、SCSIの時間規定を管理するとともにセレクション/リセレクションのリトライを行う時間、セレクション/リセレクションのタイムアウト時間、転送動作中のREQ信号/ACK信号のタイムアウト時間等を各種時間管理を行う。フェーズ制御回路23は、SCSIにて実行されるアービトレーション、セレクション/リセレクション、データ・イン/アウト、コマンド、ステータス、メッセージ・イン/アウトの各フェーズを制御する。
【0028】
トランスファー制御回路24は、SCSIにて実行されるデータ、コマンド、ステータス、メッセージの転送フェーズを制御する。内部レジスタ25は、複数のレジスタから構成され、その時々の各種の状態を示す。主なレジスタとして内部レジスタ25は、コマンドレジスタ、ネクサスステータスレジスタ、SCSI制御信号ステータスレジスタ、割り込みステータスレジスタ、コマンドステップレジスタ、及び、グループ6/7コマンド長設定レジスタ等を備えている。
【0029】
因みに、コマンドレジスタは、各種のコマンドを保持するレジスタである。ネクサスステータスレジスタは、チップの状態、ネクサスした相手の装置番号(ID)、データレジスタ29の状態を示すレジスタである。SCSI制御信号ステータスレジスタは、SCSIの制御信号の状態を示すレジスタである。割り込みステータスレジスタは、割り込み状態を示すレジスタである。コマンドステップレジスタは、コマンドの実行状態を示すレジスタである。グループ6/7コマンド長設定レジスタは、SCSI規格で未定義のグループ6/7のコマンド長を設定するレジスタである。
【0030】
受信用バッファ26は受領専用のバッファであって、SCSIで受領するメッセージ、コマンド、ステータスを保持する。送信用バッファ27は発行専用のバッファであって、SCSIで発行するメッセージ、コマンド、ステータスを保持する。ユーザプログラムメモリ28は、プログラム可能なコマンドを設定するためのメモリであって、適宜ユーザにてコマンドが設定される。
【0031】
データレジスタ29はデータを保持するためのデータバッファであって、SCSIで実行されるデータ・フェーズのデータを保持する。第1制御回路30は、SCSIで実行されるデータ・フェーズにおいて、周辺装置(ハードディスク装置3,4、プリンタ5)とデータレジスタ29の間で行われるデータの書き込み及び読み出しを制御する回路である。第2制御回路31は、SCSIで実行されるデータ・フェーズにおいて、DMAC13とデータレジスタ29の間で行われるデータの書き込み及び読み出しを制御する回路である。
【0032】
図4は、データレジスタ29と第1制御回路30の回路構成を示す。データレジスタ29は、4個のメモリ29A〜29Dを有している。各メモリ29A〜29Dは、読み出し及び書き替え可能なメモリであって、本実施の形態では512バイトの記憶容量をそれぞれ有している。各メモリ29A〜29Dは、SCSIインタフェース15及びDMAインタフェース17からライト・モード又はリード・モードを示すモード切換信号WRM1,WRM2を入力する。そして、ライトモードのモード切換信号WRM1,WRM2の場合には、書き込みのための動作を行い、リード・モードのモード切換信号WRM1,WRM2の場合には、読み出しのための動作を行う。第1〜第4メモリ29A〜29Dは、ライトモードの時には、8ビットのパラレルデータが第1メモリ29Aから順番に書き込まれる。つまり、第1メモリ29Aに最初の8ビットのパラレルデータが記憶されると、次に供給される8ビットのパラレルデータは第2メモリ29Bに供給される。続いて、次の8ビットのパラレルデータは、第3メモリ29Cに、更に次の8ビットのパラレルデータは第4メモリ29Dに記憶される。そして、第4メモリ29Dまで8ビットのパラレルデータが記憶されると、次のパラレルデータは、再び第1メモリ29Aから順に順番に各メモリ29A〜29Dに書き込まれる。
【0033】
又、第1〜第4メモリ29A〜29Dは、リードモードの時には、8ビットのパラレルデータが第1メモリ29Aから順番に読み出される。つまり、第1メモリ29Aに最初の8ビットのパラレルデータが読み出されると、次に読み出される8ビットのパラレルデータは第2メモリ29Bから読み出される。続いて、次の8ビットのパラレルデータは、第3メモリ29Cから、更に次の8ビットのパラレルデータは第4メモリ29Dから読み出される。そして、第4メモリ29Dまで8ビットのパラレルデータが読み出されると、次のパラレルデータは、再び第1メモリ29Aから順に各メモリ29A〜29Dのデータが読み出される。
【0034】
第1制御回路30は、第1〜第4アドレス制御回路部30A〜30D、分周回路30E、及び、内部クロック生成回路30Fを備えている。
分配回路としての分周回路30Eは、SCSIインタフェース15に接続され、ライトモード時にはライト信号WR1 を、リードモード時にはリード信号RE1 を入力する。このSCSIインタフェース15から分周回路30Eに供給されるライト信号WR1 又はリード信号RE1 は、SCSIインタフェース15に供給される周辺装置からのACK信号及びREQ信号に基づいて同インタフェース15にて生成される。このライト信号WR1 及びリード信号RE1 の周期は、同じ周期である。従って、本実施の形態では、ACK信号及びREQ信号は、SCSI−3(Fast−20)規格のSCSIシステムであるので、該ACK信号及びREQ信号は、図8に示す従来のSCSIシステムのときのより短い周期であり、ライト信号WR1 及リード信号RE1 も同様に従来より短い周期となる。
【0035】
分周回路30Eは、ライトモード時にはライト信号WR1 に基づいて、リードモード時にはリード信号RE1 に基づいて第1〜第4プリセット信号PRS1〜PRS4を生成する。分周回路30Eは、第1プリセット信号PRS1から第2プリセット信号PRS2、第3プリセット信号PRS3、第4プリセット信号PRS4と順番に出力し、第4プリセット信号PRS4が出力されると、再び第1プリセット信号PRS1から順に出力する。つまり、分周回路30Eは、最初のライト信号WR1 (リードモード時には、リード信号RE1 )の立ち下がりから立ち上がりの間でLレベルの第1プリセット信号PRS1を出力し、次のライト信号WR1 の立ち下がりから立ち上がりの間でLレベルの第2プリセット信号PRS2を出力する。さらに、3番目のライト信号WR1 の立ち下がりから立ち上がりの間で第3プリセット信号PRS3を出力し、次の4番目のライト信号WR1 の立ち下がりから立ち上がりの間で第4プリセット信号PRS4を出力する。以後、分周回路30Eは、同様な動作を繰り返して第1〜第4プリセット信号PRS1〜PRS4を順番に生成し出力する。
【0036】
分周回路30Eは、4個の出力端子を備え、それぞれ第1〜第4アドレス制御回路部30A〜30Dに接続されている。そして、分周回路30Eは、第1アドレス制御回路部30Aに対して第1プリセット信号PRS1を、第2アドレス制御回路部30Bに対して第2プリセット信号PRS2を出力する。又、分周回路30Eは、第2アドレス制御回路部30Cに対して第3プリセット信号PRS3を、第4アドレス制御回路部30Dに対して第4プリセット信号PRS4を出力する。
【0037】
つまり、分配回路としての分周回路30Eは、ライト信号WR1 又はリード信号を第1〜第4プリセット信号PRS1〜PRS4として対応する各第1〜第4アドレス制御回路部30A〜30Dに供給する。
【0038】
第1アドレス制御回路部30Aは、2個のD型フリップフロップ(以下、DFFという)41,42、アドレス制御部43、及び、アンド回路44とを有している。第1のDFF41は、第1プリセット信号PRS1を入力するプリセット入力端子PRを備え、内部クロック生成回路30Fからの内部クロック信号CLK を入力するクロック入力端子CKを備えている。又、第1のDFF41は、第2のDFF42のリセット側出力端子XQからの出力を入力するデータ入力端子D を備えているとともに、第2のDFF42のデータ入力端子D 及びアンド回路44の入力端子に出力信号を供給するセット側出力端子Q を備えている。
【0039】
一方、第2のDFF42は、前記内部クロック生成回路30Fからの内部クロック信号CLK を入力するクロック入力端子CKを備えるとともに、出力信号をアンド回路44の入力端子に供給するセット側入力端子Q を備えている。つまり、本実施の形態では、ACK信号、REQ信号を図8に示す従来のACK信号、REQ信号よりその周期を4倍も短くしたが、内部クロック信号CLK については図8に示す従来の内部クロック信号と同じにしている。内部クロック信号CLK は、内部クロック生成回路30Fにて生成される。内部クロック生成回路30Fは、前記SCSIインタフェース15を介して入力される外部クロック信号CLK1に基づいて内部クロック信号CLK を生成する。
【0040】
従って、第1のDFF41は、Lレベルの第1プリセット信号PRS1が入力されると、プリセットされHレベルの出力信号を第2のDFF42及びアンド回路44に供給する。そして、Lレベルの第1プリセット信号PRS1を入力した後、最初のクロック信号CLK の立ち上がりに応答して第2のDFF42は、Hレベルの出力信号をアンド回路44に出力する。アンド回路44は、Hレベルに立ち上がりこのHレベルの信号を第1同期ライト信号SNW1(リードモード時には第1同期リード信号)としてアドレス制御部43に出力する。そして、次の内部クロック信号CLK がHレベルに立ち上がると、第1のDFF41のセット側出力端子Q から出力される出力信号がLレベルとなる。その結果、アンド回路44の出力信号はLレベルとなり、第1同期ライト信号SNW1は、消失する。
【0041】
つまり、第1プリセット信号PRS1が入力されるたび毎に、その第1プリセット信号PRS1が入力された後の最初の内部クロック信号CLK の立ち上がりから次の内部クロック信号CLK の立ち上がりまでの間、Hレベルの第1同期ライト信号SNW1(リードモード時には第1同期リード信号)を生成し、次段のアドレス制御回路部43に供給する。そして、本実施の形態では、第1、第2DFF41,42とアンド回路44とで第1メモリ29Aのための同期信号生成回路を構成している。
【0042】
アドレス制御部43は、アドレスカウンタ及びメモリ駆動回路を含む。アドレス制御部43は、前記Hレベルの第1同期ライト信号SNW1(リードモード時には第1同期リード信号)を入力するとともに、前記内部クロック生成回路30Fからの内部クロック信号CLK を入力する。アドレス制御部43は、第1同期ライト信号SNW1に応答して第1メモリ29Aのその時のアドレスカウンタの内容(アドレス)が示すアドレスに前記SCSIインタフェース15からデータバス30Gを介して供給される8ビットのパラレルデータを書き込むようになっている。
【0043】
又、アドレス制御部43は、第1同期ライト信号SNW1の消失後最初の内部クロック信号CLK の立ち上がりに応答してアドレスカウンタの内容に数値「1」を加算する。つまり、アドレス制御部43は、次の第1同期ライト信号SNW1に応答して書き込まれる新たな8ビットのパラレルデータの書き込みアドレスを設定して待機する。
【0044】
尚、アドレス制御部43は、リードモード時には第1同期リード信号と内部クロック信号CLK に基づいて第1メモリ29Aに書き込まれた8ビットのパラレルデータのアドレスが設定され該アドレスからデータが読み出されデータバス30Gを介してSCSIインタフェース15に供給するようになっている。
【0045】
第2アドレス制御回路部30Bは、第1アドレス制御回路部30Aとその回路構成は同じであって、第2プリセット信号PRS2を入力する点と、第2メモリ29Bに対して8ビットのパラレルデータを書き込み及び読み出しを行う点が相違するだけである。そのため、第2アドレス制御回路部30Bの回路構成について、第1アドレス制御回路部30Aを構成する2個のDFF41,42、アドレス制御部43、及び、アンド回路44と同じものについてはその符号に「B」を付加してその詳細は省略する。
【0046】
従って、第2アドレス制御回路部30Bは、DFF41B,42B、及び、アンド回路44Bが第2プリセット信号PRS2と内部クロック信号CLK に応答して第2同期ライト信号SNW2(リードモード時には第2同期リード信号)を生成しアドレス制御部43Bに供給する。アドレス制御部43Bは、この第2同期ライト信号SNW2と内部クロック信号CLK に基づいて第2メモリ29Bに対してSCSIインタフェース15からデータバス30Gを介して供給される8ビットのパラレルデータの書き込みを行う。
【0047】
詳述すると、第2アドレス制御回路部30Bが生成する第2同期ライト信号SNW2は、第1アドレス制御回路部30Aが生成する第1同期ライト信号SNW1が立ち下がると同時に生成される。これは、第1同期ライト信号SNW1が第1プリセット信号PRS1に基づいて生成され、第2同期ライト信号PRS2が第2プリセット信号PRS2に基づいて生成されるからである。第1及び第2プリセット信号PRS1,PRS2は、ライト信号WR1 (転送速度を決めるACK信号又はREQ信号)によって生成される。そして、第1及び第2同期ライト信号SNW1,SNW2が出力されている期間は、周期の長いクロック信号CLK によって決まる。つまり、第1同期ライト信号SNW1が生成され該同期ライト信号SNW1が消失するための次の内部クロック信号CLK の立ち上がり前に第2プリセット信号PRS2が供給されている。そのため、第2アドレス制御回路部30Bは、次の内部クロック信号CLK 、即ち第1同期ライト信号SNW1を消失する内部クロック信号CLK に応答して第2同期ライト信号SNW2を生成するからである。
【0048】
従って、最初のACK信号に基づく最初の8ビットのパラレルデータは、第1メモリ29Aに書き込まれ、次のACK信号に基づく2番目の8ビットのパラレルデータは、第2メモリ29Bに書き込まれることになる。
【0049】
第3アドレス制御回路部30Cは、第1アドレス制御回路部30Aとその回路構成は同じであって、第3プリセット信号PRS3を入力する点と、第3メモリ29Cに対して8ビットのパラレルデータを書き込み及び読み出しを行う点が相違するだけである。そのため、第3アドレス制御回路部30Cの回路構成について、第1アドレス制御回路部30Aを構成する2個のDFF41,42、アドレス制御部43、及び、アンド回路44と同じものについてはその符号に「C」を付加してその詳細は省略する。
【0050】
従って、第3アドレス制御回路部30Cは、DFF41C,42C、及び、アンド回路44Cが第3プリセット信号PRS3と内部クロック信号CLK に応答して第3同期ライト信号SNW3(リードモード時には第3同期リード信号)を生成しアドレス制御部43Cに供給する。アドレス制御部43Cは、この第3同期ライト信号SNW3と内部クロック信号CLK に基づいて第3メモリ29Cに対してSCSIインタフェース15から供給される8ビットのパラレルデータの書き込みを行うことになる。
【0051】
詳述すると、第3アドレス制御回路部30Cが生成する第3同期ライト信号SNW3は、第2アドレス制御回路部30Bが生成する第2同期ライト信号SNW2が立ち下がると同時に生成される。これは、前記と同様の理由で、第2同期ライト信号SNW2が生成され該同期ライト信号SNW2が消失するための次の内部クロック信号CLK の立ち上がり前に第3プリセット信号PRS3が供給されているからである。そのため、第3アドレス制御回路部30Cは、次の内部クロック信号CLK 、即ち第2同期ライト信号SNW2を消失する内部クロック信号CLK に応答して第3同期ライト信号SNW3を生成するからである。従って、前記した2番目のACK信号に基づく2番目の8ビットのパラレルデータは、第2メモリ29Bに書き込まれ、次の3番目のACK信号に基づく3番目の8ビットのパラレルデータは、第3メモリ29Cに書き込まれることになる。
【0052】
第4アドレス制御回路部30Dは、第1アドレス制御回路部30Aとその回路構成は同じであって、第4プリセット信号PRS4を入力する点と、第4メモリ29Dに対して8ビットのパラレルデータを書き込み及び読み出しを行う点が相違するだけである。そのため、第4アドレス制御回路部30Dの回路構成について、第1アドレス制御回路部30Aを構成する2個のDFF41,42、アドレス制御部43、及び、アンド回路44と同じものについてはその符号に「D」を付加してその詳細は省略する。
【0053】
従って、第4アドレス制御回路部30Dは、DFF41D,42D、及び、アンド回路44Dが第3プリセット信号PRS4と内部クロック信号CLK に応答して第4同期ライト信号SNW4(リードモード時には第4同期リード信号)を生成しアドレス制御部43Dに供給する。アドレス制御部43Dは、この第4同期ライト信号SNW4とクロック信号CLK に基づいて第4メモリ29Dに対してSCSIインタフェース15から供給される8ビットのパラレルデータの書き込みを行う。
【0054】
詳述すると、第4アドレス制御回路部30Dが生成する第4同期ライト信号SNW4は、第3アドレス制御回路部30Cが生成する第3同期ライト信号SNW3が立ち下がると同時に生成される。これは、前記と同様の理由で、第3同期ライト信号SNW3が生成され該同期ライト信号SNW3が消失するための次の内部クロック信号CLK の立ち上がり前に第4プリセット信号PRS4が供給されているからである。そのため、第4アドレス制御回路部30Dは、次の内部クロック信号CLK 、即ち第3同期ライト信号SNW3を消失する内部クロック信号CLK に応答して第4同期ライト信号SNW4を生成するからである。従って、前記した3番目のACK信号に基づく3番目の8ビットのパラレルデータは、第3メモリ29Cに書き込まれ、次の4番目のACK信号に基づく4番目の8ビットのパラレルデータは、第4メモリ29Dに書き込まれることになる。
【0055】
そして、4番目の8ビットのパラレルデータが、第4メモリ29Dに書き込まれると、第1同期ライト信号SNW1が生成され、再び第1メモリ29Aから順に8ビットのパラレルデータの書き込みが前記したように繰り返されることなる。
【0056】
図5は、前記第1〜第4メモリ29A〜29Dを備えたデータレジスタ29に対する第2制御回路31の構成を示す。第2制御回路31は、第1制御回路30と同様に、第1〜第4アドレス制御回路部31A〜31D、分周回路31E、及び、内部クロック生成回路31Fを備えている。
【0057】
分配回路としての分周回路31Eは、DMAインタフェース17に接続され、ライトモード時にはライト信号WR2 を、リードモード時にはリード信号RE2 を入力する。このDMAインタフェース17から分周回路31Eに供給されるライト信号WR2 又はリード信号RE2 は、DMAインタフェース17に供給されるDMAACK信号及びDMAREQ信号に基づいて同インタフェース17にて生成される。このライト信号WR2 及びリード信号RE2 の周期は、前記ACK信号及びREQ信号と同じ周期である。従って、本実施の形態では、DMAACK信号及びDMAREQ信号は、SCSI−3(Fast−20)規格のSCSIシステムであるので、前記ACK信号及びREQ信号と同じ短い周期である。
【0058】
分周回路31Eは、ライトモード時にはライト信号WR2 に基づいて、リードモード時にはリード信号RE2 に基づいて第1〜第4プリセット信号PRSa〜PRSdを生成する。分周回路31Eは、前記第1制御回路30の分周回路30Eと同様に、最初のライト信号WR2 の立ち下がから立ち上がりでの間Lレベルの第1プリセット信号PRSaを出力し、次のライト信号WR2 の立ち下がりから立ち上がりの間でLレベルの第2プリセット信号PRSbを出力する。さらに、3番目のライト信号WR2 の立ち下がりから立ち上がりの間で第3プリセット信号PRScを出力し、次の4番目のライト信号WR2 の立ち下がりから立ち上がりの間で第4プリセット信号PRSdを出力する。以後、分周回路31Eは、同様な動作を繰り返して第1〜第4プリセット信号PRSa〜PRSdを順番に生成し出力する。
【0059】
内部クロック生成回路31Fは、前記第1制御回路30の内部クロック生成回路30Fと同じ回路構成であって、前記外部クロック信号CLK1を入力し、前記内部クロック生成回路30Fが生成する内部クロック信号CLK と同じ周期の内部クロック信号CLKaを生成する。
【0060】
第1〜第4アドレス制御回路部31A〜31Dは、前記第1制御回路30の第1〜第4アドレス制御回路部30A〜30Dと同じ回路で構成され、前記した第1〜第4プリセット信号PRSa〜PRSdと内部クロック信号CLKaで動作する点が第1〜第4アドレス制御回路部30A〜30Dと相違するだけで作用は同じである。従って、1〜第4アドレス制御回路部30A〜30Dを構成する回路は、対応する第1〜第4アドレス制御回路部30A〜30Dを構成する回路と同じ符号を付してその詳細な説明を省略する。
【0061】
そして、第1〜第4アドレス制御回路部31A〜31Dは、ライトモード時には前記第1〜第4アドレス制御回路部30A〜30Dと同様な動作にて、データレジスタ29の第1〜第4メモリ29A〜29Dに対して、ライト信号WR2 に同期して順次DMAインタフェース17からデータバス31Gを介して供給される8ビットのパラレルデータを順番に所定のアドレスに書き込む。又、第1〜第4アドレス制御回路部31A〜31Dは、リードモード時には第1〜第4アドレス制御回路部30A〜30Dと同様な動作にて、データレジスタ29の第1〜第4メモリ29A〜29Dに対してリードモード時には、リード信号RE2 に同期して8ビットのパラレルデータを順番に所定のアドレスから読み出しデータバス31Gを介してDMAインタフェース17に供給する。
【0062】
次に、上記のように構成したSPC11の第1及び第2制御回路30,31の作用について説明する。尚、第2制御回路31は、前記第1制御回路30が第1〜第4プリセット信号PRS1〜PRS4と内部クロック信号CLK で動作するのに対して第1〜第4プリセット信号PRSa〜PRSdと内部クロック信号CLKaで動作する点と、第1制御回路30がデータレジスタ29とSCSIインタフェース16との間でデータ転送を行うのに対して、データレジスタ29とDMAC13との間でのデータ転送である点が相違するだけで、ここではその作用は第1制御回路30と同様な作用を行う。従って、第1制御回路30について説明すれば、第2制御回路31の作用は容易に理解されるため、第1制御回路30の作用についてだけ説明する。
【0063】
今、SPC11がデータ・フェーズにあり、例えばハードディスク装置3からの転送されるデータがデータレジスタ29に書き込まれる場合について説明する。ハードディスク装置3からSCSIインタフェース15にACK信号が供給される。SCSIインタフェース15は、図6に示すように、このACK信号に応答してライト信号WR1 を第1制御回路30に出力する。このライト信号WR1 は、ACK信号と同一の波形である。又、このACK信号とともにハードディスク装置3からSCSIインタフェース15に、ハードディスク装置3からSCSIインタフェース15に8ビットのパラレルデータが転送される。つまり、ACK信号(ライト信号WR1 )がLレベルに立ち下がりそして立ち上がった後、再び立ち下がるまでの間、1つの8ビットのパラレルデータが転送される。いいかえると、ACK信号(ライト信号WR1 )がLレベルに立ち下がる毎に新たな8ビットのパラレルデータがハードディスク装置3からSCSIインタフェース15に供給される。
【0064】
SCSIインタフェース15から連続して出力されるライト信号WR1 は分周回路30Eに供給される。分周回路30Eは、ライト信号WR1 に応答して第1〜第4プリセット信号PRS1〜PRS4を対応する第1〜第4アドレス制御回路部30A〜30Eに順番に供給する。
【0065】
今、最初のライト信号WR1 の立ち下がりに応答して第1プリセット信号PRS1が第1アドレス制御回路部30Aに供給されると、第1プリセット信号PRS1を入力した後に最初に内部クロック生成回路30Fからの内部クロック信号CLK の立ち上がりに応答してHレベルの第1同期ライト信号SNW1をアドレス制御部43に出力する。アドレス制御部43は、この第1同期ライト信号SNW1に応答して同制御部43に設けたアドレスカウンタの内容と一致する第1メモリ29Aのアドレスに対して最初のACK信号(最初のライト信号WR1 )に同期して転送される8ビットのパラレルデータを書き込む制御を行う。
【0066】
一方、この第1メモリ29Aへの書き込み動作中に、次のライト信号WR1 が立ち下がり、次の第2プリセット信号PRS2が第2アドレス制御回路部30Bの第1DFF41Bに供給されている。従って、第2アドレス制御回路部30Bは第2同期ライト信号SNW2を生成するために、新たな(2番目の)内部クロック信号CLK の立ち上がりを待つ。
【0067】
やがて、次の(2番目の)内部クロック信号CLK が立ち上がると、その立ち上がりに応答して第1アドレス制御回路部30Aの第1同期ライト信号SNW1は消失するとともに、アドレス制御部43内のアドレスカウンタの内容が「1」加算される。一方、この2番目の内部クロック信号CLK の立ち上がりに応答して、第2アドレス制御回路部30Bは、Hレベルの第2同期ライト信号SNW2をアドレス制御部43Bに出力する。アドレス制御部43Bは、この第2同期ライト信号SNW2に応答して同制御部43Bに設けたアドレスカウンタの内容と一致する第2メモリ29Bのアドレスに対して2番目のACK信号(2番目のライト信号WR1 )に同期して転送される8ビットのパラレルデータを書き込む制御を行う。
【0068】
この第2メモリ29Bへの書き込み動作中に、次の(3番目の)ライト信号WR1 が立ち下がり、次の第3プリセット信号PRS3が第3アドレス制御回路部30Cの第1DFF41Cに供給されている。従って、第3アドレス制御回路部30Cは第3同期ライト信号SNW3を生成するために、新たな(3番目の)内部クロック信号CLK の立ち上がりを待つ。
【0069】
3番目の内部クロック信号CLK が立ち上がると、その立ち上がりに応答して第2アドレス制御回路部30Bの第2同期ライト信号SNW2は消失するとともに、アドレス制御部43B内のアドレスカウンタの内容が「1」加算される。一方、この3番目の内部クロック信号CLK の立ち上がりに応答して、第3アドレス制御回路部30Cは、Hレベルの第3同期ライト信号SNW3をアドレス制御部43Cに出力する。アドレス制御部43Cは、この第3同期ライト信号SNW3に応答して同制御部43Cに設けたアドレスカウンタの内容と一致する第3メモリ29Cのアドレスに対して3番目のACK信号(3番目のライト信号WR1 )に同期して転送される8ビットのパラレルデータを書き込む制御を行う。
【0070】
同様に、この第3メモリ29Cへの書き込み動作中に、次の(4番目の)ライト信号WR1 が立ち下がり、次の第4プリセット信号PRS4が第4アドレス制御回路部30Dの第1DFF41Dに供給されている。従って、第4アドレス制御回路部30Dは第4同期ライト信号SNW4を生成するために、新たな(4番目の)内部クロック信号CLK の立ち上がりを待つ。
【0071】
4番目の内部クロック信号CLK が立ち上がると、その立ち上がりに応答して第3アドレス制御回路部30Cの第3同期ライト信号SNW3は消失するとともに、アドレス制御部43C内のアドレスカウンタの内容が「1」加算される。一方、この4番目の内部クロック信号CLK の立ち上がりに応答して、第4アドレス制御回路部30Dは、Hレベルの第4同期ライト信号SNW4をアドレス制御部43Dに出力する。アドレス制御部43Dは、この第4同期ライト信号SNW4に応答して同制御部43Dに設けたアドレスカウンタの内容と一致する第4メモリ29Dのアドレスに対して4番目のACK信号(4番目のライト信号WR1 )に同期して転送される8ビットのパラレルデータを書き込む制御を行う。
【0072】
この第4メモリ29Dへの書き込み動作中に、次の(5番目の)ライト信号WR1 が立ち下がり、次の第1プリセット信号PRS1が第1アドレス制御回路部30Aの第1DFF41に供給されている。従って、第1アドレス制御回路部30Aは第1同期ライト信号SNW1を生成するために、新たな(5番目の)内部クロック信号CLK の立ち上がりを待つ。
【0073】
5番目の内部クロック信号CLK が立ち上がると、その立ち上がりに応答して第4アドレス制御回路部30Dの第4同期ライト信号SNW4は消失するとともに、アドレス制御部43D内のアドレスカウンタの内容が「1」加算される。一方、この5番目の内部クロック信号CLK の立ち上がりに応答して、第1アドレス制御回路部30Aは、Hレベルの第1同期ライト信号SNW1をアドレス制御部43に出力する。アドレス制御部43は、この第1同期ライト信号SNW1に応答して同制御部43に設けたアドレスカウンタの内容と一致する第1メモリ29Aのアドレスに対して5番目のACK信号(5番目のライト信号WR1 )に同期して転送される8ビットのパラレルデータを書き込む制御を行う。
【0074】
以後、同様の動作を繰り返し、ACK信号に同期して出力される8ビットのパラレルデータは、第1〜第4メモリ29A〜29Dに順番に振り分けられて書き込まれる。
【0075】
尚、第1〜第4メモリ29A〜29Dに振り分けられて書き込まれたデータは、SCSIインタフェース15からのリード信号に基づいて第1メモリ29Aから順番に読み出され、SCSIインタフェース15を介してハードディスク装置3に転送される。この読み出しは、前記した書き込みと同様に、ライト信号WR1 がリード信号に代わりそのリード信号に基づいて第1〜第4プリセット信号PRS1〜PRS4が生成される。そして、この第1〜第4プリセット信号PRS1〜PRS4と内部クロック信号CLK にて前記第1〜第4同期ライト信号SNW1〜SNW4に対応する第1〜第4同期リード信号が生成される。そして、この第1〜第4同期リード信号に基づいて各アドレス制御部43,43B〜43Dは、同制御部43,43B〜43D内のアドレスカウンタの内容から対応するメモリ29A〜29Dの読み出すアドレスからデータを読み出す。従って、データの読み出しは、第1〜第4メモリ29A〜29Dに順番に振り分けられて書き込まれたデータは、第1メモリ29Aから順番に読み出されることになる。
【0076】
次に、上記のように構成したSPC11の特徴を以下に述べる。
(1)本実施の形態では、データレジスタ29を4つの第1〜第4メモリ29A〜29Dで構成した、そして、ライトモード時には、その第1〜第4メモリ29A〜29Dに対してACK信号に同期して転送されるパラレルデータを順番に振り分けて書き込むようにした。又、リードモード時には、その第1〜第4メモリ29A〜29Dに書き込まれたパラレルデータをリード信号に同期して順番に読み出し転送するようにした。従って、各メモリ29A〜29Dに対するデータの書き込み及び読み出し速度は、データ転送速度の1/4で行える。従って、書き込みタイミング及び読み出しタイミングを決める第1〜第4同期ライト信号SNW1〜SNW4及び第1〜第4同期リード信号を生成するために使用される内部クロック信号CLK ,CLKaの周波数は、低くすることができる。因みに、従来のようにデータレジスタ29を構成するメモリを1つとした時に必要な内部クロック信号の周波数にに対して1/4低い周波数の内部クロック信号CLK ,CLKaで実施可能となる。
【0077】
従って、第1制御回路30及び第2制御回路31を構成するアドレス制御回路部30A〜30E,31A〜31Dの各動作は、この低い周波数の内部クロック信号CLK でそれぞれ動作することになる。その結果、消費電力の低減を図ることができる。
【0078】
(2)前記したように、第1制御回路30及び第2制御回路31は低い周波数の内部クロック信号CLK で動作するため高周波対策ために回路構成を複雑にすることがないのでその分だけ回路設計を容易にすることができる。
【0079】
(3)本実施の形態では、SCSI−3(FAST20)規格に対応した転送速度のSCSIシステムに具体化したにも拘わらず、即ち、SCSI−3(FAST20)規格に対応した周波数の高いACK信号(REQ信号)が使用されたのにも拘わらず、SPC11に使用される内部クロック信号CLK は1/4低い周波数である。つまり、従前のSCSI−2規格に対応した内部クロック信号でまかなえることを意味する。従って、従前のSCSI−2規格に対応したSCSIプロトコルコントローラ(SPC)に対してデータレジスタを構成するメモリの数を追加するとともに第1及び第2制御回路30,31を構成するアドレス制御回路部の数を追加するだけで、SCSI−3(FAST20)規格に対応したSPC11を実現することができる。その結果、1チップのSCSI−3(FAST20)規格に対応したSPC11を設計するにあたって、従前のSCSI−2規格のSPCの回路を利用できるため、即ち基本アーキテクチャを変える必要がないため、開発期間の短縮が図れるとともに製品コストの削減に寄与することができる。
【0080】
尚、本発明は、上記実施の形態に限定されるものではなく、以下の態様で実施してもよい。
(1)前記実施の形態では、データレジスタ29を4個からなる第1〜第4メモリ29A〜29Dに区分した。これを例えば、2個、3個又は5個以上に区分して実施してもよい。
【0081】
因みに、図7は、データレジスタ29のメモリを2個に設けた、即ち第1メモリ29Aと第2メモリ29Bを設けた時のタイミングチャートである。そして、第1及び第2制御回路30,31は、それぞれ第1及び第2アドレス制御回路部30A,30B,31A,31Bとから構成されている。従って、図7から明らかなように、この時の内部クロック信号CLK の周波数を図8に示す従前の内部クロック信号CLK の周波数を同じにしたとき、ACK信号の周波数を2倍に上げても、データの授受は確実に行うことができる。
【0082】
(2)図7で示したように、前記ACK信号及びREQ信号を適宜変更して実施してもよい。
(3)内部クロック信号CLK の周波数を本発明の趣旨を逸脱しない範囲で適宜変更してもよい。つまり、データレジスタを構成するメモリが1つの場合であって、その時のACK信号及びREQ信号に対応するための内部クロック信号の周波数よりも長い範囲で適宜変更してもよい。
【0083】
(4)第1〜第4メモリ29A〜29DをFIFOにて実施してもよい。
(5)内部クロック生成回路30F、31をまとめて1つの内部クロック生成回路で実施してもよい。
【0084】
(6)内部クロック生成回路30F、31は、外部クロック信号CLK1に基づいて内部クロック信号CLK を生成したが、それぞれ単独で内部クロック信号CLK を生成するようにしてもよい。
【0085】
【発明の効果】
請求項1〜の発明によれば、設計が容易で開発期間の短縮が図れるとともに製品コストの削減が図れ、しかも、低消費電力で高速同期転送が可能なデータ処理方法を提供することができる。
【0086】
請求項の発明によれば、設計が容易で開発期間の短縮が図れるとともに製品コストの削減が図れ、しかも、低消費電力で高速同期転送が可能なデータ処理装置を提供することができる。
【0087】
請求項5,6の発明によれば、設計が容易で開発期間の短縮を図ることができるとともに製品コストの削減を図ることができ、しかも、低消費電力で高速同期転送が可能なインターフェイスコントローラを提供することができる。
【図面の簡単な説明】
【図1】一実施の形態のSCSIシステムの構成を示すブロック図。
【図2】ホストコンピュータにおけるSCSIシステムを説明するためのブロック回路図。
【図3】ホストコンピュータに設けたSCSIプロトコルコントローラを説明するためのブロック回路図。
【図4】データレジスタと第1制御回路を説明するためのブロック回路図。
【図5】データレジスタと第2制御回路を説明するためのブロック回路図。
【図6】第1制御回路の動作を説明するためのタイミングチャート。
【図7】別例の動作を説明するためのタイミングチャート。
【図8】従来のデータ書込みの動作を説明するためのタイミングチャート。
【符号の説明】
1 SCSIバス
2 ホストコンピュータ
3、4 ハードディスク装置
11 SCSIプロトコルコントローラ(SPC)
12 マイクロプロセッサユニット(MPU)
13 DMAコントローラ(DMAC)
14 内部回路
15 SCSIインタフェース
16 MPUインタフェース
17 DMAインタフェース
29 データレジスタ
29A〜29D 第1〜第4メモリ
30 第1制御回路
30A〜30D 第1〜第4アドレス制御回路部
30E 分周回路
30F 内部クロック生成回路
31 第2制御回路
41,41B〜41D 第1D型フリップフロップ(第1DFF)
42,42B〜42D 第2D型フリップフロップ(第1DFF)
43,43B〜43D アドレス制御部
44、44B〜44D アンド回路
CLK 内部クロック信号
PRS1〜PRS4 第1〜第4プリセット信号
SNW1〜SNW4 第1〜第4同期ライト信号
WR1 ライト信号

Claims (6)

  1. ライト信号及びリード信号を分周し、
    前記分周されたライト信号に基づいて、内部クロック信号に同期させた同期ライト信号を生成し、
    前記分周されたリード信号に基づいて、内部クロック信号に同期させた同期リード信号を生成し、
    前記同期ライト信号に基づいて複数メモリに対してデータの書き込みを行うとともに、前記同期リード信号に基づいて複数メモリに対してデータの読み出しを行うこと
    を特徴とするデータ処理方法。
  2. ライト信号及びリード信号の周波数を低減し、
    前記低減されたライト信号に基づいて、内部クロック信号に同期させた同期ライト信号を生成し、
    前記低減されたリード信号に基づいて、内部クロック信号に同期させた同期リード信号を生成し、
    前記同期ライト信号に基づいて複数メモリに対してデータの書き込みを行うとともに、前記同期リード信号に基づいて複数メモリに対してデータの読み出しを行うこと
    を特徴とするデータ処理方法。
  3. ライト信号及びリード信号の周波数を低減し、
    前記低減されたライト信号に基づいて、内部クロック信号に同期させた同期ライト信号を生成し、
    前記低減されたリード信号に基づいて、内部クロック信号に同期させた同期リード信号を生成し、
    前記同期ライト信号又は同期リード信号を複数のアドレス制御回路に供給し、
    前記各アドレス制御回路に対応して設けられたメモリに対してデータの書き込み又はデータの読み出しを行うこと
    を特徴とするデータ処理方法。
  4. ライト信号及びリード信号を分周する分周回路と、
    前記分周されたライト信号に基づいて複数のメモリに供給する、内部クロック信号に同期させた同期ライト信号を生成するとともに、前記分周されたリード信号に基づいて複数のメモリに供給する、内部クロック信号に同期させた同期リード信号を生成する同期信号生成回路と
    を備えることを特徴とするデータ処理装置。
  5. 複数のメモリと、
    ライト信号及びリード信号を分周する分周回路と、
    前記分周されたライト信号に基づいて内部クロック信号に同期させた同期ライト信号を生成するとともに、前記分周されたリード信号に基づいて内部クロック信号に同期させた同期リード信号を生成する同期信号生成回路と、
    前記同期ライト信号に基づいて、前記複数のメモリのデータ書き込みを制御するとともに、前記同期リード信号に基づいて、前記複数のメモリからのデータ読み出しを制御する複数のアドレス制御部と
    を備えることを特徴とするインターフェイスコントローラ。
  6. 複数のメモリと、
    前記複数のメモリに対応して設けられ、該メモリを制御する複数のアドレス制御部と、
    ライト信号及びリード信号の周波数を低減する回路と、
    前記低減されたライト信号に基づいて内部クロック信号に同期させた同期ライト信号を生成するとともに、前記低減されたリード信号に基づいて内部クロック信号に同期させた同期リード信号を生成し、前記複数のアドレス制御回路に供給する同期信号生成回路と
    を備えることを特徴とするインターフェイスコントローラ
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