JP4008948B2 - マイクロプロセッサおよび出力バッファ - Google Patents
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Description
マイクロプロセッサは、速度制御信号に応答して選択される第1または第2の動作モードのいずれかで動作し、前記第1の動作モードにおいては、前記プロセッサクロック周波数は前記メモリクロック周波数よりも高く、前記メモリアクセス回路が前記メモリバスにおけるアクセスを前記メモリクロック信号を用いて行いつつ、前記中央処理装置は前記プロセッサクロック周波数で動作を継続し、前記第2の動作モードにおいては、前記メモリクロック周波数は前記プロセッサクロック周波数に等しい。
また、この発明は、メモリのアクセス速度を制御するためにメモリクロックパルスに第1の周波数を与えるメモリクロックと同期して、読出しおよび記憶動作を実行するために外部メモリにアクセスするように配列されたマイクロプロセッサを提供する。マイクロプロセッサはマイクロプロセッサの処理速度を制御するために第2の周波数でクロックパルスを発生するための内部クロックと、第1の周波数に等しい第2の周波数を表わす第1のレベルかまたは予め定められた多数の第1の周波数である第2の周波数を表わす第2のレベルかを有する速度制御信号を受信するための速度制御入力とを含む。マイクロプロセッサは速度制御入力に結合されて速度制御信号とメモリクロックパルスとに応答して、速度制御信号が第1のレベルにありかつ第2の周波数が第1の周波数と等しい場合にメモリクロックと同期にマイクロプロセッサが外部メモリにアクセスすることを引起こすための、かつ速度制御信号が第2のレベルにありかつ第2の周波数が予め定められた多数の第1の周波数である場合にマイクロプロセッサがメモリクロックと同期して外部メモリにアクセスすることを引起こすためのメモリアクセス制御手段をさらに含む。
第2の周波数でクロックパルスを発生して前記マイクロプロセッサの処理速度を制御する内部クロックと、
前記第1の周波数に等しい前記第2の周波数を示す第1のレベルかまたは予め定められた多数の前記第1の周波数である前記第2の周波数を示す第2のレベルかを有する速度制御信号を受信するための速度制御入力と、さらに
前記速度制御入力に結合され、かつ前記速度制御信号と前記メモリクロックパルスとに応答して、前記速度制御信号が前記第1のレベルにありかつ前記第2の周波数が前記第1の周波数と等しい場合に前記マイクロプロセッサが前記メモリクロックと同期して前記外部メモリにアクセスすることを引起こし、かつ前記速度制御信号が前記第2のレベルでありかつ前記第2の周波数が前記予め定められた多数の前記第1の周波数である場合に前記マイクロプロセッサが前記メモリクロックと同期して前記外部メモリにアクセスすることを引起こすためのメモリアクセス制御手段とを含む。
上記マイクロプロセッサは以下のように構成してもよい。
(2)前記予め定められた多数を2とする。
(3)前記第1の速度制御信号レベルは論理1でありかつ前記第2の速度制御信号レベルは論理0である。
(4)前記メモリクロックパルスは第1の位相部分と第2の位相部分とを含み、前記外部メモリは前記第1の位相部分の間前記マイクロプロセッサから入力を受信しかつ前記第2の位相部分の間前記マイクロプロセッサに出力を与えるように配列され、かつ前記メモリアクセス制御手段は前記第1の位相部分の間前記マイクロプロセッサが前記外部メモリに出力を与えることを可能にし、かつ前記第2の位相部分の間前記マイクロプロセッサが前記外部メモリから入力を受信することを可能にするための可能化手段を含む。
(5)前記内部クロックは第1および第2のプロセッサクロックパルスを発生するために配列され、前記第1および第2のプロセッサクロックパルスは前記第2の周波数であり、第1および第2のクロックパルス位相を有し、かつ逆の位相関係にあり、前記可能化手段は前記速度制御信号第1のレベルに応答して、各前記第1のクロックパルス第1の位相と前記メモリクロックパルス第1の位相部分との一致があるとすぐ前記マイクロプロセッサが前記外部メモリに前記出力を与えることを可能にし、かつ各前記第2のクロックパルス第1の位相と前記メモリクロックパルス第2の位相部分との一致があるとすぐマイクロプロセッサが前記外部メモリから入力を受信することを可能にする。
(6)前記可能化手段は前記速度制御信号第2のレベルにさらに応答して、1つおきの前記第1のクロックパルス第1の位相と前記メモリクロックパルス第1の位相部分との一致があるとすぐマイクロプロセッサが前記外部メモリに前記出力を与えることを可能にし、かつ1つおきの前記第2のクロックパルス第1の位相と前記メモリクロックパルス第2の位相部分との一致があるとすぐマイクロプロセッサが前記外部メモリから入力を受信することを可能にする。
(7)前記可能化手段は前記マイクロプロセッサが前記外部メモリに前記出力を与えることを可能にする第1の制御信号と、前記マイクロプロセッサが前記外部メモリから前記入力を受信することを可能にする第2の制御信号とを発生するための手段を含む。
(8)前記可能化手段は前記メモリクロックパルス、前記速度制御信号ならびに前記第1および第2のプロセッサクロックパルスに応答して前記第1および第2の制御信号を発生する。
(9)前記マイクロプロセッサによって前記外部メモリに与えられた前記出力はマイクロプロセッサアクセス制御信号、外部メモリアドレスおよびデータを含み、前記マイクロプロセッサによって受信された前記入力は外部メモリアクセス制御信号およびデータを含む。
(10)前記マイクロプロセッサは複数個の制御ライン、データバスおよびアドレスバスによって前記外部メモリに結合されるように配列され、前記マイクロプロセッサは前記出力を前記制御ライン、前記データバスおよび前記アドレスバス上に与えるための複数個の出力ポートを含み、かつ前記出力ポートは前記第1の制御信号によって可能化され、前記メモリクロックパルスと同期して前記外部メモリへ前記出力を与えるように配列された出力バッファを含む。
(11)前記出力バッファは前記第1の制御信号に応答して前記出力を初めに与えるための激しい駆動手段と前記第1の制御信号の終結の後前記出力を維持するための弱い駆動手段とを含む。
(12)前記出力バッファは前記外部メモリに与えられるべき前記出力をレベルを受信するための入力を含み、前記マイクロプロセッサは前記第1の制御信号の前に前記出力バッファ入力に前記出力レベルを与えるように配列され、かつ前記出力バッファは前記レベルを前記入力に一時的に保持するための前記入力に結合されたラッチを含む。
(13)前記バッファは前記第1の制御信号に応答して前記ラッチから前記入力を分離するための分離手段を含み、前記入力でのレベルが以前のレベルが前記外部メモリに与えられるときに更新されることを許容する。
(14)前記出力バッファは前記更新された出力レベルを保持する前記入力ラッチの前に前記第1の制御信号の終結に応答して前記激しい駆動手段から前記弱い駆動手段へ前記前のレベルを転送するように配列される。
(15)前記出力バッファは前記転送された出力レベルを保持するための第2のラッチと、前記第1の制御信号の終結に応答して前記更新されたレベルから前記第2のラッチを分離するための第2の分離手段とを含む。
(16)前記マイクロプロセッサは前記外部メモリから外部アクセス制御信号を受信するための少なくとも1つの入力を含み、前記入力は前記第2の制御信号、前記メモリクロックパルスの前記第2の位相部分および前記第2のプロセッサクロックパルスの前記第1の位相部分に応答して、前記外部メモリから前記外部アクセス制御信号を受信するための論理手段を含む。
(17)前記外部メモリからの前記外部アクセス制御信号は外部アクセスの成功した完成を示す動作可能信号であり、前記論理手段は前記動作可能信号に応答して内部動作可能信号を与えるように配列され、かつ前記マイクロプロセッサは前記内部動作可能信号に応答して前記完成された外部アクセスを終結させる。
(18)前記メモリアクセス制御手段は少なくとも第1および第2の状態を有する状態マシーンを含み、前記第2の状態は外部アクセスを始めて完成まで継続させるためのものでありかつ前記第1の状態は前記完成されたアクセスを終結させるためのものである。
(19)外部アクセス要求信号を与えるための中央処理装置をさらに含み、前記メモリアクセス制御手段は前記外部アクセス要求信号に応答して未決定の要求信号を発生するためのラッチ手段を含み、かつ前記状態マシーンは前記未決定の要求信号、前記第2の制御信号および前記第1の状態にあることに応答し、前記第2のプロセッサクロックパルスの次の第1の位相になるとすぐ前記第2の状態に続いて前記外部アクセスを開始する。
(20)前記状態マシーンは前記外部アクセスを開始するとすぐ前記ラッチ手段からの前記未決定の要求信号を取除くために配列される。
(21)前記メモリアクセス制御手段は前記論理手段に結合されてかつ前記内部動作可能信号に応答して修飾された動作可能信号を与えるための動作可能手段をさらに含む。
(22)前記状態マシーンは前記修飾された読出信号、前記未決定の要求信号がないことおよび前記第2の状態にあることに応答して前記第2のプロセッサクロックパルスの次の第1の位相になるとすぐ前記第1の状態へと続いて前記完成された外部アクセスを終結させる。
(23)前記マイクロプロセッサは外部ソースから前記メモリクロックパルスを受信するための入力を含む。
(24)前記マイクロプロセッサは前記メモリクロックパルスを与えるためのクロック発生器と前記メモリクロックパルスを前記外部メモリに与えるための出力とを含む。
(25)本発明の別のマイクロプロセッサは、外部メモリにアクセスするように配列されたマイクロプロセッサであって、外部メモリは外部アドレスバスによって前記マイクロプロセッサに結合されて第1の周波数でメモリクロックパルスを前記マイクロプロセッサと前記外部メモリとに与えて前記バスを介して前記メモリのアクセス速度を制御するメモリクロックと同期して読出しおよび記憶動作を実行し、
第2の周波数でクロックパルスを発生して前記マイクロプロセッサの処理速度を制御する内部クロックと、
前記マイクロプロセッサが前記外部メモリにアクセスしようとするときに外部メモリアドレスを与える中央処理装置と、さらに
前記外部メモリアドレスが前記バスを介して前記外部メモリに伝えられようとするときを制御して前記外部メモリの前記同期アクセスを可能にし、かつ前記第1の周波数に等しい前記第2の周波数を示す第1のレベルかまたは予め定められた多数の前記第1の周波数である前記第2の周波数を示す第2のレベルかを有する速度制御信号を受信するための速度制御入力を含むバスインタフェース装置とを含み、前記バスインタフェース装置は前記速度制御信号レベル、前記メモリクロックおよび前記内部クロックに応答して、前記メモリクロックと前記内部クロックとがお互いに第1の予め定められた位相関係にあって前記マイクロプロセッサによる前記外部メモリの前記同期アクセスを得る場合に、前記外部メモリアドレスが前記バス上に置かれることを引起こすための制御手段を含む。
上記マイクロプロセッサは以下のように構成することもできる。
(26)前記バスインタフェース装置は複数個の制御ラインによって前記外部メモリに結合されるように配列され、かつ前記制御手段は前記メモリクロックと前記内部クロックとがお互いに前記第1の予め定められた位相関係にある場合に、前記バスインタフェース装置が制御ラインの選択されたラインを介して前記外部メモリに第1のアクセス制御信号を与えることを引起こすように配列される。
(27)前記バスインタフェース装置は前記制御ラインの選択されたラインを介して前記外部メモリから第2のアクセス制御信号を受信するように配列され、かつ前記制御手段は前記メモリクロックと前記内部クロックとがお互いに対して第2の予め定められた位相関係にある場合に、前記バスインタフェース装置が前記メモリから前記第2の制御信号を受信することを可能にするように配列される。
(28)前記予め定められた多数は2に等しい。
(29)前記メモリクロックパルスは第1の位相部分と第2の位相部分とを含み、前記外部メモリは前記第1の位相部分の間前記マイクロプロセッサから前記メモリアドレスと前記第1のアクセス制御信号とを受信し、かつ前記第2の位相部分の間前記マイクロプロセッサへ前記第2のアクセス制御信号を与えるように配列され、かつ前記制御手段は前記第1の位相部分の間前記マイクロプロセッサが前記アドレスと前記制御信号とを前記外部メモリに与えることを可能にし、かつ前記第2の位相部分の間前記マイクロプロセッサが前記外部メモリから前記第2の制御信号を受信することを可能にするための可能化手段を含む。
(30)前記内部クロックは第1および第2のプロセッサクロックパルスを発生するように配列され、前記第1および第2のプロセッサクロックパルスは前記第2の周波数であり、第1および第2のクロックパルス位相を有し、かつ反対の位相関係にあり、前記可能化手段は前記速度制御信号第1のレベルに応答して各前記第1のクロックパルス第1の位相と前記メモリクロックパルス第1の位相部分との一致があるとすぐ前記マイクロプロセッサが前記アドレスおよび第1の制御信号を前記外部メモリに与えることを可能にし、かつ各前記第2のクロックパルス第1の位相と前記メモリクロックパルス第2の位相部分との一致があるとすぐ前記マイクロプロセッサが前記外部メモリから前記第2の制御信号を受信することを可能にする。
(31)前記可能化手段は前記速度制御信号第2のレベルにさらに応答して1つおきの前記第1のクロックパルス第1の位相と前記メモリクロックパルス第1の位相部分との一致があるとすぐ前記マイクロプロセッサが前記アドレスと第1の制御信号とを前記外部メモリに与えることを可能にし、かつ1つおきの前記第2のクロックパルス第1の位相と前記メモリクロックパルス第2の位相部分との一致があるとすぐ前記マイクロプロセッサが前記第2の制御信号を前記外部メモリから受信することを可能にする。
(32)前記可能化手段は駆動出力制御信号を発生して前記マイクロプロセッサが前記アドレスと第1の制御信号とを前記外部メモリに与えることを可能にし、かつ可能化入力制御信号を発生して前記マイクロプロセッサが前記第2の制御信号を前記外部メモリから受信することを可能にするための手段を含む。
(33)前記可能化手段は前記メモリクロックパルス、前記速度制御信号ならびに前記第1および第2のプロセッサクロックパルスに応答して前記駆動出力および可能化入力制御信号を発生する。
(34)前記マイクロプロセッサは双方向データバスによって前記外部メモリに結合されるように配列され、前記マイクロプロセッサは読出しアクセスの間前記可能化入力制御信号に応答して前記外部メモリからデータを受信し、かつ記憶アクセスの間前記駆動出力制御信号に応答して前記外部メモリへデータを与えるように配列される。
(35)前記中央処理装置に結合されて前記外部メモリアドレスを受信し、かつ前記バスインタフェース装置に結合されて前記駆動出力制御信号を受信し前記駆動出力制御信号に応答して前記アドレスバス上に前記外部メモリアドレスを置くアドレスバスインタフェースをさらに含む。
(36)前記中央処理装置に結合されて前記中央処理装置から前記外部メモリに与えられるべきデータを受信し、かつ前記外部メモリから受信されたデータを前記中央処理装置へ与えるためのデータバスインタフェースをさらに含み、前記データバスインタフェースはまた前記バスインタフェース装置に結合されて前記駆動出力制御信号に応答して前記中央処理装置からのデータを前記データバス上に置き、かつ前記可能化入力制御信号に応答して前記外部メモリからのデータを受信する。
(37)前記バスインタフェース装置、前記アドレスバスインタフェースおよび前記データバスインタフェースは前記駆動出力制御信号によって可能化されて前記メモリクロックパルスと同期に前記第1の制御信号、前記アドレスおよび前記データを前記外部メモリに与えるように配列されたバッファを出力する。
(38)前記出力バッファは前記駆動出力制御信号に応答して前記第1の制御信号、アドレスおよびデータを最初に駆動するための激しい駆動手段と前記駆動出力制御信号の終結後前記第1の制御信号、アドレスおよびデータを維持するための弱い駆動手段とを含む。
(39)前記出力バッファは前記外部メモリに与えられるべき前記第1の制御信号、前記アドレスおよび前記データの入力レベルを受信するための入力を含み、前記マイクロプロセッサは前記駆動出力制御信号の前に前記入力レベルを前記出力バッファ入力に与えるように配列され、かつ前記出力バッファは前記入力に結合されて前記入力レベルを一時的に保持するためのラッチを含む。
(40)前記バッファは前記駆動出力制御信号に応答して前記ラッチから前記入力を分離して前の入力レベルが前記外部メモリに与えられるときに前記入力での入力レベルが更新されることを許容するための分離手段を含む。
(41)前記出力バッファは前記更新された入力レベルを保持する前記入力ラッチに先立って前記駆動出力制御信号の終結に応答して前記前の入力レベルを前記激しい駆動手段から前記弱い駆動手段へ転送するように配列される。
(42)前記出力バッファは前記転送された入力レベルを保持するための第2のラッチと前記駆動制御信号の終結に応答して前記更新された入力レベルから前記第2のラッチを分離するための第2の分離手段とを含む。
(43)前記バスインタフェース装置は前記外部メモリから前記第2のアクセス制御信号の1つを受信するための少なくとも1つの入力を含み、前記入力は前記可能化入力制御信号、前記メモリクロックパルスの前記第2の位相部分および前記第2のプロセッサクロックパルスの前記第1の位相部分とに応答して前記外部メモリから前記第2のアクセス制御信号を受信するための論理手段を含む。
(44)前記外部メモリからの前記第2のアクセス制御信号は外部アクセスの成功した完成を示す動作可能信号であり、前記論理手段は前記動作可能信号に応答して内部動作可能信号を与えるように配列され、かつ前記マイクロプロセッサは前記内部動作可能信号に応答して前記完成された外部アクセスを終結させる。
(45)前記バスインタフェース装置は制御装置を含み、前記制御装置は少なくとも第1および第2の状態を有する状態マシーンを含み、前記第2の状態は外部アクセスを始めてかつ外部アクセスを完成まで継続させるためのものでありかつ前記第1の状態は前記完成されたアクセスを終結させるためのものである。
(46)前記中央処理装置は外部アクセス要求信号を与えるように配列され、前記制御装置は前記外部アクセス要求信号に応答して未決定の要求信号を発生するためのラッチ手段を含み、かつ前記状態マシーンは前記未決定の要求信号、前記可能化入力制御信号および前記第1の状態にあることに応答して前記第2のプロセッサクロックパルスの次の第1の位相になるとすぐ前記第2の状態に続いて前記外部アクセスを開始する。
(47)前記状態マシーンは前記外部アクセスを開始するとすぐ前記ラッチ手段から前記未決定の要求信号を取除くように配列される。
(48)前記制御装置はさらに前記論理手段に結合されて前記内部動作可能信号に応答して修飾された動作可能信号を与えるための動作可能手段を含む。
(49)前記状態マシーンは前記修飾された読出信号、前記未決定の要求信号がないことおよび前記第2の状態であることに応答して前記第2のプロセッサクロックパルスの次の第1の位相になるとすぐ前記第1の状態に続いて前記完成された外部アクセスを終結させる。
(50)前記マイクロプロセッサは、外部ソースから前記メモリクロックパルスを受信するための入力を含む。
(51)前記マイクロプロセッサは前記メモリクロックパルスを与えるためのクロック発生器と前記メモリクロックパルスを前記外部メモリに与えるための出力とを含む。
(52)本発明の出力バッファは、外部バスを介して外部メモリに出力を駆動するためにマイクロプロセッサで使用するための出力バッファであって、
入力信号レベルを受信するための入力と、
前記入力信号の前記レベルで前記外部バスを駆動するための出力と、
制御信号を受信するための制御入力とを含み、前記制御入力は前記出力に結合されて前記制御信号に応答して前記入力信号の前記レベルで前記出力が前記外部バスを駆動することを引起こし、さらに
前記入力と前記出力との間に結合されてかつ前記制御入力に結合されて前記制御信号に応答して前記出力から前記入力を分離して前記外部バスが前記入力信号レベルで駆動されている間に前記入力が新しい入力信号レベルで更新されることを可能にするための分離手段を含む。
上記出力バッファは、下記のように構成してもよい。
(53)前記出力は前記制御信号に応答して前記入力信号の前記レベルで前記バスを最初に駆動するための激しい駆動手段と、前記制御信号の終結後前記入力信号の前記レベルで前記バスを駆動するための弱い駆動手段とを含む。
(54)前記出力バッファはさらに前記分離手段と前記出力との間に結合されて前記入力レベルを一時的に保持するための第1のラッチを含む。
(55)前記出力バッファは前記制御信号の終結に応答して前記入力信号レベルを前記激しい駆動手段から前記弱い駆動手段へと転送するように配列される。
(56)前記出力バッファは前記転送された入力レベルを保持するための第2のラッチと、前記制御信号の終結に応答して前記更新された入力レベルから前記第2のラッチを分離するための第2の分離手段とを含む。
新規であると考えられるこの発明の特徴は前掲の特許請求の範囲で詳細に述べられる。この発明は他の目的および利点と共に添付の図面と共に以下の説明を参照することによって最もよく理解され、幾つかの図において類似の参照番号は同一の要素を示す。
マイクロプロセッサ16はマイクロプロセッサ16と外部メモリ18との間にアクセス制御信号を伝える複数個のアクセス制御ライン40、42および44によってメモリ制御装置20に結合される。制御ライン40および42はマイクロプロセッサ16からライン40を介する制御信号*REQおよびライン42を介するR*Wを含むメモリ制御装置20へ第1のアクセス制御信号を伝える。*REQはメモリアクセスを要求するとすぐマイクロプロセッサ16によって発生される制御信号である。この信号が活性(ロー)である場合に、アクセスのためのアドレスはマイクロプロセッサ16と主要メモリ22との間に結合されたアドレスバス46上に現われる。R*Wはマイクロプロセッサアクセスが読出し(ロード)アクセスであるか書込(記憶)アクセスであるかを示す制御信号である。もしアクセスが読出しアクセスであれば、この信号は高く、かつもしアクセスが書込アクセスであればこの信号は低いであろう。
以前に説明されたように、外部アクセスが完成した場合に、外部メモリは外部制御ライン44を介してロー論理レベルの形態で動作可能信号を与える。動作可能信号はインバータ294および296によってバッファされ、トランジスタ298が導通することを引起こすメモリクロックパルスの第2の位相部分(低い位相)とトランジスタ302が導通することを引起こす第2のプロセッサクロックパルスの第1の位相(高い位相)との一致があるとすぐラッチ304に伝えられる。動作可能信号はそれからラッチ304でラッチされて非反転バッファ306を介してNANDゲート308の1つの入力に伝えられる。動作可能信号はラッチ304によってNANDゲート308の入力で保持される。入力302での第2の制御信号(ENAINPUT)がアサートする場合には、動作可能信号はインバータ310の出力314で内部動作可能信号(INTRDY)を与えるインバータ310を介して送られる。結果として、外部メモリからの動作可能信号は第2の制御信号(ENAINPUT)がアサートされるまでマイクロプロセッサによって検出されない。すなわち、もし動作可能信号が外部メモリから受信されるが、第2の制御信号がローレベルであれば、バスインタフェース装置制御装置の残りの部分はあたかも動作可能信号がまだ受信されていないかのように作動するであろう。内部動作可能信号は入力312で可能化入力制御信号によって条件づけられるので、バスインタフェース装置の残りの部分はマイクロプロセッサが1Xモードであろうと.5Xモードであろうと同じ態様で機能して外部メモリに同期にアクセスすることを許容される。
12 メモリクロック
14 外部クロック
16 マイクロプロセッサ
18 外部メモリ
20 メモリ制御装置
22 主要メモリ
24 水晶発振器
26 水晶
28 バッファ
Claims (2)
- メモリバスを介して互いに結合されたマイクロプロセッサおよび外部メモリを有するコンピュータシステムにおいて用いられる方法であって、前記外部メモリは周期的なメモリクロック信号を受信して、それに同期して動作する、前記方法は、
プロセッサクロック周波数を持つ周期的なプロセッサクロック信号を、前記マイクロプロセッサの第1入力に供給するステップと、
速度制御信号に応答して、第1または第2の動作モードのうちのいずれか一方を選択するステップと、
前記マイクロプロセッサの第2入力にメモリクロック周波数を持つ周期的なメモリクロック信号を供給するステップであって、前記第1の動作モードにおいては前記プロセッサクロック周波数は前記メモリクロック周波数よりも高く、前記第2の動作モードにおいては前記プロセッサクロック周波数は前記メモリクロック周波数に等しいステップと、
制御信号をアクティブにすることにより、前記周期的なプロセッサクロック信号に同期して前記マイクロプロセッサからメモリアクセスを要求するステップと、
前記周期的なメモリクロック信号と前記周期的なプロセッサクロック信号とが互いに所定の位相関係にあるときに、前記メモリバスにメモリアドレスを出力するステップと、
前記マイクロプロセッサを前記プロセッサクロック周波数で継続動作させつつ、前記メモリアクセスの要求に応答して前記周期的なメモリクロック信号に同期させて前記マイクロプロセッサによって前記メモリバスにおけるメモリアクセスを実行するステップとを含む方法。 - メモリバスを介して互いに結合されたマイクロプロセッサおよび外部メモリを有するコンピュータシステムにおいて用いられる方法であって、前記マイクロプロセッサは中央処理装置とメモリアクセス回路とを有し、前記外部メモリは周期的なメモリクロック信号を受信して、それに同期して動作する、前記方法は、
プロセッサクロック周波数を持つ周期的なプロセッサクロック信号を前記中央処理装置に供給するステップと、
メモリクロック周波数を持つ周期的なメモリクロック信号を前記メモリアクセス回路に供給するステップと、
速度制御信号に応答して第1または第2の動作モードのうちのいずれか一方を選択するステップであって、前記速度制御信号が前記第1の動作モードを選択させるときは前記プロセッサクロック周波数は前記メモリクロック周波数よりも高く、前記速度制御信号が前記第2の動作モードを選択させるときは前記プロセッサクロック周波数は前記メモリクロック周波数に等しいステップと、
前記周期的なプロセッサクロック信号に同期してアクセス要求を前記中央処理装置によって発生させるステップと、
前記アクセス要求を前記メモリアクセス回路に供給するステップと、
前記周期的なメモリクロック信号と前記周期的なプロセッサクロック信号とが互いに所定の位相関係にあるときに、前記メモリバスにメモリアドレスを出力するステップと、
前記中央処理装置を前記プロセッサクロック周波数で継続動作させつつ、制御信号をアクティブにすることにより、前記アクセス要求に応答して、前記周期的なメモリクロック信号に同期させて、前記メモリアクセス回路によって前記メモリバスにおけるメモリアクセスを実行するステップとを含む方法。
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