JPH07507406A - システム・クロック速度コントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 システム・クロック速度コントローラ 発明の背景 「ラップトツブ」コンピュータと呼ばれているポータプル・コンピュータの持運 び容易性は、いうまでもな（、そのコンピュータの全体寸法と総重量とに左右さ れる。この数年来、ラップトツブ・コンピュータの生産者にとっての至上命題は 、新たに製造するコンピュータ重量を間断なく軽量化し続けると共に、しかもそ のコンピュータの計算機としての能力は、一定の水準に維持するか、或いはむし ろ更に向上させねばならないということであった。事実、ラップトツブ・コンピ ュータにおける小型軽量化、計算速度の高速化、及び情報記憶容量の増大に関す る最近の進歩の速度には目を見張るものがある。また、間断なく続いた全体寸法 の小型化の結果、最も新しいハンドベルト型の製品は、その名も「ノートブック 型」コンピュータと呼ばれるまでになっている。

コンピュータの総重量のうち、電源、即ちバッテリが占める割合は決して小さく ない。かつては数ポンド（１ボンド＝約４５０グラム）の重さのバッテリでも普 通に使用されていたが、現在ではバッテリの重量は、ボンド単位ではなくオンス 単位（１オンス＝約２８グラム）で計られる程度のものでなければならなくなっ ている。つい最近までのバッテリは、そのバッテリの重量だけで、現在のコンピ ュータのバッテリまでも含めた総重量を超えていた。現在では、ノートブック型 コンピュータを製造するならば、その製品の総重量を約６ポンド（約２．７キロ グラム）程度に抑えることが望まれており、そのうち、電源の重量に当てること ができるのは、僅か１ボンド（約４５０グラム）に過ぎない。

一般的に、バッテリの容量は、そのバッテリの寸法に左右される。従って、バッ テリ寸法を小さくすれば、その電源容量が低下せざるを得ない。典型的な例では 、コンピュータ・システムをバッテリで駆動する際の可能な駆動時間は、連続使 用の場合で約２時間程度までである。コンピュータ・システムの消費電力を小さ くすれば、バッテリを交換ないし再充電せずにコンピュータ・システムを駆動す ることのできる時間を延長することができる。そのため、この数十年来、ディジ タル・エレクトロニクスの小型化及び高集積化が急速に進められており、その結 果、ディジタル回路の消費電力は著しく小さなものとなってる。

ポータプル・コンピュータの小型化及び軽量化は間断なく続いているが、−通り の構成要素を装備しておかねばならないことには変わりはない。装備しておくべ き構成要素には、例えば、ハードディスク・ドライブ、フロッピーディスク・ド ライブ、ディスプレイ、キーボード、それにプロセッサ等がある。これら構成要 素はいずれも、多かれ少なかれ電力を消費する。従来の省電力のための方式には 、これら構成要素のうちの１つないし幾つかについて、その構成要素が使用され ていないときには、その構成要素への電力の供給を停止するようにした方式が多 々見られたが、実際に使用したときの問題として、それら構成要素のうちのある もの（例えばディスプレイ等）については、コンピュータの使用中は動作状態の ままに維持しておくことが、ユーザにとって必要である。

ポータプル・コンピュータにおいては、また特にノートブック型コンピュータで は、以上に加えて更に、放散せねばならない熱の量を減らすことも望まれている 。ロジック素子から発生する熱の量をできる限り減らすためには、そのロジック 素子をＣＭＯ５形のものとすれば良く、なぜならばＣＭＯ３形のロジック素子は 、ＴＴＬ形やＥＣＬ形のロジック素子のように電流が連続的に流れておらず、ス イッチング時にしか電流が流れないからである。ただし、６ＭＯ８形のロジック 素子を使用した場合でも、熱の発生を完全に回避できる訳ではない。発生した熱 を放散するために従来はヒート・シンクや冷却ファン等のデバイスを使用してお り、それによって動作可能温度を維持するようにしていた。しかしながら、その 種のデバイスを使用すれば、コンピュータの全体寸法及び総重量がその分増大せ ざるを得ない。のみならず、冷却ファン等のデバイスを使用した場合には、更に そのデバイス自体がシステムのバッテリの電力を消費するため、バッテリが充電 状態でいられる時間が更に短縮されてしまう。

電力消費量及び熱発生量を小さく抑えるためには、システム・クロックのクロッ ク速度を低下させれば良い。しかしながら、フォアグラウンド処理とバックグラ ウンド処理とを含めた全てのプロセッサ機能の処理速度と、プロセッサの入出力 の帯域幅とは、システム・タロツク速度に左右される。それゆえ、システム・ク ロック速度を低下させるという方法を採用することには問題があり、それは、シ ステム・クロック速度を低下させることによって、性能が劣化するからである。

例えば、情報処理のタスクを完了するまでにかかる時間は、クロック速度に比例 している。ユーザに、可能な最大限の性能を提供するためには、システムが可能 な最高の速度で動作するようにしておかねばならない。更には、バックグラウン ド処理のうちには、例えば通信プログラムやファクシミリ・スプーラ−等のよう に、システム・クロック速度を低下させたならば、正常に動作できなくなるもの もある。

ポータプル・コンピュータの必要電力量を低く抑えるための従来の方式の１つに 、ソフトウェアに然るべき信号を発生させ、その信号によって、そのソフトウェ アが現在、ユーザからの入力を待っている待ち状態にあり、システム・クロック 速度を低下させるべきであるということとを表示させるようにした方式があった 。

この方式では、例えばキーの押下等の待ち事象が発生したならば、そのソフトウ ェアが、クロック速度を高速化する処理を開始する。このときのクロック速度を 高速化する処理は、ユーザに気付かれずに行なうことができる。ただし、クロ・ ツク速度を低下させることによって通信等のその他のバックグラウンド・タスク に悪影響が及ぶおそれがあるため、一般的に、そのシステムがネットワークに接 続されているときには、プロセッサの動作速度を低下させないでおくことが奨め られている。そうしておかねばならないとしても、それによって不都合が生じる ことは一般的になく、なぜならば、システムがネットワークに接続されていると きは、通常そのシステムは、壁の電源コンセントに接続できる状況にあるからで ある。

実際に、様々なシステムのうちには、そのシステムがバッテリ電源で駆動されて いるときにだけ、即ち、バッテリで駆動されていることからそのシステムがネッ トワークに接続されていないと推定されるときにだけ、クロック速度を低下させ るようにしたものもある。

発明の概要 たとえ使用可能な電力の大きさに制約がない場合であっても、クロ・ツク周波数 を低速化し得るようなシステムとしてお（ことが望ましく、それは、それによっ てシステムが発生する熱をできる限り少なくすることができるからである。発生 熱量をできる限り少なくすることによって冷却ファンの必要性が低下し、場合に よっては冷却ファンを不要化することもでき、また、交流−直流変換電源の寸法 を小型化することもできるため、装置の全体寸法を小型化し総重量を軽減するこ とが可能になる。本発明では、システムが待ち状態にある間は常にシステム・ク ロック周波数を低下させておき、ただしその間に、より高いクロック周波数が必 要であることを示す何らかの状況が生じたならば、クロック制御回路がその状況 に応答して即座に、そのシステム・クロック周波数を元の通常周波数へ復帰させ るようにしている。

本発明によれば、処理装置が、メモリに格納されているソフトウェア・ルーチン を実行し、その実行の際の周波数は、クロック制御回路が発生しているシステム ・クロックによって定められる通常周波数である。クロック制御回路は、処理装 置の中で実行されているソフトウェア・ルーチンに応答してシステム・クロック を低速化する回路部を含んでいる。システム・クロ・ツクを低下させておくのは 、例えば、アプリケーション・ソフトウェアがキーの押下を待っている間等であ る。

クロック制御回路は更に、処理装置への割込みに応答して、いかなるソフトウェ ア・ルーチンとも無関係にシステム・クロックを通常周波数へ復帰させる回路部 を含んでいる。好適実施例においては、クロック制御回路は、処理装置が発する 割込み肯定応答（ａｃｋｎｏｗｌｅｄｇｅ）を表わすシステム・バス上の信号を デコードしたならば、システム・クロックを通常周波数へ復帰させるようにして いる。

好ましくは、アプリケーション・ソフトウェアが、基本人出カシステム（ＢｉＯ ２）ソフトウェアのルーチンの中の待ちサイクルを開始させ、そしてこのＢＩＯ Ｓソフトウェアのルーチンが、周期的にシステム・クロックを低速周波数にセッ トさせるようにしておくのが良い。また、このＢＩＯＳソフトウェアを、待ち事 象が発生したならば、クロック制御回路に、システム・クロ・ツクを通常周波数 へ復帰させるものとしておくのが良い。

ハードウェア条件を緩和するためには、システムが周波数を変更する際に、周波 数を段階式に変更して行くようにしておけば良い。第１回の段階的な周波数の変 更と第２回の段階的な周波数の変更とは、処理装置が発する割込み肯定信号に応 答する信号がデコードされたならば開始されるようにしておくことができる。

それらに続いて更に段階的な周波数の変更を行なう場合には、その段階的な周波 数の変更が、遅延させた割込み肯定信号によって開始されるようにしておくこと ができる。

好ましくは、システム・クロックが第１クロツク信号とこの第１クロツク信号の ２倍の周波数の第２クロツク信号とを発生するようにしておき、また、クロック 制御回路が、現在の第１クロツク信号と、現在の第２クロツク信号と、新たな第 ２クロツク信号とのタイミングによって制御される時に、新たな第２周波数選択 信号をラッチするようにしてお（のが良い。

本発明の具体的な一実施例においては、クロック・ソースが、システム・クロッ クとして使用可能な全てのクロック信号を発生するようにしている。また、選択 回路が、それら使用可能なりロック信号のうちの１つをシステム・クロックとし て選択するようにしている。この選択回路は、処理装置の中で実行されているソ フトウェア・ルーチンから新たなシステム・クロック周波数を選択するためのデ ータ入力を受け取るようにしたソフトウェア応答回路を含んでいる。この選択回 路は更に、現在のシステム周波数と通常クロック周波数とに応じた新たなシステ ム・クロック周波数を選択するようにした割込み応答回路を含んでいる。これら ソフトウェア応答回路と割込み応答回路との一方から発せられた新システム・ク ロック選択信号は、周波数レジスタへ供給されてラッチされる。周波数レジスタ の中に新システム・クロック選択信号をラッチするラッチ動作は、現在のシステ ム・クロックと選択されたシステム・クロックとの間の位相関係を適切に確立し てクロックのデユーティ・サイクルを適切に維持するための回路によって、同期 が取られるようにしである。

通常クロック周波数は、処理装置の中で実行されているソフトウェア・ルーチン がその値をレジスタの中へ書き込み、その書き込まれた値を、割込み応答回路が 読み取るようにしても良い。またソフトウェアが、低速周波数の表示をレジスタ の中に格納するようにしても良い。また、割込み応答回路を然るべ（イネーブル することにより、第１の割込み肯定信号に応答して周波数における第１の段階が 行なわれ、必要ならば第２の割込み肯定信号に応答して第２の段階が行なわれ、 更に必要ならば遅延させた割込み肯定信号に応答して第３の段階が行なわれるよ うにすることもできる。好ましくは、システムが第１システム・クロック信号と この第１システム・クロック信号の２倍の周波数の第２システム・クロック信号 とを発生するようにしておき、また、クロック制御回路が、クロック周波数の切 換動作を、現在の第１システム・クロック信号と、現在の第２システム・クロッ ク信号と、新たな第２システム・クロック信号とに同期させる。

図面の簡単な説明 本発明の以上の目的、特徴、及び利点、並びにその他の目的、特徴、及び利点が 、以下に提示する、添付図面に示した本発明の好適実施例についてのより詳細な 説明から明らかになる。尚、添付図面においては、異なった図に示されていても 同一の構成要素であれば同一の引用符号を付しである。

図１は、入力デバイスとしてスタイラスを備えたラップトツブ・コンピュータの 斜視図である。

図２は、図１に示したコンピュータの、電子回路の部分のシステム・ブロック図 である。

図３は、本発明を構成しているソフトウェアの概要を示した模式図である。

図４は、図２中のシステム・クロック制御回路ブロック図である。

図５は、図３中のＢＩＯＳソフトウェアの待ちループ・ルーチン並びにＢｉＯ２ の高速化ルーチンのフローチャートである。

図６は、図４中のクロックＭＵＸ制御回路の概略図である。

図７は、図６の回路の、割込み肯定応答サイクルに対する応答を例示したタイミ ング・チャートである。

図８は、図６中の周波数／位相デコーダのロジック図である。

図９は、図６中の周波数レジスタ／シンクロナイザ並びに図４中のクロック・マ ルチプレクサの概略図である。

図１０Ａは、周波数を１６ＭＨｚから８ＭＨｚへ低速化するときの動作を例示し たタイミング・チャートであり、図１０Ｂは、周波数を８ＭＨｚから１６ＭＨｚ へ高速化するときの動作を例示したタイミング・チャートである。

好適実施例の説明 図１には、本発明の実施例にかかるポータプル・コンピュータであるラップトツ ブ・コンピュータを示した。ハウジング１２は、その全体寸法を１２Ｘ１２Ｘ１ ゜５インチ（約３０５Ｘ３０５Ｘ３８ミリメートル）に納まる寸法にしである。

ハウジング１２の中には、マイクロプロセッサを使用したコンピュータのフル・ システムと、ハードディスク・ドライブとが収容されている。ユーザ・インター フェースは、液晶ディスプレイ１４とスタイラス１６とによって提供されるよう にしである。即ち、ディスプレイ１４に対するスタイラス１６の相対的な位置が 、ディスプレイ１４に重ねられている透明テンプレートによって検出されるよう にしである。更に、このシステムにキーボードを接続するためのボートも装備さ れている（示さず）。このシステムは、壁のコンセントから電源を取ることもで き、また、４個のＣ形二ノカド電池を組合せたバッテリを電源とすることもでき るようにしである。バッテリは、その中の各々のニッカド電池を定格電圧が約１ ．５ボルトのものとし、このバッテリの全体では最大電圧が５．７〜６．６ボル トとなるようにし、この電圧を５．５ボルトにクランプする。このバッテリの重 量は、約１ポンド（約４５０グラム）であり、一方、このバッテリを含めたシス テムの総重量は約５ボンド（約２．３キログラム）である。

図２は、システム・ブロック図を示している。中央処理装置（ＣＰＵ）１８には 、例えばインテル社製の「８０３８６ＳＸ」型マイクロプロセッサ等を用いるこ とが好ましい。ＣＰＵ１８は、システム・バス・アダプタ２０を介して、システ ムの中のその他の構成要素との間で通信を行なう。システム・バス・アダプタ２ ０には、ウェスタン・ディジタル・チップセットのものを使用することができ、 ｒＷＤ６０００Ｊ、ｒＷＤ６０１０Ｊ、ｒＷＤ６０２０Ｊ、それに「ＷＤ　３０ ３６」等の型番のものがある。システム・バス・アダプタ２０は、バス仲裁（ａ ｒｂｉｔｒａｔｉｏｎ）回路と、割込みコントローラと、直接メモリ・アクセス ・コントローラ（ＤＭＡコントローラ）とを含んでいる。ＣＰＵ１８は、このシ ステム・バス・アダプタ２０を介して、システム・メモリ２２、ＢＩＯ５用プロ グラマブル・リード・オンリ・メモリ（ＦＲＯＭ）２１、直並列通信コントロー ラ２３、及びシステム・バス２４との間で通信を行なう。システム・バス２４の 上には、システム・クロック制御回路２６が置かれている。後に詳述するが、こ のシステム・クロック制御回路２６は、クロック・ソース２８から６４ＭＨｚ（ メガヘルツ）のクロック信号を受け取って、クロック信号ＣＬＫと、このクロッ ク信号ＣＬＫの２倍の周波数のクロック信号ＣＬＫ２とを発生する。また、本発 明のこの実施例では、クロック信号ＣＬＫ２を、４ＭＨｚ、８ＭＨｚ、１６ＭＨ ｚ、及び３２ＭＨｚのうちの任意の周波数に設定し得るようにしである。

システム・バス２４の上には更に、ディジタル信号処理装置（ＤＳＰ）サブシス テム３０と、ビデオ・グラフィックス・アダプタ（ＶＧＡ）４６と、システム・ バス・インターフェース３２とが置かれている。これらのうち、システム・バス ・インターフェース３２は、小規模コンピュータ・システム・インターフェース ・デバイス（ＳＣ３Ｉデバイス）３４、ハード・メモリ・ディスク３６、及びユ ーザ・インターフェース３８との間の通信を可能にしている。５ＣＳＩデバイス ３４は、例えば、システムに外部メモリ・ディスク・ドライブを接続するときな どに使用される。ユーザ・インターフェース３８は、このシステムに接続されて いるディスプレイ装置電子回路４０やスタイラスのタブレット４２、そしてキー ボード４４へのインターフェースを提供する。ディスプレイ装置４０は、ユーザ ・インターフェース３８を介してビデオ・グラフィックス・アダプタ４６と共用 されている。構成要素の全ては、電源４７から電力を得ており、この電源４７の 中にはバッテリが含まれている。

図３は、システム・クロックの低速化及び高速化の手順の概要を示した図である 。アブリケーンヨン・ソフトウェア４８を処理（プロセッシング）しているとき には、システムは通常周波数で動作しており、この通常周波数は、ユーザがソフ トウェアを介して設定されるか、またはＣＬＫ２に対する３２ＭＨｚのデフオー ルド周波数である。一方、このシステムが、プロセッシングを更に進めるために 何らかの事象、例えばキーの押下やスタイラス１６の移動操作等、が発生するの を待たねばならない状況になったならば、ＦＲＯＭ２１は待ちループ５０に入る 。ＢＩＯＳソフトウェアは、この待ちループの中にある間、周期的にシステム・ クロック制御回路２６に対して要求を発して、システム・クロック周波数を、ユ ーザが予め設定したか或いはデフオールドで規定された最低クロック周波数に、 低速化させる。キーの押下等の待ち事象が発生し、それがＢＩＯＳソフトウェア によって検出されたならば、ＢＩＯＳソフトウェアは高速化ルーチン５２へ入る 。

この高速化ルーチンの中へ入ったならば、ＢＩＯＳソフトウェアは、システム・ クロック制御回路２６へ向けて信号を送出して、クロック速度を通常動作周波数 に高速化させる。この後システムは、アプリケーション・ソフトウェア４８ヘリ ターンして、その待ち事象に対して然るべき応答をする。

本発明が解決する問題は、待ち事象以外の事象もまた発生し得るという問題であ る。更に詳しくは、その待ち事象以外の事象が、即座にシステム・クロックを高 速化しなければ情報が失われてしまう種類の事象であることもあり得るという問 題である。例えば、直並列通信コントローラ２３を介してデータが到着し始めた ときに、もしシステムが即座に通常動作周波数に復帰しなかうたならば、そのデ ータが失われてしまう可能性が大きい。

本発明のこの実施例では、システム・クロック制御回路２６にシステムを監視さ せ、そこに発生する割込みを検出させるようにしている。割込みが検出されたな らば、このシステム・クロック制御回路２６のハードウェアが、いかなるソフト ウェアのルーチンとも無関係に、即座にＣＬＫ及びＣＬＫ２をそれらの通常周波 数に復帰させる。従って、割込み処理機構５４がその割込みに対する応答をする 時点では、既にシステムは通常周波数で動作している。この割込み処理機構のル ーチンが終了するまで、／ステムはそのまま通常動作周波数に維持される。そし て、次に、このルーチンに割り込まれたために中断されていたルーチン、この場 合はＢＩＯ８の待ちループ５０、ヘリターンする。この待ちループ５０には、周 期的に実行されるクロック周波数の低速化の手順を組み込んであるため、現時点 でのクロック周波数の状態の如何にかかわらず、この後システムは速やかに、低 速周波数で動作する状態へ復帰する。

図４は、システム・クロック制御回路２６のブロック図である。図示の回路は４ 個のレジスタ５６．５８．６０、及び６２を含んでおり、それらはシステム・バ ス２４に接続されている。それらのレジスタの中に、アプリケーション・ソフト ウェア４８がデータを書き込めるようにしてあり、その書き込んだデータを、Ｂ ＩＯＳソフトウェアが低速化ないし高速化の手順を実行する際に利用したり、シ ステム・クロック制御回路２６のハードウェアが高速化の手順を実行する際に利 用するようにしている。より詳しく説明すると、レジスタ５６は、２個のビット の中に、ユーザまたはデフオールドによって選択された最低クロック周波数を記 憶する。それら２個のビットは、ＣＬＫ２の４通りの周波数、４ＭＨｚ、８ＭＨ Ｚ　ｓ　１６　ＭＨｚ　、及び３２ＭＨｚのうちの１つを符号化して表わしてい る。Ｂ■○Ｓソフトウェアは、システムの低速化を実行するときには、レジスタ ５６に示されている周波数にまで低下させる。レジスタ５８は、ＢＩＯＳソフト ウェアが認識している現在クロック周波数を記憶する。この周波数は、ＢＩＯＳ ソフトウェアが周波数の低速化または高速化を実行したときには、その都度設定 し直されるが、一方、割込みに応答して高速化が実行されたときには影響されな い。速度切換イネーブル・レジスタ６０は、ＢＩＯＳソフトウェアが利用するレ ジスタであり、ＢＩＯＳソフトウェアのルーチンがソフトウェアによる低速化な いし高速化を実行している間に、システム・クロック制御回路２６が割込み高速 化を実行することがないように、それを防止するためのレジスタである。通常ク ロック周波数レノスタ６２は、ＢＩＯＳソフトウェアと、割込み高速化を行なう ハードウェアとの両方が利用するレジスタであり、通常動作周波数を設定してお くレジスタである。

クロック・ソース２８から入力信号として６４ＭＨｚのクロック信号を受け取っ ているクロック分周回路６４が、クロック信号ＣＬＫ２をその４通りの可能な周 波数で常時送出しており、従って、４通りの周波数のクロック信号ＣＬＫ２が常 時使用可能となっている。そして、それら４通りの周波数のクロック信号のうち の１つが、クロック・マルチプレクサ（クロックＭＵＸ）６６を介して選択され ることにより、ＣＬＫ２線上へ送出される信号が決定される。更に、ＣＬＫ２信 号をフリップフロップ６８の中で２分の１に分周することによって、ＣＬＫ信号 を発生させている。尚、適当な１つの周波数を選択させているのは、クロックＭ ＵＸ制御回路７０である。

より単純な回路素子等を使用して周波数の切換を簡明に行なえるようにするため に、クロックＭＵＸ制御回路７０は、現在の周波数を２倍にすること及び２分の １にすることだけができる、段階的な周波数の変更のみが可能な回路にしである 。そのため、例えばシステムが現在４ＭＨｚで動作しており、この動作周波数を 、通常動作周波数である３２ＭＨｚへ復帰させるという場合には、このクロック ＭＵＸ制御回路７０は、クロックＭＵＸ６６を通じて先ず８ＭＨｚ、そして１６ ＭＨｚを選択して、復帰させる。また、全ての信号のデユーティ・サイクルと位 相とを適切に維持するためには、周波数を変更するタイミングも重要である。

これらの機能はいずれも、クロックＭＵＸ制御回路７０が果たしている。

図５は、ＢＩＯ３の待ちループ５０及び高速化ルーチン５２のフローチャートで ある。ステップ２５０から低速化ルーチンが始まる。ステップ２５１では、速度 切換イネーブル・レジスタ６０をセットして、低速化ルーチンを実行している間 、ハードウェアによる速度切換割込みが発生しないように、その割込みをディス エーブルする。この待ちループのサイクルの間に割込みがはいり、高速化が実行 されていることもあり得るため、システムは、この待ちルーチンの前回のループ においてＣＬＫ２信号のクロック周波数を低速化した状態であっても、このＣＬ Ｋ２信号が３２ＭＨｚになっているものと想定する。ステップ２５２では、最低 クロック周波数が３２ＭＨｚよりも低い周波数に設定されているか否かを判定す る。もしそうであったならば、ステップ２５４において、クロックＭＵＸ制御回 路７０に、ＣＬＫ２信号の周波数を１６ＭＨｚへ低下させ、その新たな周波数を 現在クロック周波数レジスタ５８の中へ書き込む。続いてステップ２５６におい て、システムは、レジスタ５６に格納しである最低クロック周波数と１６ＭＨｚ とを比較する。もし最低クロック周波数が、それより低い周波数であったならば 、クロックＭＵＸ制御回路７０によって更に周波数を８ＭＨｚに低下させ、その ８ＭＨｚという周波数を現在クロック周波数レジスタ５８の中へ書き込む。最後 に、ステップ２６０において、最低クロック周波数と８ＭＨｚとを比較し、もし 最低クロック周波数が８ＭＨｚよりも低かったならば、ステップ２６２でシステ ムを４ＭＨｚにセットさせる。一方、以上の比較ステップ２５２．２５６．２６ ０のうちのいずれかにおいて、現在クロック周波数と最低クロック周波数とが等 しいと判定されたならば、システムは、そこからステップ２６４を実行すること になる。ステップ２６４では、速度切換イネーブル・レジスタ６０をリセットす ることによって、速度切換及び割込みをイネーブルにする。

続いてシステムは、メモリに記憶させであるステータス・ビットを調べて、待ち 事象が発生したか否かを判定する。もし待ち事象が発生していたならば、システ ムは高速化ルーチン５２へ移行する。一方、待ち事象が発生していなかったなら ば、ＢＩＯＳソフトウェアは、所定時間の待ちステップ２６７を経て戻り、再び ステップ２５０から低速化ルーチンを開始する。ただし、速度切換イネーブルの ステップ２６４と速度切換ディスエーブルのステップ２５１との間の任意の時間 に、割込み高速化が実行されている可能性もあるため、ＢＩＯＳシステムは、各 ループで低速化ルーチンへ入った時点で、そのときのクロック周波数が、レジス タ５８に示されている現在クロック周波数となっているのか、それとも、割込み 高速化が行なわれたために通常クロック周波数とされているのかを、知ることが できない。そのためＢＩＯＳシステムは、低速化ルーチンを実行して行（際に、 システムが高い周波数で動作しているものと想定した処理を実行するようにして いるのである。そのため、例えば、システムのクロック周波数が既に８ＭＨｚで あっても、ステップ２５４を実行するときに短時間ではあるが、その周波数を１ ６ＭＨｚという周波数に増加してしまう。しかしながら、このようにクロック周 波数が上昇してしまっても、その高いクロック周波数が持続する時間は極めて短 く無視することができる。更に、クロックＭＵＸ制御回路７０は、一度にクロッ ク周波数を１段階しか変更させることができない。システムが４ＭＨｚで動作し ており、ＢＩＯＳルーチンがその周波数をステップ２５４で１６ＭＨｚにセット すべきことを示しても、その命令は、クロックＭＵＸ制御回路７０によって無視 される。従って、ステップ２５４を実行しようとしたときにシステムが４ＭＨｚ で動作していたという、最もちぐはぐな状況においては、ステップ２５４ではク ロック周波数の変更は行なわれず、ステップ２５８でその４ＭＨｚのクロック周 波数が８ＭＨｚへ上昇させられることになるが、しかしながら、この周波数も、 極めて短時間のうちにステップ２６２で４ＭＨｚへ低下させられる。

待ち事象が発生したときには、通常、それが発生したこと自体によって割込みが 発生する。例えばキーが押下されると、それによって割込みが発生する。すると 、割込み処理機構が、その事象の発生をＢＩＯＳソフトウェアに知らせるために 、あるビットをセットする。システムはこれを行い、その割込みを放置する。

そして、ＢＩＯＳルーチンが、ステップ２６６において、割込みルーチンによっ てセットされたそのビットをノートする。従って、待ち事象が発生したならば、 システムは、その待ち事象の発生に関わる割込みに応答して、結局は高速化され ることになる。ただし、その割込みが発生したのが、事象の発生の有無をステッ プ２６６でチェックした後であった場合には、そのキーの押下に対応した処理が 実際にＢＩＯＳソフトウェアによって実行される前に、システムは再び低速化さ れてしまう。しかしながら、この低速化の期間は極めて短いため、ユーザがそれ に気付（ことはない。

図５には更に、ＢｒＯ３の高速化ルーチン５２も図示しである。先ず、レジスタ ６０の中のビットをセットすることによりて、速度切換及び割込みをディスエー ブルする。ステップ２７０で、現在クロック周波数と通常クロック周波数とを比 較する。そして、もし現在クロック周波数が、通常クロック周波数と等しいか或 いはそれよりも高かったならば、ステップ２７２において、クロック周波数は既 に回復しているものと解釈し、続いてステップ２８４で割込みをイネーブルする 。一方、現在クロック周波数が通常動作周波数よりも低かったならば、クロック ＭＵＸ制御回路７０を通じて現在クロック周波数を８ＭＨｚにセットさせ、この 新たなりロック速度を現在クロック周波数レジスタ５８に書き込む。この場合、 それまでの現在クロック周波数が４ＭＨｚであったものと想定しているからであ り、従って、ここで現在クロック周波数を８ＭＨｚにセットすることによってク ロック周波数を上昇させることになると推定しているのである。しかしながら、 もしそれまでの現在クロック周波数が、実際には８ＭＨｚであったならば、周波 数の切換は行なわれない。また、それまでの現在クロック周波数が１６ＭＨｚで あったならば、この処理によってクロック周波数が一時的に８ＭＨｚへ低下する ことになるが、ただしそのクロック周波数の低下は極めて短時間しか持続しない ため無視することができる。更に、もしそれまでの現在クロック周波数が３２Ｍ Ｈｚであったならば、このシステムは一度に２段階ないしそれ以上のクロック周 波数の変更を行なえないため、このときのクロック周波数の変更命令は、クロッ クＭＵＸ制御回路７０によって無視されることになる。続いてステップ２７６で も、現在クロック周波数と通常動作周波数とを比較し、もし現在クロック周波数 が、通常動作周波数と等しいか或いはそれよりも小さがったならば、ステップ２ ７８において現在クロック周波数を１６ＭＨｚにセットする。更にステップ２８ ０でも、もう１度クロック周波数の比較を行ない、もしまだ通常動作周波数に達 していなかったならば、ステップ２８２において３２ＭＨｚにセットする。

図６は、クロックＭＵＸ制御回路７０の回路の概略図である。

システム・バス２４からレジスタ７２の中へ、ＡＤＬｆｌｌｌｌｌ信号の制御の 下に４種類の制御信号が周期的にクロックド（ｃｌｏｃｋｅｄ）　している。制 御信号デコーダ７４は、ＣＫＣ３制御信号、ＳＯ制御信号、ｓ１１制御信、及び Ｍ／１０制御信号に応答して動作して、ＢＩＯＳソフトウェアが速度を変更すべ きことを命じる信号を送出したときに、信号ＷＲＩＴＥを送出する。ＣＫＣ３制 御信号がロー、Ｍ／１０制御信号信号がロー、ＳＯ制御信号がロー、そして、８ １制御信号がハイとなることによって、ソフトウェア速度変更を行なうべきこと が表示される。

また、新たなりロック速度は、複数本のデータ線のうちの２本のデータ線上に示 される。ＷＲＩＴＥ信号は、ソフトウェア速度選択デコーダ７６をイネーブルし て、それら２本のデータ線の信号をデコードさせる。

一方、ＡＤＬ制御信号の立下りの時点で、ｓＯ制御信号、３１制御信号、及びＭ ／ＩＯ制御信号がローであったならば、それは、ＣＰＵ１８への割込みが発生し 、それに対してＣＰＵ１８が割込み肯定信号を送出し、その割込み肯定信号がシ ステム・バス・アダプタ２０によって変換されてそれら３つの制御信号をローに したということを表わしている。ＣＰＵ１８からの割込み肯定信号を直接、クロ ック制御回路がモニタするようにするのも１つの方法ではあるが、システム・バ ス２４をモニタする方式とすることによって、クロック制御回路の、特定のＣＰ Ｕプロセッサへの依存性を緩和することができるのである。上記の３つの制御信 号は、制御信号デコーダ７４によってデコードされ、それによって内部割込み肯 定信号ＩＮＴＡＣＫが発生される。この信号によって、割込み高速化が開始され る。

ＣＰＵ１８が発する割込み肯定信号のその１回のサイクルの間に、５Ｏ１ｓ１、 Ｍ／！０の制御信号がローになる有効割込み肯定状態は、２回にわたって発生す る。図７に示したように、これら２回の有効割込み肯定状態は、夫々、ＡＤＬ制 御信号の立下り７９の時点と立下り８１の時点とに、レジスタ７２の中ヘクロツ クトされる。制御信号デコーダ７４から送出されるこれら有効ＩＮＴＡＣＫ出力 によって、割込み速度選択デコーダ７８をイネーブルすることができる。しかし ながら、クロック周波数を変更する３つの段階を、３回に亙って実行しなければ ならない。割込み速度選択デコーダ７８をイネーブルする第３回目の信号を得る ために、ＩＮＴＡＣＫ信号を、ＡＤＬ制御信号でクロックドされるフリップフロ ップ８０にラッチする。そして、遅延された信号とＩＮＴＡＣＫ信号との間のＯ Ｒをゲート８２で取るようにしている。こうすることによって、図７に８４で示 したＡＤＬ制御信号の次回の立下りの時点、即ち、５Ｏ１Ｓ１、Ｍ／１０の３つ の制御信号のデコードによって有効ＩＮＴＡＣＫ信号を得ることができない時点 でも、立下り８１のときに得られたＩＮＴＡＣＫ信号によって、もう１度、割込 み速度選択デコーダ７８をイネーブルする。

割込み速度選択デコーダ７８は、ＭＵＸ選択信号が示している現在クロック周波 数と、図４のレジスタ６２に格納されている通常クロック周波数とを比較する。

レジスタ６０の中のビットによって速度切換がイネーブルされているときには、 割込み速度選択デコーダ７８は、その３本の出力線のうちの１本に、８ＭＨｚ。

１６ＭＨｚ、３２ＭＨｚの３通りの周波数のうち、ＣＬＫ２を次にその周波数へ 切り替えるべき１つの周波数を示す信号を創出する。例えば、ＭＵＸ選択信号が 現在８ＭＨｚにセットされており、通常動作周波数が３２ＭＨｚであるならば、 割込み速度選択デコーダ７８は、次の周波数として１６ＭＨｚを選択する。

新しい選択（ｓｅｌｅｃｔ）信号出力は、デコーダ７６と７８との、いずれか一 方からしか送出されないようにしである。また、それら２つのデコーダ７６と７ ８の出力のＯＲを取っており、これはゲート８４．８６．８８によって行なって いる。

そして新しい選択のビットを、レジスタ９０に格納しておく。レジスタ９０の中 のそれらビットは、それらビットのうちの１つだけがハイ状態であり、それらビ ットは周波数レジスタ／シンクロナイザ９２の中ヘクロンクトされる。このレジ スタは、新局波数を保持し、従ってクロックＭＵＸ６６への入力とすべき選択信 号入力を保持している。ただし、このＭＵＸ選択出力の出力を変更するタイミン グを適切にすることが、クロック信号ＣＬＫ及びクロック信号ＣＬＫ２の位相と デユーティ・サイクルとを適切に維持するため重要である。そのため、このレジ スタ９０の出力を、３２ＭＨｚのクロックに合わせてレジスタ９２の中ヘクロッ クトするようにしており、しかもレジスタ９２が周波数／位相デコーダ９４によ ってイネーブルされた直後にそれを行なうようにしている。クロック周波数を変 更する適切なタイミングは、ＷＡＳラッチ９６に格納されているそれまでのクロ ック周波数（旧クロック周波数）と、レジスタ９０の出力から受け取った新しい クロック周波数（新クロック周波数）と、クロック分周回路６４から常時受は取 っている４通りのクロック信号とによって定められる。

周波数／位相デコーダ９４の詳細なロジックを図８に示した。新クロック周波数 への切換の後に適切な位相及びデユーティ・サイクルを維持できるようにするた めには、旧ＣＬＫ信号と、旧ＣＬＫ２信号と、新ＣＬＫ２信号のサイクルの中の 適切な時点で周波数変更信号を発するようにすれば良い。尚、新ＣＬＫ信号は、 新ＣＬＫ２信号から直接得られるため、そのため図８のロジック回路でそのタイ ミングを考慮する必要はない。また、クロック周波数を一段階低下させると、新 ＣＬＫ２信号と旧ＣＬＫ信号とが同一の信号になる。従って、２種類のＣＬＫ信 号を考慮するだけで、タイミングとデユーティ・サイクルとを適切に維持するこ とができる。

１６ＭＨｚのクロック信号がインバータ９８を介して入力しており、この１６Ｍ Ｈｚのクロック信号は、ゲート１００．１０２．１０６、及び１０８に対しては 必要なＣＬＫ信号ないしＣＬＫ２信号を提供するものであるが、それと共に、図 ８のロジック回路の全てのゲートを駆動している。この信号は、全てのゲートの 出力を同期させることにより、ＯＲゲート１１２、Ｄ型フリップフロップ１２４ 及び１２６を通じて全ての信号が互いに同期関係を保つようにする。

周波数を３２ＭＨｚから１６ＭＨｚへ一段階低下させるときには、位相を３２〜 ＩＨｚクロック信号に合わせると共に１６ＭＨｚクロック信号にも合わせねばな らないため、１５ＭＨｚクロック信号をインバータ９８とゲート１００とを通じ てゲーティングするようにしている。周波数を１６ＭＨｚから８ＭＨｚへ一段階 低下させるときには、１６ＭＨｚクロック信号と８ＭＨｚクロック信号との両方 をＮＡＮＤゲート１０２でゲーティングするようにしている。周波数を８ＭＨｚ から４ＭＨｚへ一段階低下させるときには、８ＭＨｚクロック信号と４ＭＨｚク ロック信号とをゲート１０４で、１６ＭＨｚ信号によってゲーティングするよう にしている。また、周波数を１６ＭＨｚから３２ＭＨｚへ一段階上昇させるとき には、８ＭＨｚクロック信号と１６ＭＨｚクロック信号とをゲート１０６でゲー ティングするようにしている。周波数を８ＭＨｚから１６ＭＨｚへ一段階上昇さ せるときには、４ＭＨｚ、８ＭＨｚ、及び１６ＭＨｚのクロック信号をゲート１ ０８でゲーティングするようにしている。そして、周波数を４ＭＨｚから８ＭＨ ｚへ一段階上昇させるときには、２ＭＨｚ、４ＭＨｚ、及び８ＭＨｚのクロック 信号をゲート１１０で、１６ＭＨｚクロック信号によってゲーティングするよう にしている。ＮＡＮＤゲートからの反転出力はＯＲゲート１１２において、それ ら出力のＯＲが取られ、フリップフロップ１２４及び１２６を通過してクロック ドされ、周波数変更信号が送出される。この周波数変更信号は、周波数レジスタ ／シンクロナイザ９２に対して、ＭＵＸ選択信号を３２ＭＨｚクロック信号の次 の立上りの時点で変更すべきことを示す。

ＯＲゲート１１２から出力が送出されるのは、ＷＡＳ信号入力に示されている現 在クロック周波数に関連する５ＥＬＥＣＴ信号によって、レジスタ９０から、一 段階の周波数の変更をめる要求があった場合に限られる。それ以外の要求は全て デコーダ９４によって無視される。

こうして出力された周波数変更信号は、図６の周波数レジスタ／シンクロナイザ ９２へ入力する。この信号が入力すると、ＭＵＸ選択選択山号出力旧クロック周 波数から、レジスタ９０からの選択信号入力に示されている新クロック周波数に 変化する。この周波数レジスタ／シンクロナイザ９２と、図４に示したクロック ・マルチプレクサ（クロックＭＵＸ）６６の、詳細構造を図９に示した。

周波数変更信号を受け取る以前は、旧クロック周波数が、フリップフロップ１３ ０及び１３２にラッチされていると共に、マルチプレクサ１３４のＤ１人力へフ ィードバックされている。この状態にあるときに、周波数変更信号がインバータ １３６を介して供給され、マルチプレクサ１３４の選択入力へ入力したならば、 レジスタ９０からの選択信号がマルチプレクサのＤｏ大入力選択される。それら の選択信号のうちの１つだけがハイ状態となっており、どの選択信号がハイ状態 となっているかは、新たに選択されるクロック周波数に応じて決まっている。３ ２ＭＨｚタロツクは号の立下りの時点で、それら選択信号はフリップフロップ１ ３０にラッチされる。更に、３２ＭＨｚクロック信号の次の立上りの時点で、そ れら新たな選択信号は夫々のフリップフロップ１３２の中にラッチされる。フリ ップフロップ１３０の出力とフリップフロップ１３２の出力とはＯＲゲート１３ ８に入力している。以上の説明から明らかなように、新たな選択信号がフリップ フロップ１３０の中にラッチされた時点では、以前の信号は、まだフリップフロ ップ１３２の出力で残っている。そして、上記の３２ＭＨｚクロック信号の次の 立上りの時点で、新たな選択信号が、夫々のフリップフロップ１３２の中にラッ チされ、そしてマルチプレクサ１３４を介してフィードバックされて、夫々のフ リップフロップ１３０にラッチされる。従って、３２ＭＨｚクロック信号の先の 立下と立上りの間は、旧クロック周波数に対応している１個のゲート１３８が、 対応したフリップフロップ１３２から選択信号を送出し、そのＯＲゲートとは別 の、新クロック周波数に対応している１個のゲート１３８が、フリップフロップ １３０から選択信号を送出している。上記の３２ＭＨｚクロック信号の次の立上 りの後に、旧クロック周波数に対応したゲート１３８は、もはや選択信号を送出 していない。従って、旧選択信号が除去される前に、新クロック周波数に対応し た選択信号が発せられるという、オーバーラツプが存在する。４個のＯＲゲート １３８から送出されている４つの選択信号ビットは、マルチプレクサ６６へ供給 されている。このマルチプレクサ６６は、ＮＡＮＤゲート１４０を含んでおり、 それらＮＡＮＤゲート１４０の出力は、反転入力ＯＲゲート１４２に結合されて いる。

図９Ａ及び図９Ｂは、周波数の切換動作の具体例を示したものである。図９Ａに おいて、システムのＣＬＫ２周波数は、１６ＭＨｚから８ＭＨｚへ変更されてい る。３２ＭＨｚクロック信号の立下り１４４の時点で、夫々の選択信号が夫々の フリップフロップ１３０の中ヘラッチされている。より詳しくは、フリップフロ ップ１３０ｃの反転出力はハイ状態へ変化しており、一方、フリップフロップ１ ３０ｂの反転出力はロー状態へ変化している。これに対して、フリップフロップ １３２ｃの出力はロー状態のままであり、フリップフロップ１３２ｂの出力はハ イ状態のままである。従って、３２ＭＨｚクロック信号の、これに続く次の半サ イクルの間は、３ＭＨｚクロック信号と１６ＭＨｚクロック信号との両方が、ゲ ート１３８ｃとゲート１３８ｂとを介して選択された状態となる。これら両方の クロック信号がハイ状態にあるため、ゲート１４２からの実際の出力は、それら いずれかのクロック信号と同一の状態にある。続いて、３２ＭＨｚクロック信号 の次の立上り１４６の時点で、新たな夫々の選択信号は、夫々のフリップフロッ プ１３２にもラッチされる。その結果、８ＭＨｚクロック信号は選択された状態 のままであるが、ゲー１−１３８ｂからの選択信号は除去される。この後、シス テムは８ＭＨｚで動作し続ける。同様にして、図９Ｂからは、新たな選択信号が 、立下り１４８の時点でフリップフロップ１３０の中へ、そして立上り１５０の 時点でフリップフロップ１３２の中へ、ラッチされることが分かる。この場合は 、ゲーＨ３８ｃから出力されている選択信号はフリップフロップ１３２Ｃによっ て維持されており、一方、フリップフロップ１３８ｂから出力されている選択信 号はフリップフロップ１３０ｂによってイネーブルされる。立上り１５０の時点 では、ゲート１３８Ｃから出力されていた選択信号が除去される。

以上、本発明をその好適実施例に即して具体的に図示し説明してきたが、当業者 には理解されるように、ここ開示した実施例は、その形態及び細部に対して、本 発明の概念から逸脱することなく、また添付の請求の範囲に示した本発明の範囲 から逸脱することな（、様々な変更を加え得るものである。

例えば、割込みに応答してハードウェアがシステムの速度を変更するときには、 現在の速度のビットの更新も併せて行なうように、そのハードウェアを設計して おいても良い。そうすれば、図５に示したソフトウェアのアルゴリズムを簡明化 することができる上、図５のループ５０を１回実行する度に、システム・クロッ ク速度が短時間とはいえ一時的に上昇するのを防止することができるようになる 。

更にまた、ＣＰＵ１８は、以上に開示したようにハードウェア割込みに応答する と共に、更にソフトウェア割込みにも応答するように、プログラムしておくのも 良い。ソフトウェア割込みは、外部のハードウェア事象によって開始される割込 みではなく、ソフトウェアの割込み命令によって開始される割込みである。従つ て、ソフトウェア割込みの場合には、ＣＰＵ１８がシステム・バス上に割込み肯 定応答サイクルを走らせず、そのためデコーダ７８で検出することができない。

そこで、システムがソフトウェア割込みに応答できるようにするためには、割込 み処理機構の中に、通常速度への復帰を行なわせるソフトウェア割込みの各々に 対する速度切換アルゴリズムを組み込んでおけば良い。割込み処理機構がデコー ダ７６を介して、高速化の手順を開始するようになる。

ソフトウェア割込みは、ソフトウェアが実行されていないときには、発生するこ とはない。従って、システムは、殆ど常に、事象の発生を待っているのではなく 、既に通常動作速度で実行を行なっていなければならないことになる。以上に説 明したシステムでは、システムを高速化することを必要とする迅速性を重視する 事象は全てハードウェア事象であった。しかしながら、例えばマルチタスク環境 等においては、ソフトウェア割込みがより重要なものとなる可能性がある。

％Ｐｉ’シ（内゛ｄに変更なし） ＦＩＧ、　Ｉ ＦＩＧ、　７ １モ４ 瞭 ｑ 手続補正害 １．事件の表示 ＰＣＴ／ＵＳ９１１０６９３０ ２、発明の名称 システム・クロック速度コンＩ・ローラ′３．補１１をする名 ’ＩＩ件との関係　特、７，１．出願人住所 名　ｔｆｌ・　ウォンク・ラボラトリーズ・インコーホレーテッド４、代理人 住　所　東京都千代口１区人手町二丁１１２番１号新大手町ビル　２０６区 電話３２７０−６６４１〜６− 氏名（２７７０）弁理士湯浅恭手＼ １−Ｗｗ、−Ａ−一−Ｎ・　ρＣＴ／ＵＳ　９１１０６９３０フロントページの 続き （７２）発明者　ルトウールネオー、メアリーアメリカ合衆国ニューハンプシャ ー州 ０３４６７　、ウェストモアランド、ルート１゜ボックス　３２１ （７２）発明者　マーティン、パトリシア・エイアメリカ合衆国マサチューセッ ツ州０１４５０゜グロトン、ハイデン・ロード　１２０ （７２）発明者　マクナリー、マイケル・ジェイアメリカ合衆国ニューハンプシ ャー州 ０３０３８　、プリー、ナツト・メドウ・レーン

Claims (23)

【特許請求の範囲】
1. １．データ処理システムにおいて、 メモリと、 メモリ内に格納されているソフトウェア・ルーチンを、システム・クロックによ って定められた通常周波数で処理する処理装置と、前記処理装置に応答してシス テム・クロックを低速化し更にその後にそのシステム・クロックを前記通常周波 数へ復帰させるための回路を備えた、システム・クロックを発生するためのクロ ック制御回路と、割込みに応答して、前記クロック制御回路に、システム・クロ ックを前記通常周波数へ復帰させる手段と、 を備えたことを特徴とデータ処理システム。
2. ２．前記クロック制御回路が、 システム・クロックを低速周波数へ低速化する、前記処理装置の中で処理されて いるソフトウェア・ルーチンに応答するための回路と、前記処理装置への割込み に応答して、いかなるソフトウェア・ルーチンとも無関係にシステム・クロック を前記通常周波数へ復帰させるための回路と、を備える、 ことを特徴とする請求の範囲第１項に記載のデータ処理システム。
3. ３．前記クロック制御回路が、前記処理装置からの割込み肯定応答を表わしてい るシステム・バス上の信号をデコードすることによって割込みを検出する、こと を特徴とする請求の範囲第２項に記載のデータ処理システム。
4. ４．システム・クロックを低速化させるように処理される前記ソフトウェア・ル ーチンが、アプリケーション・ソフトウェアによって開始される基本入出力シス テム（ＢＩＯＳ）ソフトウェアを備え、核Ｂ１０Ｓソフトウェアは、前記アプリ ケーション・ソフトウェアがその発生を待っていた事象が発生したときに、前記 クロック制御回路に、クロック周波数を前記通常周波数へ復帰させるようにさせ る、ことを特徴とする請求の範囲第２項に記載のデータ処理システム。
5. ５．前記ＢＩ°Ｓソフトウェアが、前記事象の発生を待っている間、周期的に前 記クロック制御回路にシステム・クロックを前記低速周波数にセットさせるよう する、ことを特徴とする請求の範囲第４項に記載のデータ処理システム。
6. ６．システム・クロックを低速化させるように処理される前記ソフトウェア・ル ーチンが、ある事象の発生を待っている間、周期的に前記クロック制御回路にシ ステム・クロックを前記低速周波数にセットさせるようにする、ことを特徴とす る請求の範囲第２項に記載のデータ処理システム。
7. ７．前記クロック制御回路によって、クロック周波数が前記低速周波数を低速化 するとき及び前記通常周波数へ復帰するときに、周波数が段階的に変更して行く 、ことを特徴とする請求の範囲第１項に記載のデータ処理システム。
8. ８．周波数における第１段階が第１の割込み肯定信号に応答して行なわれ、必要 ならば、周波数における第２段階が第２の割込み肯定信号に応答して行なわれ、 必要にならは、周波数における第３段階が、遅延された割込み肯定信号に応答し て行なわれる、ことを特徴とする請求の範囲第７項に記載のデータ処理システム 。
9. ９．前記クロック制御回路が、第１システム・クロック信号と、該第１システム ・クロック信号の２倍の周波数の第２システム・クロック信号とを発生し、前記 クロック制御回路が、クロック周波数の切換動作を、現在の第１クロック信号と 、現在の第２クロック信号と、新たな第２クロック信号とに同期させる、ことを 特徴とする請求の範囲第１項に記載のデータ処理システム。
10. １０．前記クロック制御回路が、システム・クロック信号として使用可能な全て のクロック信号を発生するクロック・ソースと、それら使用可能なクロック信号 のうちの１つをシステム・クロック信号として選択する選択回路とを含んでおり 、該選択回路が、 前記処理装置の中で実行されているソフトウェア・ルーチンからデータ入力を受 け取って新たなシステム・クロック周波数を選択するようにしてあるソフトウェ ア応答回路と、 割込みに応答して、現在のシステム・クロック周波数と通常クロック周波数とに 応じた新たなシステム・クロック周波数を選択するようにしてある割込み応答回 路と、 前記ソフトウェア応答回路と前記割込み応答回路とのいずれか一方から新システ ム・クロック選択信号を受け取ってラッチする周波数レジスタと、現在のシステ ム・クロックと選択されたシステム・クロックとの間の適切な位相関係を確立す ることによって、前記新システム・クロック選択信号を前記周波数レジスタにお いてラッチするラッチ動作を同期させ、もってクロックのデューティ・サイクル を適切に維持するための回路と、を備える、 ことを特徴とする請求の範囲第１項に記載のデータ処理システム。
11. １１．前記処理装置によって処理されるソフトウェア・ルーチンは、通常クロッ ク周波数の表示を格納するためのレジスタであって、格納された値は前記割込み 応答回路によって読み出される、レジスタを更に備える、ことを特徴とする請求 の範囲第１０項に記載のデータ処理システム。
12. １２．周波数における第１段階が第１の割込み肯定信号に応答して行なわれ、必 要ならば、周波数における第２段階が第２の割込み肯定信号に応答して行なわれ 、必要ならば、周波数における第３段階が、遅延させた割込み肯定信号に応答し て行なわれる、ことを特徴とする請求の範囲第１１項に記載のデータ処理システ ム。
13. １３．前記クロック制御回路が、第１システム・クロック信号と該第１システム ・クロック信号の２倍の周波数の第２システム・クロック信号とを発生し、前記 クロック制御回路が、クロック周波数の切換動作を、現在の第１クロック信号と 、現在の第２クロック信号と、新たな第２クロック信号とに同期させる、ことを 特徴とする請求の範囲第１２項に記載のデータ処理システム。
14. １４．前記クロック制御回路は、レジスタであって、前記処理装置において処理 されるソフトウェア・ルーチンがその中に前記通常周波数の表示を格納する、レ ジスタを備える、ことを特徴とする請求の範囲第１項に記載のデータ処理システ ム。
15. １５．レジスタであって、前記処理装置において処理されるソフトウェア・ルー チンがその中に前記低速周波数の表示を格納する、レジスタを備える、ことを特 徴とする請求の範囲第１項に記載のデータ処理システム。
16. １６．データ処理システムのシステム・クロックを制御する方法において、処理 装置の中で処理されるソフトウェア・ルーチンに応答して前記システム・クロッ クを低速周波数へ低速化するステップと、前記処理装置への割込みに応答して、 前記システム・クロックを通常周波数へ復帰させるステップと、 を備えることを特徴とする方法。
17. １７．前記処理装置からの割込み肯定応答を表わしているシステム・バス上の信 号をデコードすることによって割込みを検出するステップを更に備えることを特 徴とする請求の範囲第１６項に記載の方法。
18. １８．あるソフトウェアがその発生を待っていた事象が発生したときに、該ソフ トウェアのルーチンによってクロック周波数を前記通常周波数へ復帰させるステ ップを更に備えることを特徴とする請求の範囲第１６項に記載の方法。
19. １９．前記ソフトウェアが前記事象の発生を待っている間、該ソフトウェアが周 期的にクロック制御回路に、システム・クロックを前記低速周波数にセットさせ るようにする、ことを特徴とする請求の範囲第１８項に記載の方法。
20. ２０．前記ソフトウェアが前記事象の発生を待っている間、該ソフトウェアが周 期的に前記クロック制御回路に、システム・クロックを前記低速周波数にセット させるようにする、ことを特徴とする請求の範囲第１６項に記載の方法。
21. ２１．クロック周波数は、周波数の段階において、前記低速周波数へ低速化し、 そして前記通常周波数へ復帰する、ことを特徴とする請求の範囲第１６項に記載 の方法。
22. ２２．第１システム・クロック信号と、該第１システム・クロック信号の２倍の 周波数の第２システム・クロック信号とが発生され、クロック周波数の切換動作 を、現在の第１クロック信号と、現在の第２クロック信号と、新たな第２クロッ ク信号とに同期させる、ことを特徴とする請求の範囲第１６項に記載の方法。
23. ２３．前記割込みがハードウェア割込みであることを特徴とする請求の範囲第１ ６項に記載の方法。