CN215934852U - 一种自动收发电路和电子设备 - Google Patents
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Abstract
本申请公开了一种自动收发电路，包括反相器和收发器芯片；反相器的输出端与收发器芯片的使能端相连，反相器的第一输入端用于接入电平信号，反相器的第二输入端接地，反相器的第三输入端与第一电源相连。反相器的第一输入端用于接入电平信号，收发器芯片默认为接收模式，当反相器第一输入端接入低电平时，反相器输出端输出高电平至收发器芯片的使能端，收发器芯片为发送模式；当反相器第一输入端接入高电平时，反相器输出端输出低电平至收发器芯片的使能端，收发器芯片为接收模式，反相器控制收发器芯片的收发使能，实现收发器芯片的自动收发，无需通过GPIO控制，避免出现上电初始占用总线而导致的总线瘫痪的问题。本申请还提供一种电子设备。
Description
技术领域
本申请涉及电路技术领域，特别是涉及一种自动收发电路和电子设备。
背景技术
目前，收发器芯片进行收发转换是通过分配单独的GPIO(General-purposeinput/output)，通用型输入输出)引脚控制实现的。一方面，在上电瞬间，由于GPIO的初始化有延时，造成收发器芯片的引脚被拉高，如果收发总线上的设备被同时上电，极容易将总线瘫痪；另一方面，通过GPIO控制时，无法实现收发器芯片的自动收发。
因此，如何解决上述技术问题应是本领域技术人员重点关注的。
实用新型内容
本申请的目的是提供一种自动收发电路和电子设备，以解决收发器芯片无法实现自动收发和GPIO控制时上电初始占用总线的问题。
为解决上述技术问题，本申请提供一种自动收发电路，包括反相器和收发器芯片；
所述反相器的输出端与所述收发器芯片的使能端相连，所述反相器的第一输入端用于接入电平信号，所述反相器的第二输入端接地，所述反相器的第三输入端与第一电源相连。
可选的，自动收发电路中，还包括：
第一上拉电阻，其中，所述第一上拉电阻的第一端分别与所述反相器的所述第三输入端、第一电源相连，所述第一上拉电阻的第二端与所述反相器的所述第一输入端相连。
可选的，自动收发电路中，所述收发器芯片为RS-485收发器芯片。
可选的，自动收发电路中，还包括：
第二上拉电阻和第一下拉电阻，其中，所述第二上拉电阻的第一端与所述RS-485收发器芯片的第一输出端相连，所述第二上拉电阻的第二端与第二电源相连；所述第一下拉电阻的第一端与所述RS-485收发器芯片的第二输出端相连，所述第一下拉电阻的第二端接地。
可选的，自动收发电路中，当所述收发器芯片为RS-422收发器芯片时，还包括：
第三上拉电阻、第四上拉电阻、第二下拉电阻和第三下拉电阻，
其中，所述第三上拉电阻的第一端与所述RS-422收发器芯片的第一输出端相连，所述第三上拉电阻的第二端与第三电源相连；所述第四上拉电阻的第一端与所述RS-422收发器芯片的第二输出端相连，所述第四上拉电阻的第二端与第四电源相连；所述第二下拉电阻的第一端与所述RS-422收发器芯片的第二输出端相连，所述第二下拉电阻的第二端接地；所述第三下拉电阻的第一端与所述RS-422收发器芯片的第四输出端相连，所述第三下拉电阻的第二端接地。
可选的，自动收发电路中，所述反相器为CMOS反相器。
可选的，自动收发电路中，还包括：
电容，所述电容的第二端与所述反相器的所述第二输入端、所述收发器芯片的输入端相连，所述电容的第二端接地，所述电容的第一端与第五电源、所述收发器芯片的电源端相连。
本申请还提供一种电子设备，所述电子设备包括上述任一种所述的自动收发电路。
本申请所提供的一种自动收发电路，包括反相器和收发器芯片；所述反相器的输出端与所述收发器芯片的使能端相连，所述反相器的第一输入端用于接入电平信号，所述反相器的第二输入端接地，所述反相器的第三输入端与第一电源相连。
可见，本申请电路中设置有反相器，反相器的第一输入端用于接入电平信号，收发器芯片默认为接收模式，当反相器的第一输入端接入低电平时，反相器的输出端输出高电平至收发器芯片的使能端，收发器芯片为发送模式；当反相器的第一输入端接入高电平时，反相器的输出端输出低电平至收发器芯片的使能端，收发器芯片为接收模式，反相器控制收发器芯片的收发使能，实现收发器芯片的自动收发，无需通过GPIO控制，避免出现GPIO控制时上电初始占用总线而导致的总线瘫痪的问题。
本申请还提供一种电子设备。
附图说明
为了更清楚的说明本申请实施例或现有技术的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例所提供的一种自动收发电路的框图；
图2为当收发器芯片为RS-485收发器芯片时，自动收发电路的一种电路原理图；
图3为当收发器芯片为RS-422收发器芯片时，自动收发电路的一种电路原理图；
图4为当收发器芯片为RS-485收发器芯片时，自动收发电路的另一种电路原理图；
图5为当收发器芯片为RS-485收发器芯片时，自动收发电路的另一种电路原理图；
图6为当收发器芯片为RS-422收发器芯片时，自动收发电路的另一种电路原理图；
图7为当收发器芯片为RS-485收发器芯片时，自动收发电路的另一种电路原理图；
图8为当收发器芯片为RS-422收发器芯片时，自动收发电路的另一种电路原理图。
具体实施方式
为了使本技术领域的人员更好地理解本申请方案，下面结合附图和具体实施方式对本申请作进一步的详细说明。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在下面的描述中阐述了很多具体细节以便于充分理解本实用新型，但是本实用新型还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本实用新型内涵的情况下做类似推广，因此本实用新型不受下面公开的具体实施例的限制。
正如背景技术部分所述，目前收发器芯片进行收发转换是通过分配单独的GPIO引脚控制实现的。一方面，在上电瞬间，由于GPIO的初始化有延时，造成收发器芯片的引脚被拉高，如果收发总线上的设备被同时上电，极容易将总线瘫痪；另一方面，通过GPIO控制时，无法实现收发器芯片的自动收发。
有鉴于此，本申请提供了一种自动收发电路，请参考图1，图1为本申请实施例所提供的一种自动收发电路的框图，包括：
反相器U2和收发器芯片U1；
所述反相器U2的输出端与所述收发器芯片U1的使能端相连，所述反相器U2的第一输入端用于接入电平信号，所述反相器U2的第二输入端接地，所述反相器U2的第三输入端与第一电源相连。
反相器是可以将输入信号的相位反转180度的半导体器件。本申请中对反相器U2的种类不做具体限定，可自行选择。例如，所述反相器U2为CMOS(Complementary MetalOxide Semiconductor，互补金属氧化物半导体)反相器，或者TTL(Transistor TransistorLogic，晶体管-晶体管逻辑)反相器。
电平信号为UART(Universal Asynchronous Receiver/Transmitter，通用异步收发传输器)输出的信号。
本申请中对收发器芯片U1的种类不做具体限定，可自行设置。例如，收发器芯片U1可以为RS-485收发器芯片或者RS-422收发器芯片等。
当收发器芯片U1为RS-485收发器芯片时，自动收发电路的电路图如图2所示，反相器U2的输出端d与RS-485收发器芯片的RE引脚和DE引脚相连，反相器U2的第一输入端a连接UART的TX引脚，反相器U2的第二输入端b接地，反相器U2的第三输入端c与第一电源M1相连，RS-485收发器芯片的RO引脚连接UART的RX引脚，RS-485收发器芯片的DI引脚接地，RS-485收发器芯片的VCC引脚连接第五电源M5，RS-485收发器芯片的GND引脚接地。
当收发器芯片U1为RS-422收发器芯片时，自动收发电路的电路图如图3所示，反相器U2的输出端d与RS-422收发器芯片RE引脚和DE引脚相连，反相器U2的第一输入端a连接UART的TX引脚，反相器U2的第二输入端b接地，反相器U2的第三输入端c与第一电源M1相连，RS-422收发器芯片R引脚连接UART的RX引脚，RS-422收发器芯片D引脚与反相器U2的第二输入端b相连并接地，RS-422收发器芯片的两个GND引脚均接地，RS-422收发器芯片的两个VCC引脚中一个接地，另一个连接第六电源M6。
本申请电路中设置有反相器U2，反相器U2的第一输入端a用于接入电平信号，收发器芯片U1默认为接收模式，当反相器U2的第一输入端a接入低电平时，反相器U2的输出端d输出高电平至收发器芯片U1的使能端，收发器芯片U1为发送模式；当反相器U2的第一输入端a接入高电平时，反相器U2的输出端d输出低电平至收发器芯片U1的使能端，收发器芯片U1为接收模式，反相器U2控制收发器芯片U1的收发使能，实现收发器芯片U1的自动收发，无需通过GPIO控制，避免出现GPIO控制时上电初始占用总线而导致的总线瘫痪的问题。
为了保证反相器U2的通用性，适用于任何收发器芯片U1，自动收发电路还包括：
第一上拉电阻，其中，所述第一上拉电阻的第一端分别与所述反相器U2的所述第三输入端、第一电源相连，所述第一上拉电阻的第二端与所述反相器U2的所述第一输入端相连。
以收发器芯片U1为RS-485收发器芯片为例，设置有第一上拉电阻R2的自动收发电路的原理图如图4所示。
第一上拉电阻R2保证反相器U2初始上电时输出为低电平，第一上拉电阻保证初始上电时，信号安全。
请参见图5，收发器芯片U1为RS-485收发器芯片时，自动收发电路还包括：
第二上拉电阻R3和第一下拉电阻R1，其中，所述第二上拉电阻R3的第一端g与所述RS-485收发器芯片的第一输出端A相连，所述第二上拉电阻R3的第二端h与第二电源M2相连；所述第一下拉电阻R1的第一端e与所述RS-485收发器芯片的第二输出端B相连，所述第一下拉电阻R1的第二端f接地。
第二上拉电阻R3和第一下拉电阻R1保证输出为高电平信号；当无发送数据时，第二上拉电阻R3和第一下拉电阻R1保证了RS-485总线初始为空闲状态。
请参见图6，收发器芯片U1为RS-422收发器芯片时，自动收发电路还包括：
第三上拉电阻R4、第四上拉电阻R7、第二下拉电阻R5和第三下拉电阻R6，
其中，所述第三上拉电阻R4的第一端i与所述RS-422收发器芯片的第一输出端A相连，所述第三上拉电阻R4的第二端j与第三电源M3相连；所述第四上拉电阻R7的第一端x与所述RS-422收发器芯片的第二输出端Y相连，所述第四上拉电阻R7的第二端y与第四电源M4相连；所述第二下拉电阻R5的第一端o与所述RS-422收发器芯片的第三输出端B相连，所述第二下拉电阻R5的第二端p接地；所述第三下拉电阻R6的第一端r与所述RS-422收发器芯片的第四输出端Z相连，所述第三下拉电阻R6的第二端s接地。
在上述任一实施例的基础上，在本申请的一个实施例中，自动收发电路还包括：
电容，所述电容的第二端与所述反相器U2的所述第二输入端、所述收发器芯片U1的输入端相连，所述电容的第二端接地，所述电容的第一端与第五电源、所述收发器芯片U1的电源端相连。
电容的第一端与第五电源、收发器芯片U1的电源端相连，可以滤除高频信号干扰。
以收发器芯片U1为RS-485收发器芯片为例，对本申请中的自动收发电路进行介绍，请参见图7。
自动收发电路包括反相器U2、RS-485收发器芯片、第一上拉电阻R2、第二上拉电阻R3、第一下拉电阻R1、电容C，反相器U2的第一输入端a连接UART的TX引脚，反相器U2的输出端d与RS-485收发器芯片的RE引脚和DE引脚相连，第一上拉电阻R2的第一端n分别与反相器U2的第三输入端c、第一电源M1相连，第一上拉电阻R2的第二端m分别与反相器U2的第一输入端a、UART的TX引脚相连，RS-485收发器芯片的RO引脚连接UART的RX引脚，DI引脚分别与反相器U2的第一端b、大地、电容C的第二端k相连，GND引脚接地，电容C的第二端k接地且与反相器U2的第二输入端b相连，电容C的第一端t分别与VCC引脚、第五电源M5相连，第二上拉电阻R3的第一端g与RS-485收发器芯片的第一输出端A相连，第二上拉电阻R3的第二端h与第二电源M2相连；第一下拉电阻R1的第一端e与RS-485收发器芯片的第二输出端B相连，第一下拉电阻R1的第二端f接地。
第一上拉电阻R2保证反相器U2初始上电时输出为低电平，RS-485收发器芯片默认为接收模式；当UART_TX发送低电平信号时，反相器U2输出为高电平信号，RS-485收发器芯片为发送模式，此时RS-485收发器芯片的DI引脚接地，发送低电平信号；当UART_TX发送高电平信号时，反相器U2输出为低电平信号，RS-485收发器芯片为接收模式；RS-485收发器芯片后端的第二上拉电阻R3、第一下拉电阻R1保证输出为高电平信号；当无发送数据时，RS-485收发器芯片后端的第二上拉电阻R3、第一下拉电阻R1保证了RS-485总线初始为空闲状态。
当收发器芯片U1为RS-422收发器芯片，且设置有电容时的电路原理图请参见图8，电容C第二端k与RS-422收发器芯片中的VCC引脚相连，电容C第一端t接地。
本申请还提供一种电子设备，所述电子设备包括上述任一实施例所述的自动收发电路。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同或相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
以上对本申请所提供的自动收发电路和电子设备进行了详细介绍。本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以对本申请进行若干改进和修饰，这些改进和修饰也落入本申请权利要求的保护范围内。
Claims (8)
1.一种自动收发电路，其特征在于，包括反相器和收发器芯片；
所述反相器的输出端与所述收发器芯片的使能端相连，所述反相器的第一输入端用于接入电平信号，所述反相器的第二输入端接地，所述反相器的第三输入端与第一电源相连。
2.如权利要求1所述的自动收发电路，其特征在于，还包括：
第一上拉电阻，其中，所述第一上拉电阻的第一端分别与所述反相器的所述第三输入端、第一电源相连，所述第一上拉电阻的第二端与所述反相器的所述第一输入端相连。
3.如权利要求1所述的自动收发电路，其特征在于，所述收发器芯片为RS-485收发器芯片。
4.如权利要求3所述的自动收发电路，其特征在于，还包括：
第二上拉电阻和第一下拉电阻，其中，所述第二上拉电阻的第一端与所述RS-485收发器芯片的第一输出端相连，所述第二上拉电阻的第二端与第二电源相连；所述第一下拉电阻的第一端与所述RS-485收发器芯片的第二输出端相连，所述第一下拉电阻的第二端接地。
5.如权利要求1所述的自动收发电路，其特征在于，当所述收发器芯片为RS-422收发器芯片时，还包括：
第三上拉电阻、第四上拉电阻、第二下拉电阻和第三下拉电阻，
其中，所述第三上拉电阻的第一端与所述RS-422收发器芯片的第一输出端相连，所述第三上拉电阻的第二端与第三电源相连；所述第四上拉电阻的第一端与所述RS-422收发器芯片的第二输出端相连，所述第四上拉电阻的第二端与第四电源相连；所述第二下拉电阻的第一端与所述RS-422收发器芯片的第二输出端相连，所述第二下拉电阻的第二端接地；所述第三下拉电阻的第一端与所述RS-422收发器芯片的第四输出端相连，所述第三下拉电阻的第二端接地。
6.如权利要求1所述的自动收发电路，其特征在于，所述反相器为CMOS反相器。
7.如权利要求1至6任一项所述的自动收发电路，其特征在于，还包括：
电容，所述电容的第二端与所述反相器的所述第二输入端、所述收发器芯片的输入端相连，所述电容的第二端接地，所述电容的第一端与第五电源、所述收发器芯片的电源端相连。
8.一种电子设备，其特征在于，所述电子设备包括如权利要求1至7任一项所述的自动收发电路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202121324326.1U CN215934852U (zh) | 2021-06-15 | 2021-06-15 | 一种自动收发电路和电子设备 |
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| CN202121324326.1U CN215934852U (zh) | 2021-06-15 | 2021-06-15 | 一种自动收发电路和电子设备 |
Publications (1)
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| CN215934852U true CN215934852U (zh) | 2022-03-01 |
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ID=80402988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| CN202121324326.1U Active CN215934852U (zh) | 2021-06-15 | 2021-06-15 | 一种自动收发电路和电子设备 |
Country Status (1)
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| CN (1) | CN215934852U (zh) |
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2021
- 2021-06-15 CN CN202121324326.1U patent/CN215934852U/zh active Active
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