JPS63234757A - シリアル通信方式 - Google Patents
シリアル通信方式Info
- Publication number
- JPS63234757A JPS63234757A JP62071269A JP7126987A JPS63234757A JP S63234757 A JPS63234757 A JP S63234757A JP 62071269 A JP62071269 A JP 62071269A JP 7126987 A JP7126987 A JP 7126987A JP S63234757 A JPS63234757 A JP S63234757A
- Authority
- JP
- Japan
- Prior art keywords
- data
- speed
- line
- clock
- logic level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004891 communication Methods 0.000 title claims abstract description 37
- 238000000034 method Methods 0.000 claims description 9
- 230000001360 synchronised effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 7
- 230000005540 biological transmission Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はシリアル通信方式に関し、特にＩＣ間のデーア
の授受を行うシリアル通信方式に関する。
の授受を行うシリアル通信方式に関する。
従来、この種のシリアル通信方式としては、アドレスの
概念を持ったものとして特開昭５７−１０６２６２号公
報に記載されたＩ２Ｃバスを使用したものがある。この
バスは２線式であり、データラインとクロックラインと
で接続される各ＩＣ間でデータの授受を行っていた。
概念を持ったものとして特開昭５７−１０６２６２号公
報に記載されたＩ２Ｃバスを使用したものがある。この
バスは２線式であり、データラインとクロックラインと
で接続される各ＩＣ間でデータの授受を行っていた。
第４図は従来のシリアル通信方式を用いる通信網のデー
タ転送を説明するための各ラインの論理レベルのタイミ
ング図である。
タ転送を説明するための各ラインの論理レベルのタイミ
ング図である。
第４図に示すように、従来のシリアル通信方式は、１０
間をタロツクライン１とデータライン２の２本の線で接
続して構成される。これらの線に転送される信号の各出
力回路は負論理の論理和を可能とするために、オープン
コレクタ形式となっている。又、アービイトレーション
やクロック同期を可能とするために、自分の出した出力
を自分で読むことができるような構成にもなっている。
間をタロツクライン１とデータライン２の２本の線で接
続して構成される。これらの線に転送される信号の各出
力回路は負論理の論理和を可能とするために、オープン
コレクタ形式となっている。又、アービイトレーション
やクロック同期を可能とするために、自分の出した出力
を自分で読むことができるような構成にもなっている。
クロックライン１とデータライン２が共に高レベル（以
下、“Ｈ”と記す）のときは待機状態となっている。ク
ロックライン１が°“Ｈ１１から低レベル（以下、“Ｌ
”と記す）になった状態をスタート３１の状態とみな
し、低速データ３４のデータ転送が開始される。
下、“Ｈ”と記す）のときは待機状態となっている。ク
ロックライン１が°“Ｈ１１から低レベル（以下、“Ｌ
”と記す）になった状態をスタート３１の状態とみな
し、低速データ３４のデータ転送が開始される。
データはクロックライン１が“Ｌ”のときのみ変化する
ことができ、クロックライン１が“Ｈ″のときはデータ
ラインの内容を変えてはいけないというきまりになって
いて、この状態でのデータが有効となる。ストップ３２
の状態はクロックライン１が“ＨＩ＋のときにデータラ
イン２をＬ゛′から“Ｈｕにすることにより伝達する。
ことができ、クロックライン１が“Ｈ″のときはデータ
ラインの内容を変えてはいけないというきまりになって
いて、この状態でのデータが有効となる。ストップ３２
の状態はクロックライン１が“ＨＩ＋のときにデータラ
イン２をＬ゛′から“Ｈｕにすることにより伝達する。
本方式の利点は２線式で任意のＩＣにデータを転送でき
ることであるが、スタート、ストップ条件を同じライン
で転送しているため、このクロック転送速度を速くする
ことには限界がある。これは、クロックの立上りをスタ
ート、ストップの条件に共用しているためである。それ
故、クロックの転送速度の最大は■２Ｃバスの場合には
１００ｋＨ２と低く抑えられている。
ることであるが、スタート、ストップ条件を同じライン
で転送しているため、このクロック転送速度を速くする
ことには限界がある。これは、クロックの立上りをスタ
ート、ストップの条件に共用しているためである。それ
故、クロックの転送速度の最大は■２Ｃバスの場合には
１００ｋＨ２と低く抑えられている。
又、バス内の特定の２個のＩＣ間だけで高速に通信しよ
うとクロック速度を上げても、このバスに接続されてい
る動作速度の遅いＩＣがスタート、ストップ状態を誤ま
って受信してしまうこともある。
うとクロック速度を上げても、このバスに接続されてい
る動作速度の遅いＩＣがスタート、ストップ状態を誤ま
って受信してしまうこともある。
しかし、データを高速で転送することの必要性は最近の
マイクロコンピュータや各種インタフェースＩＣ内のメ
モリ容量が増加していることからも明らかである。
マイクロコンピュータや各種インタフェースＩＣ内のメ
モリ容量が増加していることからも明らかである。
上述した従来のシリアル通信方式は、２線式で構成され
スタート条件、アドレスコード、データＡ ＣＫ信号、
ストップ条件をこの２本の線の論理レベル状態ですべて
表現している。又、これら２本の線で複数個のＩＣを並
列に接続することにより、極めて容易にデータの授受を
行うことができる反面すべてを２線式で行っているので
、高速の送信を行う場合には伝送波形がなまってしまい
、受信側では誤まって読んで誤動作してしまう危険があ
る。
スタート条件、アドレスコード、データＡ ＣＫ信号、
ストップ条件をこの２本の線の論理レベル状態ですべて
表現している。又、これら２本の線で複数個のＩＣを並
列に接続することにより、極めて容易にデータの授受を
行うことができる反面すべてを２線式で行っているので
、高速の送信を行う場合には伝送波形がなまってしまい
、受信側では誤まって読んで誤動作してしまう危険があ
る。
それ故、転送のクロックは１００ｋＨ２が限度であり高
速転送を行えないという欠点がある。
速転送を行えないという欠点がある。
本発明のシリアル通信方式は、少くとも２個の通信回路
の間にデータを転送するデータラインと前記データのビ
ット系列に同期したクロックを送出するクロックライン
と前記データを高速に転送する高速クロックを送出する
高速クロックラインを接続し、待機時には前記データラ
インとクロックラインと高速クロックラインをそれぞれ
に接続されたプルアップ抵抗により第１の論理レベルに
固定し、低速転送時に前記通信回路のうちの送信側から
前記データラインを前記第１の論理レベルと反対のレベ
ルの第２の論理レベルとし、前記クロックラインが前記
第２の論理レベルにある期間に前記データラインを前記
第１の論理レベルに変換し前記クロックラインが前記第
１の論理レベルの期間に前記データを前記クロックによ
り転送し、高速転送時に前記クロックラインを前記第２
の論理レベルに固定し、前記高速クロックに同期して前
記データを転送するように構成される。
の間にデータを転送するデータラインと前記データのビ
ット系列に同期したクロックを送出するクロックライン
と前記データを高速に転送する高速クロックを送出する
高速クロックラインを接続し、待機時には前記データラ
インとクロックラインと高速クロックラインをそれぞれ
に接続されたプルアップ抵抗により第１の論理レベルに
固定し、低速転送時に前記通信回路のうちの送信側から
前記データラインを前記第１の論理レベルと反対のレベ
ルの第２の論理レベルとし、前記クロックラインが前記
第２の論理レベルにある期間に前記データラインを前記
第１の論理レベルに変換し前記クロックラインが前記第
１の論理レベルの期間に前記データを前記クロックによ
り転送し、高速転送時に前記クロックラインを前記第２
の論理レベルに固定し、前記高速クロックに同期して前
記データを転送するように構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を用いる通信網の回路図であ
る。
る。
第１図に示すように通信回路ＩＣ，及びＩＣ２はクロッ
クライン１とデータライン２と高速クロックライン３と
に並列に接続される。クロックライン１にはプルアップ
抵抗Ｒ１を介して電源ＶＤＤが接続され、データライン
２にはプルアップ抵抗Ｒ２を介して電源ＶＤＤが接続さ
れ、高速クロ・ンクライン３にはプルアップ抵抗Ｒ３を
介して電源ＶＤＤが接続される。
クライン１とデータライン２と高速クロックライン３と
に並列に接続される。クロックライン１にはプルアップ
抵抗Ｒ１を介して電源ＶＤＤが接続され、データライン
２にはプルアップ抵抗Ｒ２を介して電源ＶＤＤが接続さ
れ、高速クロ・ンクライン３にはプルアップ抵抗Ｒ３を
介して電源ＶＤＤが接続される。
それぞれの通信回路ＩＣ，及びＩＣ２は、クロックライ
ン１に接続される出力駆動回路４と、データライン２に
接続される出力駆動回路５と、高速クロックライン３に
接続される出力駆動回路６と、送受信制御部７とを備え
る。
ン１に接続される出力駆動回路４と、データライン２に
接続される出力駆動回路５と、高速クロックライン３に
接続される出力駆動回路６と、送受信制御部７とを備え
る。
出力駆動回路４及び５はそれぞれクロックライン１及び
データライン２を“Ｌ ＩＩにのみ引込みできる。出力
駆動回路６のトランジスタＱｌ及びＱ２は高速転送モー
ドにおいて高速クロックライン３の論理レベルを制御す
るために用い、通常の低速転送モードにおいては高イン
ピーダンス状態になりている。
データライン２を“Ｌ ＩＩにのみ引込みできる。出力
駆動回路６のトランジスタＱｌ及びＱ２は高速転送モー
ドにおいて高速クロックライン３の論理レベルを制御す
るために用い、通常の低速転送モードにおいては高イン
ピーダンス状態になりている。
第２図は第１図の通信網でデータ転送を行うためのイン
タフェース部のブロック図である。
タフェース部のブロック図である。
第２図において、データレジスタ１１へのクロックはク
ロックジェネレータ１２又は高速クロ・７クジエネレー
タ１３からの出力をクロ・ンク選択回路１４で選択して
供給し、内部から外部へ、又は、外部から内部へデータ
を送出する。データレジスタ１１はまた、外部からのク
ロックでもデータを入出力することができる。
ロックジェネレータ１２又は高速クロ・７クジエネレー
タ１３からの出力をクロ・ンク選択回路１４で選択して
供給し、内部から外部へ、又は、外部から内部へデータ
を送出する。データレジスタ１１はまた、外部からのク
ロックでもデータを入出力することができる。
次に、第３図は第１図の通信網の動作を説明するための
各ラインの論理レベルのタイミング図である。以下、第
１図の通信網の動作について第３図を参照して説明する
。
各ラインの論理レベルのタイミング図である。以下、第
１図の通信網の動作について第３図を参照して説明する
。
第３図において、スタート３１及びストップ３２の条件
と最初のデータ（アドレス及び制御データ）は前述した
従来のシリアル通信方式と同様に送信側から受信側に低
速データ３４で送信する。このとき、高速クロックライ
ン３はプルアップ抵抗Ｒ３で“Ｈ”につり上げておき、
送信側及び受信側の出力駆動回路６は高インピーダンス
状態としておく。
と最初のデータ（アドレス及び制御データ）は前述した
従来のシリアル通信方式と同様に送信側から受信側に低
速データ３４で送信する。このとき、高速クロックライ
ン３はプルアップ抵抗Ｒ３で“Ｈ”につり上げておき、
送信側及び受信側の出力駆動回路６は高インピーダンス
状態としておく。
低速通信モードで道徳が確立し、かつ、最初のデータで
高速転送モードが選択された場合は、送信側はクロック
ライン１を“Ｌ”に保持した後、データライン２が“Ｌ
”の期間に高速クロックライン３をＨ″から“Ｌ ”に
変化させることにより高速転送スタート３３の状態とな
る。次に、データライン２が“Ｈ”の期間に高速クロッ
クライン３を“Ｈ”にすることにより、高速データ３５
が転送される。高速転送りロックは送信側のみが送信す
ることができ、出力はオープンコレクタ又はプッシュプ
ル駆動形式にすることができる。
高速転送モードが選択された場合は、送信側はクロック
ライン１を“Ｌ”に保持した後、データライン２が“Ｌ
”の期間に高速クロックライン３をＨ″から“Ｌ ”に
変化させることにより高速転送スタート３３の状態とな
る。次に、データライン２が“Ｈ”の期間に高速クロッ
クライン３を“Ｈ”にすることにより、高速データ３５
が転送される。高速転送りロックは送信側のみが送信す
ることができ、出力はオープンコレクタ又はプッシュプ
ル駆動形式にすることができる。
このように高速クロックライン３をスタート及びストッ
プ条件に含めていないために、クロックライン１が“Ｌ
１１の期間にデータを変化させなければならないとい
う制限は除かれる。それ故、クロックの立上り時又は立
下り時にデータを有効とする方式に変えることができ、
きわめて高速なデータ転送が可能になる。
プ条件に含めていないために、クロックライン１が“Ｌ
１１の期間にデータを変化させなければならないとい
う制限は除かれる。それ故、クロックの立上り時又は立
下り時にデータを有効とする方式に変えることができ、
きわめて高速なデータ転送が可能になる。
高速転送状態の終了は、送信側はクロックライン１を”
Ｈ”にすることにより受信側に知らせることができる。
Ｈ”にすることにより受信側に知らせることができる。
これにより、高速転送状態を終了すると同時に、低速転
送モードでのスト１３２の条件を送信することにより一
連の転送を終了する。
送モードでのスト１３２の条件を送信することにより一
連の転送を終了する。
以上説明したように本発明のシリアル通信方式は、従来
２線式で行われていたシリアル通信方式に対して高速ク
ロックラインを追加することにより、従来のシリアル通
信方式と互換性を保ちながら極めて容易にＩＭＨｚ以上
の高速通信を可能とすることができるという効果がある
。
２線式で行われていたシリアル通信方式に対して高速ク
ロックラインを追加することにより、従来のシリアル通
信方式と互換性を保ちながら極めて容易にＩＭＨｚ以上
の高速通信を可能とすることができるという効果がある
。
第１図は本発明の一実施例を用いる通信網の回路図、第
２図は第１図の通信網でデータ転送を行うためのインタ
フェース部のブロック図、第３図は第１図の通信網のデ
ータ転送を説明するための各ラインの論理レベルのタイ
ミング図、第４図は従来のシリアル通信方式を用いる通
信網のデータ転送を説明するための各ラインの論理レベ
ルのタイミング図である。 １・・・クロックライン、２・・・データライン、３・
・・高速クロックライン、４，５．６・・・出力駆動回
路、７・・・送受信制御部、１１・・・データレジスタ
、１２・・・クロックジェネレータ、１３・・・高速ク
ロックジェネレータ、１４・・・クロック選択回路、１
５・・・アドレス比較部、１６・・・データ人出力部、
１７・・・タロツク人出力部、１８・・・高速クロック
入出力部。 代理人 弁理士 内 原 晋゛゛〜 ツ スタート 市沈珈出ソ又Ｌ ズＬウプ万
３ 回 罰１４ 目
２図は第１図の通信網でデータ転送を行うためのインタ
フェース部のブロック図、第３図は第１図の通信網のデ
ータ転送を説明するための各ラインの論理レベルのタイ
ミング図、第４図は従来のシリアル通信方式を用いる通
信網のデータ転送を説明するための各ラインの論理レベ
ルのタイミング図である。 １・・・クロックライン、２・・・データライン、３・
・・高速クロックライン、４，５．６・・・出力駆動回
路、７・・・送受信制御部、１１・・・データレジスタ
、１２・・・クロックジェネレータ、１３・・・高速ク
ロックジェネレータ、１４・・・クロック選択回路、１
５・・・アドレス比較部、１６・・・データ人出力部、
１７・・・タロツク人出力部、１８・・・高速クロック
入出力部。 代理人 弁理士 内 原 晋゛゛〜 ツ スタート 市沈珈出ソ又Ｌ ズＬウプ万
３ 回 罰１４ 目
Claims (1)
- 少くとも２個の通信回路の間にデータを転送するデータ
ラインと前記データのビット系列に同期したクロックを
送出するクロックラインと前記データを高速に転送する
高速クロックを送出する高速クロックラインを接続し、
待機時には前記データラインとクロックラインと高速ク
ロックラインをそれぞれに接続されたプルアップ抵抗に
より第１の論理レベルに固定し、低速転送時に前記通信
回路のうちの送信側から前記データラインを前記第１の
論理レベルと反対のレベルの第２の論理レベルとし、前
記クロックラインが前記第２の論理レベルにある期間に
前記データラインを前記第１の論理レベルに変換し前記
クロックラインが前記第１の論理レベルの期間に前記デ
ータを前記クロックにより転送し、高速転送時に前記ク
ロックラインを前記第２の論理レベルに固定し、前記高
速クロックに同期して前記データを転送することを特徴
とするシリアル通信方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62071269A JPS63234757A (ja) | 1987-03-24 | 1987-03-24 | シリアル通信方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62071269A JPS63234757A (ja) | 1987-03-24 | 1987-03-24 | シリアル通信方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63234757A true JPS63234757A (ja) | 1988-09-30 |
Family
ID=13455831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62071269A Pending JPS63234757A (ja) | 1987-03-24 | 1987-03-24 | シリアル通信方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63234757A (ja) |
-
1987
- 1987-03-24 JP JP62071269A patent/JPS63234757A/ja active Pending
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