JPH0451712A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体装置に関する。

［従来の技術］ 従来の半導体装置においては、出力信号の立上がり及び
立下がりの傾きはその設計段階において接続基板の負荷
特性を考慮しながら、出力バッファを設計することによ
り固有の値に設定される。

立上がり及び立下がりの傾きをユーザが選択することの
可能な半導体装置も存在するが、この場合には、プロセ
ス工程においてマスク層を変更し、出力バッファを構成
する並列トランジスタの数を調整することによってユー
ザの要求に応じるようにしている。

［発明が解決しようとする課題］ しかしながら、一般に製造された半導体装置が設計通り
に動作するとは限らず、パッケージされ実装された半導
体装置がノイズや不要輻射の発生等により、出力波形の
立上がり及び立下がりの傾きが設計値とは異なってしま
う場合がある。

このような場合、上記の従来の半導体装置においては、
設計の変更が必要となるので、プロセスの工程も変更さ
れることとなり、所望の半導体装置が完成するまでに長
期間を必要とするという問題があった。

本発明は上記従来の問題点に鑑みてなされたものであり
、出力波形の立上がり及び立下がりの傾きを製造後パッ
ケージされた状態で調整することができる半導体装置を
提供することを目的とする。

［課題を解決するための手段］ 本発明の前記目的は、互いに並列に接続された複数のト
ランジスタから構成される出力バッファを有する半導体
装置であって、前記半導体装置から出力される信号の立
上がり及び立下がりの傾きを制御するための制御信号を
受容する手段と、前記複数のトランジスタのうち受容し
た前記制御信号に応じた数のトランジスタを動作状態に
設定し他のトランジスタを非動作状態に設定する手段と
、動作状態に設定された前記トランジスタを介して信号
を外部に出力する手段とを備えたことを特徴とする半導
体装置によって達成される。

［作用コ 出力バッファを構成する複数の並列トランジスタのうち
制御信号に応じた数のトランジスタが動作状態に設定さ
れ、各ゲートに印加される入力信号のレベルに応じてオ
ンまたはオフとなる。他のトランジスタの各ゲートには
、これらのトランジスタがオフになるようなレベルの信
号が印加される。

制御信号に応じた数の並列トランジスタを介して信号を
出力することにより、出力波形の立上がり及び立下がり
の傾きを調整することが可能となる。

「実施例〕 以下、図面を参照して本発明の実施例を詳細に説明する
。

第１図は、本発明に係る半導体装置の出力バッファの一
実施例を示す回路図である。

Ｐ１〜Ｐ４は並列接続されたＰ型トランジスタ、Ｎ１〜
Ｎ４は並列接続されたＮ型トランジスタである。

入力信号は一方ではＮＡＮＤゲート１２〜１４及びイン
バータ１５を介してトランジスタＰ１〜Ｐ４の各ゲート
に供給され、他方ではＮＯＲゲート１６〜１８及びイン
バータ１９を介してトランジスタＮ１〜Ｎ４の各ゲート
に供給される。

上記のＮＡＮＤゲート１２〜１４及びＮＯＲゲート１６
〜１８は、ＡＮＤゲート２０．ＯＲゲート２１、ＮＡＮ
Ｄゲート２２、ＮＯＲゲート２３及びインバータ２４を
介して制御端子＾及びＢに印加される制御信号を受容し
、この制御信号に応じてトランジスタＰ１〜Ｐ４及び旧
〜Ｎ４の導通状態を制御する。

次に上記の回路の動作を説明する。

（ａ）端子式　Ｂに共に０″が設定された場合、ＡＮＤ
ゲー）２［１の出力信号が０′であるのでＮＡＮＤゲー
ト１２の出力は内部入力信号の如何にかかわらず！′で
あり、ＮＡＮＤゲート１３の出力も入力信号の如何にか
かわらずＩＩＩである。また、ＯＲゲート２１の出力が
０゛であるのでＮＡＮＤゲート１４の出力も入力信号の
如何にかかわらずｌ゛である。従って、トランジスタＰ
１〜Ｐ３は常にオフとなるので、Ｐ型トランジスタのう
ちトランジスタＰ４のみが入力信号に応じてオン又はオ
フとなる。

他方、ＮＡＮＤゲート２２の出力が！′であるのでＮＯ
Ｒゲート１６の出力は入力信号の如何にかかわらずＯ゛
であり、インバータ２４の出力信号が°ビであるのでＮ
ＯＲゲート１７の出力も入力信号の如何にかかわらず０
′である。また、ＮＯＲゲート２３の出力がｌ′である
のでＮＯＲゲート１８の出力も入力信号の如何にかかわ
らず０゛である。

従って、トランジスタ旧〜Ｎ３は常にオフとなるので、
Ｎ型トランジスタのうち、トランジスタＮ４のみが入力
信号に応じてオン又はオフとなる。

従って、この場合、入力信号はトランジスタＰ４又はＮ
４のみを介して出力されることとなるので、出力インピ
ーダンスが大きく、出力波形は第２図■に示すものとな
り、立上がり及び立下がりの傾きが最も小さい。

（ｂ）端子Ａ、ＢにそれぞれＯ’、’ｌ’が設定された
場合、ＡＮＤゲート２０の出力信号が０′であるのでＮ
ＡＮＤゲート１゛２の出力は入力信号の如何にかかわら
ず１′であり、ＮＡＮＤゲート１３の出力も入力信号の
如何にかかわらず１″であるので、トランジスタＰＩ、
Ｐ２は常にオフとなる。また、ＯＲゲート２１の出力が
１゛であるのでＮＡＮＤゲート１４の出力は入力信号に
応じてオン又はオフとなる。従ってＰ型トランジスタの
うちトランジスタＰ３及びＰ４が入力信号に応じてオン
又はオフとなる。

他方、ＮＡＮＤゲート２２の出力が１°であるのでＮＯ
Ｒゲート！６の出力は入力信号の如何にかかわらず０゛
であり、また、インバータ２４の出力が１゛であるので
ＮＯＲゲート１７の出力も入力信号の如何にかかわらず
０゛であるのでトランジスタＮｌ、　　Ｎ２は常にオフ
となる。また、ＮＯＲゲート２３の出力が０゛であるの
でＮＯＲゲート１８の出力は入力信号に応じてオン又は
オフとなる。

従ってＮ型トランジスタのうちトランジスタＮ３、Ｎ４
が入力信号に応じてオンまたはオフとなる。

従って、この場合、入力信号はトランジスタＰ３．　Ｐ
４又はＮ３．　Ｎ４を介して出力されることとなり、出
力波形は第２図■に示すものになる。

（Ｃ）端子Ａ、Ｂに夫々″ｌ″、″０″が設定された場
合、ＡＮＤＮＯゲートの出力が０′であるのでＮＡＮＤ
ゲート！２の出力は入力信号の如何にかかわらずｌ′で
あり、従ってトランジスタＰ１は常にオフとなる。トラ
ンジスタＰ２〜Ｐ４は、動作説明は省略するが入力信号
に応じてオン又はオフとなる。

他方、ＮＡＮＤゲート２２の出力が１゛であるのでＮＯ
Ｒゲート１６の出力は入力信号の如何にかかわらずＯ″
であり、従って、トランジスタ旧は常にオフきなる。ま
た、動作説明は省略するがトランジスタＮ２〜Ｎ４は入
力信号に応じてオン又はオフとなる。

従って、この場合、入力信号はトランジスタＰ２〜Ｐ４
又はＮ３〜Ｎ４を介して出力されることとなり、出力波
形は第２図■に示すものになる。

（ｄ）端子Ａ、Ｂに共にｌ′が設定された場合、ＮＡＮ
Ｄゲート１２〜１４及びインバータ１５は共に入力信号
に応じてオン又はオフとなり、従って、全てのＰ型トラ
ンリスタＰ１〜Ｐ４が入力信号に応じてオン又はオフと
なる。

また、同様に、ＮＯＲゲート１６〜１８及びインペラ１
９は共に入力信号に応じてオン又はオフとなり、従って
全てのＮ型トランジスタＮ１−Ｎ４が入力信号に応じて
オン又はオフとなる。

従って、この場合、入力信号は全てのＰ型トランリスタ
ＰＩ−Ｐ４又は全てのＮ型トランリスタＭｌ〜Ｎ４を介
して出力されることとなるので出力インピーダンスが小
さく、出力波形は第２図■に示すものとなり、立上がり
及び立下がりの傾きが最も大きい。

［発明の効果］ 本発明の半導体装置においては、出力バッファを構成す
る並列トランジスタのうち、実際に動作するトランジス
タの数を外部から受容する制御信号に応じて変えるよう
にしているので、出力波形の立上がり及び立下がりの傾
きを容易に調整し得るという効果を有する。

【図面の簡単な説明】

第１図は、本発明に係る半導体装置の一実施例の出力バ
ッファの回路図、第２図は、第１図の半導体装置の出力
波形図である。 ＰＩ−Ｐ４・・・・・・Ｐ型トランジスタ、Ｎ１−Ｎ４
・・・・・・Ｎ型トランジスタ、１１・・・・・・出力
端子、１２〜１４．２２・・・・・・ＮＡＮＤゲート、
１６〜１８．２３　　・・・・・・ＮＯＲゲート、２０
・・・・・・ＡＮＤゲート、２１・・・・・・ＯＲゲー
ト、＋５．１９゜２４・・・・・・インバータ、Ａ、Ｂ
・・・・・・制御端子。 第１図

Claims (1)

【特許請求の範囲】
1. 互いに並列に接続された複数のトランジスタから構成さ
   れる出力バッファを有する半導体装置であって、前記半
   導体装置から出力される信号の立上がり及び立下がりの
   傾きを制御するための制御信号を受容する手段と、前記
   複数のトランジスタのうち受容した前記制御信号に応じ
   た数のトランジスタを動作状態に設定し他のトランジス
   タを非動作状態に設定する手段と、動作状態に設定され
   た前記トランジスタを介して信号を外部に出力する手段
   とを備えたことを特徴とする半導体装置。