JPH04315988A - 時計用ｃｐｕ・ｉｃ - Google Patents
時計用ｃｐｕ・ｉｃInfo
- Publication number
- JPH04315988A JPH04315988A JP3083766A JP8376691A JPH04315988A JP H04315988 A JPH04315988 A JP H04315988A JP 3083766 A JP3083766 A JP 3083766A JP 8376691 A JP8376691 A JP 8376691A JP H04315988 A JPH04315988 A JP H04315988A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- input
- combination
- setting means
- initial state
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 238000000034 method Methods 0.000 claims description 4
- 230000010355 oscillation Effects 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 3
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 1
- 101150065817 ROM2 gene Proteins 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Electric Clocks (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、内部に複数の入力手段
と該複数の入力手段の入力状態の組み合わせにより初期
状態を設定する初期状態設定手段を有する時計用ＣＰＵ
・ＩＣに関し、特に該初期状態設定手段の構成に関する
。
と該複数の入力手段の入力状態の組み合わせにより初期
状態を設定する初期状態設定手段を有する時計用ＣＰＵ
・ＩＣに関し、特に該初期状態設定手段の構成に関する
。
【０００２】
【従来の技術】従来ＣＰＵ・ＩＣは、その初期状態を設
定して内部のソフトウェアを所定の番地からスタートさ
せないと暴走してしまい正常な動作を行わないことがあ
り、これを避けるため専用のリセット入力やパワーオン
クリアー回路、発振停止検出クリア回路等を用いて初期
状態の設定を行っていた。またこのような時計用ＣＰＵ
・ＩＣを用いて構成された時計では、そのサイズ上、デ
ザイン上の制約からリセット専用スイッチを持つことは
難しいため、時計内部の回路基板上にリセット端子を配
しており、時計外部からの初期設定はできなかった。従
って、時計使用状態において何らかの要因でＣＰＵ・Ｉ
Ｃが暴走したら、時計の裏蓋をあけて回路基板上のリセ
ット端子を操作しなければならなかった。そのため、時
計用ＣＰＵ・ＩＣにはその入力手段の入力状態の組み合
わせに応じて初期状態の設定を行えるようにして、該入
力手段を時計操作スイッチと兼用させて外部からの初期
状態設定を可能としているものもあった。
定して内部のソフトウェアを所定の番地からスタートさ
せないと暴走してしまい正常な動作を行わないことがあ
り、これを避けるため専用のリセット入力やパワーオン
クリアー回路、発振停止検出クリア回路等を用いて初期
状態の設定を行っていた。またこのような時計用ＣＰＵ
・ＩＣを用いて構成された時計では、そのサイズ上、デ
ザイン上の制約からリセット専用スイッチを持つことは
難しいため、時計内部の回路基板上にリセット端子を配
しており、時計外部からの初期設定はできなかった。従
って、時計使用状態において何らかの要因でＣＰＵ・Ｉ
Ｃが暴走したら、時計の裏蓋をあけて回路基板上のリセ
ット端子を操作しなければならなかった。そのため、時
計用ＣＰＵ・ＩＣにはその入力手段の入力状態の組み合
わせに応じて初期状態の設定を行えるようにして、該入
力手段を時計操作スイッチと兼用させて外部からの初期
状態設定を可能としているものもあった。
【０００３】
【発明が解決しようとする課題】しかし、前述の従来技
術では、入力手段の入力状態の組み合わせは固定のため
、ＣＰＵ・ＩＣを使用してソフトウェアの変更次第で様
々な時計仕様の実現が可能となっても、初期状態設定操
作が実際の時計仕様にそぐわなかったり、非常に不自然
で操作しずらくなってしまい、時計として完成度の低い
ものしか供給できなかった。そこで、本発明はこのよう
な問題点を解決するもので、その目的とするところは、
ソフトウェアの変更次第で様々な時計仕様の実現が可能
となる汎用性の高い時計用ＣＰＵ・ＩＣに適する初期状
態設定手段を提供することである。
術では、入力手段の入力状態の組み合わせは固定のため
、ＣＰＵ・ＩＣを使用してソフトウェアの変更次第で様
々な時計仕様の実現が可能となっても、初期状態設定操
作が実際の時計仕様にそぐわなかったり、非常に不自然
で操作しずらくなってしまい、時計として完成度の低い
ものしか供給できなかった。そこで、本発明はこのよう
な問題点を解決するもので、その目的とするところは、
ソフトウェアの変更次第で様々な時計仕様の実現が可能
となる汎用性の高い時計用ＣＰＵ・ＩＣに適する初期状
態設定手段を提供することである。
【０００４】
【課題を解決するための手段】本発明の時計用ＣＰＵ・
ＩＣは、初期状態設定を複数の入力手段の入力状態の組
み合わせにより行う初期設定手段を持ち、該初期状態設
定手段は該複数の入力状態の組み合わせを任意に設定す
る組み合わせ設定手段を包含し成り、前記組み合わせ設
定手段は、本ＣＰＵ・ＩＣを製造する工程中の、コアＣ
ＰＵを作動させるためのソフトウェアを格納するプログ
ラムメモリーに該ソフトウェアを焼き付ける工程でＩＣ
パターンの結線により組み合わせを設定するように構成
されていることを特徴とする。
ＩＣは、初期状態設定を複数の入力手段の入力状態の組
み合わせにより行う初期設定手段を持ち、該初期状態設
定手段は該複数の入力状態の組み合わせを任意に設定す
る組み合わせ設定手段を包含し成り、前記組み合わせ設
定手段は、本ＣＰＵ・ＩＣを製造する工程中の、コアＣ
ＰＵを作動させるためのソフトウェアを格納するプログ
ラムメモリーに該ソフトウェアを焼き付ける工程でＩＣ
パターンの結線により組み合わせを設定するように構成
されていることを特徴とする。
【０００５】
【作用】個々の時計仕様に最も適した入力手段の入力状
態の組み合わせにより、ＣＰＵ・ＩＣの初期状態設定が
可能になるため、様々な仕様に対して自然で操作の容易
な時計として完成度の高い製品を提供することが出来る
。
態の組み合わせにより、ＣＰＵ・ＩＣの初期状態設定が
可能になるため、様々な仕様に対して自然で操作の容易
な時計として完成度の高い製品を提供することが出来る
。
【０００６】
【実施例】以下、本発明を実施例に基づき詳細に説明す
る。
る。
【０００７】図１は、本発明による時計用ＣＰＵ・ＩＣ
のシステムブロックである。本ＣＰＵ・ＩＣは、ＣＰＵ
コア１を中心にソフトウェアを格納するＲＯＭ２，ワー
クエリアとしてのＲＡＭ３，発振回路・表示回路・Ｉ／
Ｏ等の周辺回路４、時計機能操作スイッチ等の複数の入
力を取り込む入力部５、そして本発明を実現する初期状
態設定手段６と本ＣＰＵ・ＩＣを製造する工程中でＩＣ
パターンの結線により組み合わせを設定可能な組み合わ
せ設定手段７で構成されている。外部から入力された入
力信号は、入力部５を介し周辺回路４へ伝えられ各時計
機能を実行するためにＣＰＵコアを起動するとともに、
初期状態設定手段６へ伝えられる。初期状態設定手段６
では、ＩＣパターンの結線により組み合わせを決定され
た内蔵の組み合わせ設定手段７に従って入力信号をデコ
ードし、システムリセット信号ＳＲを出力しＣＰＵコア
、周辺回路にリセットをかけシステムの初期状態を設定
する。
のシステムブロックである。本ＣＰＵ・ＩＣは、ＣＰＵ
コア１を中心にソフトウェアを格納するＲＯＭ２，ワー
クエリアとしてのＲＡＭ３，発振回路・表示回路・Ｉ／
Ｏ等の周辺回路４、時計機能操作スイッチ等の複数の入
力を取り込む入力部５、そして本発明を実現する初期状
態設定手段６と本ＣＰＵ・ＩＣを製造する工程中でＩＣ
パターンの結線により組み合わせを設定可能な組み合わ
せ設定手段７で構成されている。外部から入力された入
力信号は、入力部５を介し周辺回路４へ伝えられ各時計
機能を実行するためにＣＰＵコアを起動するとともに、
初期状態設定手段６へ伝えられる。初期状態設定手段６
では、ＩＣパターンの結線により組み合わせを決定され
た内蔵の組み合わせ設定手段７に従って入力信号をデコ
ードし、システムリセット信号ＳＲを出力しＣＰＵコア
、周辺回路にリセットをかけシステムの初期状態を設定
する。
【０００８】図２は、初期状態設定手段６内の組み合わ
せ設定手段７の具体例である。説明の簡素化のため外部
から入力される信号は４ビットとしてあるが、実施時に
この数の増減があっても本発明の主旨を逸脱するもので
はない。本実施例では、組み合わせ設定手段はＰＬＡ（
プログラマブル・ロジック・アレイ）構成で成されてい
る。図中●部はＯＮ抵抗の小さなＰチャンネルトランジ
スタ（Ｐｃｈ−Ｔｒ）であり、ゲートは各外部入力信号
Ａ〜Ｄにインバータを介してつながれている。また、８
は大きなＯＮ抵抗を持つＮｃｈ−Ｔｒである。従って、
図中Ｐ点は通常時は大きなＯＮ抵抗を持つＮｃｈ−Ｔｒ
により低電位（ＶＳＳ）側につながれていてシステムリ
セット信号ＳＲは出力されていないが、本例の場合Ａ、
Ｃ、Ｄが同時に入力されたときに各Ｐｃｈ−ＴｒがＯＮ
し高電位（ＶＤＤ）側につながれ、システムリセット信
号ＳＲが出力され、システムが初期設定される。また、
Ｐｃｈ−ＴｒをＢ、Ｄライン上に構成すれば、Ｂ、Ｄが
同時に入力されたときのみシステムリセット信号ＳＲを
出力するようにすることも可能である。このようにＰＬ
Ａ内のＰｃｈ−Ｔｒの位置を結線により変更すれば、任
意の外部入力の組み合わせによりシステムの初期状態を
設定できる。
せ設定手段７の具体例である。説明の簡素化のため外部
から入力される信号は４ビットとしてあるが、実施時に
この数の増減があっても本発明の主旨を逸脱するもので
はない。本実施例では、組み合わせ設定手段はＰＬＡ（
プログラマブル・ロジック・アレイ）構成で成されてい
る。図中●部はＯＮ抵抗の小さなＰチャンネルトランジ
スタ（Ｐｃｈ−Ｔｒ）であり、ゲートは各外部入力信号
Ａ〜Ｄにインバータを介してつながれている。また、８
は大きなＯＮ抵抗を持つＮｃｈ−Ｔｒである。従って、
図中Ｐ点は通常時は大きなＯＮ抵抗を持つＮｃｈ−Ｔｒ
により低電位（ＶＳＳ）側につながれていてシステムリ
セット信号ＳＲは出力されていないが、本例の場合Ａ、
Ｃ、Ｄが同時に入力されたときに各Ｐｃｈ−ＴｒがＯＮ
し高電位（ＶＤＤ）側につながれ、システムリセット信
号ＳＲが出力され、システムが初期設定される。また、
Ｐｃｈ−ＴｒをＢ、Ｄライン上に構成すれば、Ｂ、Ｄが
同時に入力されたときのみシステムリセット信号ＳＲを
出力するようにすることも可能である。このようにＰＬ
Ａ内のＰｃｈ−Ｔｒの位置を結線により変更すれば、任
意の外部入力の組み合わせによりシステムの初期状態を
設定できる。
【０００９】図３は、初期状態設定手段６内の組み合わ
せ設定手段７の他の具体例である。本実施例は、図２の
実施例をワイヤードＯＲで接続したものであり、Ａ、Ｃ
が同時に入力されたときまたはＡ、Ｂ、Ｃが同時に入力
されたときのみにシステムリセット信号ＳＲが出力され
、システムが初期設定される。また図２で説明したのと
同様に、ＰＬＡ内のＰｃｈ−Ｔｒの位置を結線により変
更すれば、任意の外部入力の組み合わせによりシステム
の初期状態を設定できる。
せ設定手段７の他の具体例である。本実施例は、図２の
実施例をワイヤードＯＲで接続したものであり、Ａ、Ｃ
が同時に入力されたときまたはＡ、Ｂ、Ｃが同時に入力
されたときのみにシステムリセット信号ＳＲが出力され
、システムが初期設定される。また図２で説明したのと
同様に、ＰＬＡ内のＰｃｈ−Ｔｒの位置を結線により変
更すれば、任意の外部入力の組み合わせによりシステム
の初期状態を設定できる。
【００１０】図２、図３ではＰＬＡ構成の実施例を説明
したが、ＮＡＮＤ、ＮＯＲ等の論理ゲートでも構成は可
能である。
したが、ＮＡＮＤ、ＮＯＲ等の論理ゲートでも構成は可
能である。
【００１１】
【発明の効果】以上のように本発明によれば、個々の時
計仕様に最も適した入力状態の組み合わせによりＣＰＵ
・ＩＣの初期状態設定が可能になるため、様々な仕様に
対して最も自然で使いやすい完成度の高い時計を実現可
能にする時計用ＣＰＵ・ＩＣを提供できる。
計仕様に最も適した入力状態の組み合わせによりＣＰＵ
・ＩＣの初期状態設定が可能になるため、様々な仕様に
対して最も自然で使いやすい完成度の高い時計を実現可
能にする時計用ＣＰＵ・ＩＣを提供できる。
【図１】本発明の時計用ＣＰＵ・ＩＣのシステムブロッ
ク図。
ク図。
【図２】本発明の組み合わせ設定手段の一実施例を示す
回路構成図。
回路構成図。
【図３】本発明の組み合わせ設定手段の他の実施例を示
す回路構成図。
す回路構成図。
１ ＣＰＵコア
２ ＲＯＭ
３ ＲＡＭ
４ 周辺回路
５ 入力部
６ 初期状態設定手段
７ 組み合わせ設定手段
Claims (2)
- 【請求項１】少なくとも、発振回路、該発振回路からの
信号を得て基準クロックを形成する基準クロック形成回
路、コアＣＰＵ、前記コアＣＰＵを作動させるためのソ
フトウェアを格納するプログラムメモリ、及び前記ソフ
トウェアの指令に基づき動作する表示手段、複数の入力
手段等の周辺回路を有する時計用ＣＰＵ・ＩＣにおいて
、該ＣＰＵ・ＩＣの初期状態設定を前記複数の入力手段
の入力状態の組み合わせにより行う初期状態設定手段を
持ち、該初期状態設定手段は該複数の入力手段の入力状
態の組み合わせを任意に設定可能な組み合わせ設定手段
を包含して成ることを特徴とする時計用ＣＰＵ・ＩＣ。 - 【請求項２】請求項１の時計用ＣＰＵ・ＩＣにおいて、
前記組み合わせ設定手段は、前記時計用ＣＰＵ・ＩＣを
製造する工程中の前記コアＣＰＵを作動させるためのソ
フトウェアを格納するプログラムメモリーに該ソフトウ
ェアを焼き付ける工程でＩＣパターンの結線により組み
合わせを設定するように構成されていることを特徴とす
る時計用ＣＰＵ・ＩＣ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3083766A JPH04315988A (ja) | 1991-04-16 | 1991-04-16 | 時計用ｃｐｕ・ｉｃ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3083766A JPH04315988A (ja) | 1991-04-16 | 1991-04-16 | 時計用ｃｐｕ・ｉｃ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04315988A true JPH04315988A (ja) | 1992-11-06 |
Family
ID=13811709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3083766A Pending JPH04315988A (ja) | 1991-04-16 | 1991-04-16 | 時計用ｃｐｕ・ｉｃ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04315988A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10256810B2 (en) | 2017-03-23 | 2019-04-09 | Seiko Epson Corporation | Electronic circuit and electronic timepiece |
-
1991
- 1991-04-16 JP JP3083766A patent/JPH04315988A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10256810B2 (en) | 2017-03-23 | 2019-04-09 | Seiko Epson Corporation | Electronic circuit and electronic timepiece |
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