JPH09293784A - フィールドプログラマブルゲートアレイ - Google Patents
フィールドプログラマブルゲートアレイInfo
- Publication number
- JPH09293784A JPH09293784A JP10741696A JP10741696A JPH09293784A JP H09293784 A JPH09293784 A JP H09293784A JP 10741696 A JP10741696 A JP 10741696A JP 10741696 A JP10741696 A JP 10741696A JP H09293784 A JPH09293784 A JP H09293784A
- Authority
- JP
- Japan
- Prior art keywords
- logic
- chip
- wiring
- units
- section
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 チップ上に論理部、ＩＯ部および配線要素が
形成され、チップ製造後に実現すべき回路をプログラム
することのできるフィールドプログラマブルゲートアレ
イにおいて、チップ製造後の回路設計を容易にする。 【解決手段】 論理部およびＩＯ部のそれぞれについ
て、配線要素に対する接続形態を同一にする。
形成され、チップ製造後に実現すべき回路をプログラム
することのできるフィールドプログラマブルゲートアレ
イにおいて、チップ製造後の回路設計を容易にする。 【解決手段】 論理部およびＩＯ部のそれぞれについ
て、配線要素に対する接続形態を同一にする。
Description
【０００１】
【発明の属する技術分野】本発明はチップ上の論理回路
の構造に関する。特に、実現すべき回路をチップ製造後
にプログラムすることのできるフィールドプログラマブ
ルゲートアレイ（以下「ＦＰＧＡ」という）に関する。
の構造に関する。特に、実現すべき回路をチップ製造後
にプログラムすることのできるフィールドプログラマブ
ルゲートアレイ（以下「ＦＰＧＡ」という）に関する。
【０００２】
【従来の技術】チップの製造後に実現すべき回路をユー
ザが自由にプログラムできるＦＰＧＡは、回路の論理を
実現する論理実現部がチップの中央部に配置されてコア
部を形成し、それを取り囲む形でチップ外部との接点と
なる入出力部（ＩＯ部）が配置された形状となってい
る。コア部には数十ゲート規模以下の論理が実現できる
プログラム可能な論理部が整然と配置され、さらに、プ
ログラム可能な配線要素によってそれらを互いに接続
し、所望の回路を実現する構造となっている。
ザが自由にプログラムできるＦＰＧＡは、回路の論理を
実現する論理実現部がチップの中央部に配置されてコア
部を形成し、それを取り囲む形でチップ外部との接点と
なる入出力部（ＩＯ部）が配置された形状となってい
る。コア部には数十ゲート規模以下の論理が実現できる
プログラム可能な論理部が整然と配置され、さらに、プ
ログラム可能な配線要素によってそれらを互いに接続
し、所望の回路を実現する構造となっている。
【０００３】ユーザによる論理回路の設計は、専用のＣ
ＡＤ（Computer Aided Design ）により行われる。すな
わち、ＣＡＤにより各論理部の回路および配線要素によ
る接続を設計し、作成されたプログラムデータにより、
実際の回路設定および配線接続を行っている。
ＡＤ（Computer Aided Design ）により行われる。すな
わち、ＣＡＤにより各論理部の回路および配線要素によ
る接続を設計し、作成されたプログラムデータにより、
実際の回路設定および配線接続を行っている。
【０００４】
【発明が解決しようとする課題】従来のＦＰＧＡの構造
では、チップ上により多くの素子を集積することなどの
理由から論理部をコア部に集中させ、ＩＯ部については
単なるリード線の引き出しのための部分として周辺部に
配置していた。このため、コア部の周辺部しかＩＯ部に
直接接続できず、コア部に比較的小規模な回路を実現し
た場合には、ＩＯ部までの配線が長くなり配線遅延が大
きくなってしまう課題があった。また、その逆に、大規
模な回路を実現した場合には、コア部内の有限の配線要
素を回路実現のために多く用い、回路の入出力端子とＩ
Ｏ部とを結ぶ配線に迂回が生じ、やはり配線遅延の増大
を招くことがあった。
では、チップ上により多くの素子を集積することなどの
理由から論理部をコア部に集中させ、ＩＯ部については
単なるリード線の引き出しのための部分として周辺部に
配置していた。このため、コア部の周辺部しかＩＯ部に
直接接続できず、コア部に比較的小規模な回路を実現し
た場合には、ＩＯ部までの配線が長くなり配線遅延が大
きくなってしまう課題があった。また、その逆に、大規
模な回路を実現した場合には、コア部内の有限の配線要
素を回路実現のために多く用い、回路の入出力端子とＩ
Ｏ部とを結ぶ配線に迂回が生じ、やはり配線遅延の増大
を招くことがあった。
【０００５】また、ＣＡＤにより回路設計を行う場合に
は、最初にコア部内の論理設計および配線設計を行い、
それが完了した後に、コア部とＩＯ部との配線を設計す
るようになっていた。たしかに、設計工数の観点から
は、このような設計方法が有利と考えられる。しかし、
コア部の内部配線については最適化できるかもしれない
が、コア部とＩＯ部との間の配線についての最適化は困
難であり、配線の複雑さや回路動作への影響を考える
と、必ずしも最適とはいえない場合が生じる可能性があ
った。コア部内の配線とＩＯ部への配線とを同時に設計
することも考えられるが、従来のＦＰＧＡの構造では、
コア部の内部配線とコア部とＩＯ部との配線とでその形
態が異なり、複雑なＣＡＤアルゴリズムが必要となる欠
点があった。
は、最初にコア部内の論理設計および配線設計を行い、
それが完了した後に、コア部とＩＯ部との配線を設計す
るようになっていた。たしかに、設計工数の観点から
は、このような設計方法が有利と考えられる。しかし、
コア部の内部配線については最適化できるかもしれない
が、コア部とＩＯ部との間の配線についての最適化は困
難であり、配線の複雑さや回路動作への影響を考える
と、必ずしも最適とはいえない場合が生じる可能性があ
った。コア部内の配線とＩＯ部への配線とを同時に設計
することも考えられるが、従来のＦＰＧＡの構造では、
コア部の内部配線とコア部とＩＯ部との配線とでその形
態が異なり、複雑なＣＡＤアルゴリズムが必要となる欠
点があった。
【０００６】本発明は、このような課題を解決し、配線
設計が容易な構造のＦＰＧＡを提供することを目的とす
る。
設計が容易な構造のＦＰＧＡを提供することを目的とす
る。
【０００７】
【課題を解決するための手段】本発明のＦＰＧＡは、ひ
とつのチップ上に、チップ製造後に回路の論理の設定が
可能な複数の論理部と、チップ外部との電気的な接続が
可能な複数のＩＯ部と、論理部とＩＯ部とのそれぞれの
間の接続をチップ製造後に行うためにあらかじめ配置さ
れた配線要素とを備え、論理部およびＩＯ部はそれぞ
れ、配線要素に対する接続形態が同一に形成されたこと
を特徴とする。
とつのチップ上に、チップ製造後に回路の論理の設定が
可能な複数の論理部と、チップ外部との電気的な接続が
可能な複数のＩＯ部と、論理部とＩＯ部とのそれぞれの
間の接続をチップ製造後に行うためにあらかじめ配置さ
れた配線要素とを備え、論理部およびＩＯ部はそれぞ
れ、配線要素に対する接続形態が同一に形成されたこと
を特徴とする。
【０００８】このような構成により、各論理部とＩＯ部
とが、それらを結ぶ配線要素に対して同一に見えるた
め、結線対象が論理部かＩＯ部かを意識する必要がなく
なり、ＣＡＤアルゴリズムを単純化できる。また、論理
部とＩＯ部とを任意に配置することが可能となり、論理
部をチップ上の配列に沿って配置し、ＩＯ部の少なくと
も一部については、その配列の内部にその位置の論理部
と置き替えて配置することができる。
とが、それらを結ぶ配線要素に対して同一に見えるた
め、結線対象が論理部かＩＯ部かを意識する必要がなく
なり、ＣＡＤアルゴリズムを単純化できる。また、論理
部とＩＯ部とを任意に配置することが可能となり、論理
部をチップ上の配列に沿って配置し、ＩＯ部の少なくと
も一部については、その配列の内部にその位置の論理部
と置き替えて配置することができる。
【０００９】ＩＯ部をチップの周辺部だけでなく中心部
にも設けるには、配線構造を変更する必要はなく、該当
する論理部を単にＩＯ部に置き替えればよい。したがっ
て、チップ設計の変更も容易である。ＩＯ部をチップの
中心部に設けることで、実現した論理回路からＩＯ部ま
での配線遅延を小さく抑えた配線設計が容易になる。さ
らに、ボールグリッドアレイ構造のパッケージにチップ
を収納する場合にも、ＩＯ部がチップ周辺にある従来の
構造に比べ、ＩＯ部とパッケージのピンまでの配線も短
くなる。
にも設けるには、配線構造を変更する必要はなく、該当
する論理部を単にＩＯ部に置き替えればよい。したがっ
て、チップ設計の変更も容易である。ＩＯ部をチップの
中心部に設けることで、実現した論理回路からＩＯ部ま
での配線遅延を小さく抑えた配線設計が容易になる。さ
らに、ボールグリッドアレイ構造のパッケージにチップ
を収納する場合にも、ＩＯ部がチップ周辺にある従来の
構造に比べ、ＩＯ部とパッケージのピンまでの配線も短
くなる。
【００１０】
【発明の実施の形態】図１は本発明の第一の実施形態を
示す図であり、ＦＰＧＡチップ上の論理部、ＩＯ部およ
び配線要素の配置例を示す。この実施形態では、ひとつ
のＦＰＧＡチップ１０１上に、チップ製造後に回路の論
理の設定が可能な複数の論理部１０２と、チップ外部と
の電気的な接続が可能な複数のＩＯ部１０３と、論理部
１０２とＩＯ部１０３とのそれぞれの間の接続をチップ
製造後に行うためにあらかじめ配置された配線要素１０
４とを備える。配線要素１０４は碁盤目状に配置され、
その間に論理部１０２およびＩＯ部１０３が配置され
る。
示す図であり、ＦＰＧＡチップ上の論理部、ＩＯ部およ
び配線要素の配置例を示す。この実施形態では、ひとつ
のＦＰＧＡチップ１０１上に、チップ製造後に回路の論
理の設定が可能な複数の論理部１０２と、チップ外部と
の電気的な接続が可能な複数のＩＯ部１０３と、論理部
１０２とＩＯ部１０３とのそれぞれの間の接続をチップ
製造後に行うためにあらかじめ配置された配線要素１０
４とを備える。配線要素１０４は碁盤目状に配置され、
その間に論理部１０２およびＩＯ部１０３が配置され
る。
【００１１】図２は図１に示した１０５の部分を拡大し
た図である。ここでは、一つの論理部１０２と二つのＩ
Ｏ部１０３とを示す。論理部１０２には配線要素１０４
への接続のための二つの端子２０１、２０２が設けら
れ、それぞれスイッチボックス２０３、２０４により配
線要素１０４に接続される。同様に、二つのＩＯ部１０
３にはそれぞれ二つの端子２１１、２１２が設けられ、
それぞれがスイッチボックス２１３、２１４により配線
要素１０４に接続される。論理部１０２用のスイッチボ
ックス２０３とＩＯ部１０３用のスイッチボックス２１
３とは同一構造であり、同じくスイッチボックス２０４
と２１４とは同一構造である。したがって、論理部１０
２とＩＯ部１０３とを取り替えてＦＰＧＡを製造する場
合でも、その配線構造には一切変更がなく、配線用のＣ
ＡＤプログラムのアルゴリズムを変更する必要はない。
た図である。ここでは、一つの論理部１０２と二つのＩ
Ｏ部１０３とを示す。論理部１０２には配線要素１０４
への接続のための二つの端子２０１、２０２が設けら
れ、それぞれスイッチボックス２０３、２０４により配
線要素１０４に接続される。同様に、二つのＩＯ部１０
３にはそれぞれ二つの端子２１１、２１２が設けられ、
それぞれがスイッチボックス２１３、２１４により配線
要素１０４に接続される。論理部１０２用のスイッチボ
ックス２０３とＩＯ部１０３用のスイッチボックス２１
３とは同一構造であり、同じくスイッチボックス２０４
と２１４とは同一構造である。したがって、論理部１０
２とＩＯ部１０３とを取り替えてＦＰＧＡを製造する場
合でも、その配線構造には一切変更がなく、配線用のＣ
ＡＤプログラムのアルゴリズムを変更する必要はない。
【００１２】図３は本発明の第二の実施形態を示す図で
あり、図１と同様に、ＦＰＧＡチップ上の論理部、ＩＯ
部および配線要素の配置例を示す。この実施形態は、Ｆ
ＰＧＡチップ３０１の周辺部だけでなく内部にもＩＯ部
３０２〜３０５が配置されたことが第一の実施形態と異
なる。比較的小規模な回路を実現した場合など、従来の
ＦＰＧＡでは、回路の入出力をチップ周辺部にしか存在
しないＩＯ部へ接続するための長い配線が必要だった。
これに対し、本実施形態では、ＦＰＧＡチップ３０１の
中心部にもＩＯ部３０２〜３０５が点在するため、近傍
のＩＯ部に接続することで、信号を外部に引き出すため
の配線が短くできる。
あり、図１と同様に、ＦＰＧＡチップ上の論理部、ＩＯ
部および配線要素の配置例を示す。この実施形態は、Ｆ
ＰＧＡチップ３０１の周辺部だけでなく内部にもＩＯ部
３０２〜３０５が配置されたことが第一の実施形態と異
なる。比較的小規模な回路を実現した場合など、従来の
ＦＰＧＡでは、回路の入出力をチップ周辺部にしか存在
しないＩＯ部へ接続するための長い配線が必要だった。
これに対し、本実施形態では、ＦＰＧＡチップ３０１の
中心部にもＩＯ部３０２〜３０５が点在するため、近傍
のＩＯ部に接続することで、信号を外部に引き出すため
の配線が短くできる。
【００１３】図４はボールグリッドアレイ構造のパッケ
ージへのＦＰＧＡチップの収納を説明する図である。こ
こで、収納されるＦＰＧＡチップ４０１には、その中心
部と周辺部とにそれぞれＩＯ部４０２、４０３が設けら
れているものとする。このようなＦＰＧＡチップ４０１
を収納するボールグリッドアレイ構造のパッケージ４１
１には、導電性のボール状突起が碁盤目状に配置され、
それがプリントボードとの接点となるピンとして用いら
れる。従来のＦＰＧＡでは、ＩＯ部がチップの周辺部に
あるため、図４におけるＩＯ部４０３とピン４１３との
接続のように、パッケージ周囲のピンへの接続は比較的
容易である。しかし、パッケージの中心部のピンへの接
続は、チップとパッケージとの間に新たに配線基板を挿
入して配線する必要があった。これに対し、ＩＯ部がチ
ップの内側に配置されると、図４におけるＩＯ部４０２
とピン４１２との接続のように、配線基板がなくても直
接に接続が可能となる。
ージへのＦＰＧＡチップの収納を説明する図である。こ
こで、収納されるＦＰＧＡチップ４０１には、その中心
部と周辺部とにそれぞれＩＯ部４０２、４０３が設けら
れているものとする。このようなＦＰＧＡチップ４０１
を収納するボールグリッドアレイ構造のパッケージ４１
１には、導電性のボール状突起が碁盤目状に配置され、
それがプリントボードとの接点となるピンとして用いら
れる。従来のＦＰＧＡでは、ＩＯ部がチップの周辺部に
あるため、図４におけるＩＯ部４０３とピン４１３との
接続のように、パッケージ周囲のピンへの接続は比較的
容易である。しかし、パッケージの中心部のピンへの接
続は、チップとパッケージとの間に新たに配線基板を挿
入して配線する必要があった。これに対し、ＩＯ部がチ
ップの内側に配置されると、図４におけるＩＯ部４０２
とピン４１２との接続のように、配線基板がなくても直
接に接続が可能となる。
【００１４】
【発明の効果】以上説明したように、本発明のＦＰＧＡ
は、各論理部とＩＯ部とが、それらを結ぶ配線要素に対
して同一に見えるため、結線対象が論理部からＩＯ部か
を意識することなく、ＣＡＤを用いた自動配線を容易に
行うことができる。また、ＩＯ部をチップ周辺部だけで
なくチップの中心部にも設けることができるので、実現
した論理回路からＩＯ部までの配線遅延を小さく抑える
配線が可能となる。さらに、ボールグリッドアレイ構造
のパッケージにチップを収納する場合には、ＩＯ部がチ
ップ周辺にある従来のチップ構造に比べ、ＩＯ部とパッ
ケージのピンまでの配線も短くすることが可能となる。
は、各論理部とＩＯ部とが、それらを結ぶ配線要素に対
して同一に見えるため、結線対象が論理部からＩＯ部か
を意識することなく、ＣＡＤを用いた自動配線を容易に
行うことができる。また、ＩＯ部をチップ周辺部だけで
なくチップの中心部にも設けることができるので、実現
した論理回路からＩＯ部までの配線遅延を小さく抑える
配線が可能となる。さらに、ボールグリッドアレイ構造
のパッケージにチップを収納する場合には、ＩＯ部がチ
ップ周辺にある従来のチップ構造に比べ、ＩＯ部とパッ
ケージのピンまでの配線も短くすることが可能となる。
【図１】本発明の第一の実施形態を示す図。
【図２】図１の一部を拡大して示す図。
【図３】本発明の第二の実施形態を示す図。
【図４】ボールグリッドアレイ構造のパッケージへのＦ
ＰＧＡチップの収納を説明する図。
ＰＧＡチップの収納を説明する図。
１０１、３０１、４０１ ＦＰＧＡチップ １０２ 論理部 １０３、３０２〜３０５、４０２、４０３ ＩＯ部 １０４ 配線要素 ２０１、２０２、２１１、２１２ 端子 ２０３、２０４、２１３、２１４ スイッチボックス ４１１ パッケージ ４１２、４１３ ピン
Claims (3)
- 【請求項１】 ひとつのチップ上に、 チップ製造後に回路の論理の設定が可能な複数の論理部
と、 チップ外部との電気的な接続が可能な複数の入出力部
と、 前記複数の論理部と前記複数の入出力部とのそれぞれの
間の接続をチップ製造後に行うためにあらかじめ配置さ
れた配線要素とを備えたフィールドプログラマブルゲー
トアレイにおいて、 前記複数の論理部および前記複数の入出力部はそれぞ
れ、前記配線要素に対する接続形態が同一に形成された
ことを特徴とするフィールドプログラマブルゲートアレ
イ。 - 【請求項２】 前記複数の論理部はチップ上の配列に沿
って配置され、 前記複数の入出力部の少なくとも一部はその配列の内部
にその位置の論理部と置き替えて配置された請求項１記
載のフィールドプログラマブルゲートアレイ。 - 【請求項３】 チップがボールグリッドアレイ構造のパ
ッケージに収納された請求項２記載のフィールドプログ
ラマブルゲートアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10741696A JPH09293784A (ja) | 1996-04-26 | 1996-04-26 | フィールドプログラマブルゲートアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10741696A JPH09293784A (ja) | 1996-04-26 | 1996-04-26 | フィールドプログラマブルゲートアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09293784A true JPH09293784A (ja) | 1997-11-11 |
Family
ID=14458603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10741696A Pending JPH09293784A (ja) | 1996-04-26 | 1996-04-26 | フィールドプログラマブルゲートアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09293784A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007527613A (ja) * | 2003-07-11 | 2007-09-27 | ザイリンクス インコーポレイテッド | 縦列アーキテクチャ |
| JP2012044708A (ja) * | 1999-03-04 | 2012-03-01 | Altera Corp | プログラマブルロジック集積回路デバイスの相互接続ならびに入力／出力リソース |
-
1996
- 1996-04-26 JP JP10741696A patent/JPH09293784A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012044708A (ja) * | 1999-03-04 | 2012-03-01 | Altera Corp | プログラマブルロジック集積回路デバイスの相互接続ならびに入力／出力リソース |
| JP2014200106A (ja) * | 1999-03-04 | 2014-10-23 | アルテラ コーポレイションＡｌｔｅｒａ Ｃｏｒｐｏｒａｔｉｏｎ | プログラマブルロジック集積回路デバイスの相互接続ならびに入力／出力リソース |
| JP2007527613A (ja) * | 2003-07-11 | 2007-09-27 | ザイリンクス インコーポレイテッド | 縦列アーキテクチャ |
| JP4778422B2 (ja) * | 2003-07-11 | 2011-09-21 | ザイリンクス インコーポレイテッド | 縦列アーキテクチャ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10304854B2 (en) | Pads and pin-outs in three dimensional integrated circuits | |
| JP2723926B2 (ja) | プログラマブル・ロジツク・デバイス | |
| US20080030228A1 (en) | Cells of a customizable logic array device having independently accessible circuit elements | |
| JP2000509948A (ja) | 集積回路装置 | |
| US7812458B2 (en) | Pad invariant FPGA and ASIC devices | |
| US5257166A (en) | Configurable electronic circuit board adapter therefor, and designing method of electronic circuit using the same board | |
| JPH0586091B2 (ja) | ||
| US20030025132A1 (en) | Inputs and outputs for embedded field programmable gate array cores in application specific integrated circuits | |
| JPH09293784A (ja) | フィールドプログラマブルゲートアレイ | |
| JP3224885B2 (ja) | 集積回路装置及びその設計方法 | |
| JP3489608B2 (ja) | プログラマブル論理回路システムおよびプログラマブル論理回路装置の再構成方法 | |
| JP3880843B2 (ja) | 電子回路装置 | |
| EP2996248B1 (en) | Flexible layout for integrated mask-programmable logic devices and manufacturing process thereof | |
| US4874968A (en) | Component produced using integrated technology for the fabrication of integrated circuits | |
| US6833286B2 (en) | Semiconductor device with variable pin locations | |
| JPH09266282A (ja) | ゲートアレイ装置 | |
| US20010008379A1 (en) | Programmable integrated circuit device | |
| JP3160227B2 (ja) | 半導体集積回路およびシステム | |
| JPH09506481A (ja) | ユニバーサル接続マトリクスアレイ | |
| JPH0831525B2 (ja) | 集積技術によつて製造される集積回路レイアウト用ロジツクアレイ・モジユ−ル | |
| JPS61199647A (ja) | 半導体集積回路装置 | |
| JPH058576B2 (ja) | ||
| JPS58124266A (ja) | 半導体集積回路 | |
| JPS61190958A (ja) | 半導体集積回路 | |
| JPH02202718A (ja) | プルアップ回路 |