JP3489608B2 - プログラマブル論理回路システムおよびプログラマブル論理回路装置の再構成方法 - Google Patents
プログラマブル論理回路システムおよびプログラマブル論理回路装置の再構成方法Info
- Publication number
- JP3489608B2 JP3489608B2 JP16384897A JP16384897A JP3489608B2 JP 3489608 B2 JP3489608 B2 JP 3489608B2 JP 16384897 A JP16384897 A JP 16384897A JP 16384897 A JP16384897 A JP 16384897A JP 3489608 B2 JP3489608 B2 JP 3489608B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- programmable logic
- reconfigurable
- logic circuit
- shape
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
成を部分的に再構成することができるプログラマブル論
理回路装置を含むシステムおよび再構成方法に関するも
のであり、特に再構成しようとする回路(この明細書で
は、再構成しようとする回路を再構成回路と称すること
とする)の回路データの格納方法に関するものである。
け集積回路(ASIC)の分野において、製品の開発期
間を短縮するために、フィールドプログラマブルゲート
アレイ(FPGA)やプログラマブルロジックデバイス
(PLD)などのプログラマブル論理回路素子を用いた
プログラマブル論理回路装置が広く使われている。
論理回路を記述する回路情報をこれら装置に読み込ませ
ることで、内部の論理回路と論理回路間の結線を自由に
構成することができる。このため、プログラマブル論理
回路装置を用いることで、従来は回路設計の終了後に数
週間から数か月を必要とした集積回路の作製時間が不要
になるというメリットがある。特に、米国特許第4,7
00,187号の発明のような電気的に再構成可能なプ
ログラマブル論理回路装置は、一度作製した回路を必要
に応じて自由に何度でも変更できるという利点があり、
プログラマブル論理回路装置は、ますます広く使われる
ようになってきている。
し、一つのプログラマブル論理回路装置では実現できな
い規模にまで回路規模が大きくなっている。
複数個のプログラマブル論理回路装置を接続して使用す
ることである。しかしながら、プログラマブル論理回路
装置は、入出力接続端子の数が制限されているので、こ
の方法ですべての回路を実現することは困難である。ま
た、たとえこの方法で実現できたとしても、使用するプ
ログラマブル論理回路装置の数の増加に伴い、消費電力
が増加するという新たな欠点を引き起こす問題がある。
回路を実現するためにプログラマブル論理回路装置を処
理の途中で再度構成し直すことである。この方法によれ
ば、プログラマブル論理回路装置の数が増加するわけで
はないので、上記の方法のような消費電力の問題は生じ
ない。
情報を再度読み込ませる必要があるため、余分な時間が
かかるという問題がある。特に、処理の途中で論理回路
装置を再構成する際に、再構成前のデータを再構成後の
論理回路で使用する必要がある場合には、処理を一時中
断し、その時のデータをプログラマブル論理回路装置の
外部の記憶装置に記憶させ、新たな回路情報を読み込ん
で再構成し、その後、外部の記憶装置に記憶した再構成
前のデータと再構成に伴う新しいデータとを入力させる
という余分な処理が必要になり、再構成のために時間が
かかる。
に解決手段が提供されている。例えば、米国アトメル社
の「CONFIGURABLE LOGIC」という名
のデータブックに記載されているプログラマブル論理回
路装置では、その論理回路装置内部に、再構成を行う時
にデータを記憶するためのデータ記憶装置を有し、回路
の動作中でも外部の記憶装置から回路情報の一部を読み
込んで部分的に再構成を行うことにより再構成をするた
めの時間を最小に留めることができるようにしている。
マブル論理回路装置を、異なる時間に異なる論理回路を
実現するように処理の途中で再構成することにより、処
理に必要なすべての回路を最初から実現する場合には一
つのプログラマブル論理回路装置では実現できない規模
の回路であっても、一つのプログラマブル論理回路装置
で実現することができるようになる。
論理回路装置において、部分的再構成を行うには、ベー
スとなる回路の空き領域と、後から加えられる再構成回
路の占める領域の大きさにマッチングがとれていなけれ
ばならない。
置の再構成の際にベースとなる回路の空き領域は、その
ときに使用しなくなった回路領域であり、この空き領域
の大きさや形状はFPGAに読み込まれている論理回路
の機能や規模に応じたものであって、一定ではない。し
かも、論理回路の機能や規模が同じであっても、読み込
まれている論理回路の設計の仕方によって必ずしも同一
の空き領域の大きさや形状となるわけではない。
ために用意される論理回路も、その機能や規模に応じた
形状や大きさを有し、一定ではない。また、上述と同様
にして、機能や規模が同じであっても、その回路設計に
よっては、その論理回路の形状および大きさが異なるも
のとなる。
理回路について上述の再構成方法を適用するものであっ
て、事前に、再構成の時点が定まっていて、その時点の
空き領域の大きさが判っており、しかも、再構成により
後から加える回路の占める領域の大きさを、その空き領
域に合わせて設計するようにする場合のように、事前に
判っている特定の回路を対象に再構成を行う場合には、
上述の空き領域と後から追加する論理回路の形状および
大きさのマッチングの問題は生じない。
成回路が何種類もあるような汎用性の高い再構成を行お
うとする場合には、後から加える再構成回路の占める領
域が、空き領域より大きくなったり、形状が異なって再
構成できない場合が生じるという問題がある。例えば、
後から加える再構成回路を複数個、ライブラリーとして
用意しておき、その中から適宜必要な再構成回路を検索
して、プログラマブル論理回路装置を再構成する場合
に、形状や大きさがマッチングせず実際には再構成が不
能になってしまうことになる。
の高い再構成が可能なプログラマブル論理回路システム
および再構成方法を提供することを目的とする。
め、この発明によるプログラマブル論理回路システム
は、動作中に回路機能を部分的に再構成可能なプログラ
マブル論理回路装置と、複数の再構成回路の回路データ
のそれぞれが、前記再構成回路のレイアウト上の大きさ
および形状が予め決められた大きさおよび形状に揃えれ
れて記憶されている外部記憶手段と、前記外部記憶手段
から再構成回路の回路データを読み出し、前記プログラ
マブル論理回路装置に取り込むようにする回路情報制御
手段と、を備えることを特徴とする。
回路装置の再構成方法は、動作中に回路機能を部分的に
再構成可能なプログラマブル論理回路装置に、外部記憶
手段から再構成回路の回路データを取り込んで、前記プ
ログラマブル論理回路装置を再構成する方法において、
前記外部記憶手段には、複数の前記再構成回路の回路デ
ータのそれぞれが、前記再構成回路のレイアウト上の大
きさおよび形状を予め決められた大きさおよび形状に揃
えて記憶しておくことを特徴とする。
段には、再構成回路のレイアウト上の大きさおよび形状
が、回路の機能にかかわらず、予め決められた大きさお
よび形状に揃えられて、複数個の再構成回路の回路デー
タが格納されている。したがって、フィールドプログラ
マブルゲートアレイなどのプログラマブル論理回路装置
の回路設計時に、形状や大きさが揃えられている再構成
回路の形状や大きさを考慮して論理回路設計をすること
により、再構成の際には、比較的容易に空き領域と再構
成回路の形状や大きさをマッチングさせることができ
る。
ブル論理回路システムおよび再構成方法の実施の形態を
図を参照しならがら説明する。
論理回路システムの構成を示すブロック図である。この
図1に示すように、この実施の形態のプログラマブル論
理回路システムは、プログラマブル論理回路装置の例と
してのフィールドプログラマブルゲートアレイ(FPG
A)11と、外部データ記憶装置12と、回路情報制御
手段13と、第1および第2の一時記憶手段14および
15とからなり、各手段が内部バス10により通信でき
るように構成されている。
的再構成が可能なものが使用される。この回路動作中の
部分的再構成が可能なFPGAとしては、例えばアトメ
ル社のAT6000シリーズやザイリンクス社のXC6
200シリーズなどが用いられる。この場合、FPGA
11は、数ゲートで構成されたセルを最小単位としてこ
れをアレイ状に並べて構成されたものである。
に用いる複数個の再構成回路の回路データをライブラリ
ーとして記憶するもので、ディスク記憶装置や半導体メ
モリ装置などで構成される。
は、再構成回路の回路データとして、例えば乗算器、加
算器、カウンタなどの回路データがビットストリームと
して格納されている。この場合、外部データ記憶装置1
2に格納されている回路データは、機能に拘らず、回路
規模(つまり大きさ)および形状によって、数通りにカ
テゴライズ(分類)されている。
がカウンタの場合であれば、例えば、出力が1ビット幅
から4ビット幅までをひとつのクラスとし、5ビット幅
から8ビット幅までを次のクラス、さらにその上は次の
クラスというように、カテゴライズする。
対して、例えば、形状が長方形であれば、その長方形の
長辺と短辺の比が例えば1:1、1:2、1:5、…と
いうように何種類かに決めて、カテゴライズする。
まれる複数個の再構成回路の回路データは、その回路デ
ータにより構築される再構成回路のレイアウト上の大き
さおよび形状が、予め決められた大きさおよび形状に揃
えられて記憶される。
あるセルを基準に考えると、例えば1ビット幅から4ビ
ット幅までのクラスのカウンタのレイアウト上の大きさ
および形状は、ある一つのカテゴリーでは、図3に示す
ように、2×4のセル領域と規定される。図3におい
て、実線の四角形は一つのセル20を示し、点線で囲ん
だ部分が再構成回路セル領域21を示している。そし
て、図4(A)〜(D)に示すように、塗り潰したセル
20をカウンタとして利用するようにすることで、1ビ
ットカウンタから4ビットカウンタまでが実現される。
なお、図4において、塗り潰しが施されていないセル2
0は未使用のセルとなる。
ット幅から4ビット幅までのクラスのカウンタは、図3
に示す2×4の再構成回路セル領域21に、大きさおよ
び形状が揃えられる。
ラスのカウンタの別のカテゴリーでは、図5および図6
で点線で囲んで示すように、1×8の再構成回路セル領
域22に規定される。そして、図6(A)〜(D)に示
すように、塗り潰したセル20をカウンタとして利用す
るようにすることで、1ビットカウンタから4ビットカ
ウンタまでが実現される。なお、図6において、塗り潰
しが施されていないセル20は未使用のセルとなる。
示す1×8の再構成回路セル領域22に、大きさおよび
形状が揃えられる。
外部データ記憶装置12と第1の一時記憶手段14を制
御して、後述するように再構成を実行する。その制御の
ためのプログラムおよび必要なデータは、第2の一時記
憶手段15に格納されている。また、第1の一時記憶手
段14は、後述するように、再構成のために外部データ
記憶装置12から取り出した回路データを一時的に記憶
する。
1には、図2に示すように、予め、固定回路部分11a
と再構成用回路部分11bとが設計時に領域分けされて
設定されている。また、この設計時に、固定回路部分1
1aおよび再構成用回路部分11bの大きさおよび形状
が、データ記憶装置12に格納されている再構成回路デ
ータによる再構成回路のレイアウト上の大きさおよび形
状を考慮して設計される。このうち、再構成用回路領域
部分11bは、再構成する回路のすべての場合を考慮し
て、外部データ記憶装置12内の回路データをもとに形
状を決めて設計される。すなわち、この例では、再構成
される回路のうち最も回路規模の大きい回路の占める領
域と等しい領域あるいはそれ以上の大きさの領域が再構
成回路部分11bとされる。
する。回路情報制御手段13は、FPGA11内の再構
成用回路領域部分11bが担当する処理が終了すると、
次にこの再構成用回路領域部分11bに入るべき再構成
回路を、第2の一時記憶手段15に記憶されている回路
情報制御プログラムと、それと共に格納されているデー
タをもとにして、外部データ記憶装置12から検索す
る。
より見付け出した再構成回路の回路データに該当したビ
ットストリームデータを、外部データ記憶装置12から
第1の一時記憶手段14に転送させる。さらに、回路情
報制御手段13は、その再構成回路のビットストリーム
データを、第1の一時記憶手段14からFPGA11に
ロードして、FPGA11の再構成用回路領域部分11
bを再構成する。
索されて取り出された回路データによる再構成回路が、
FPGA11の再構成用回路領域部分11bに構築され
る。
は、FPGA11内の再構成用回路領域部分11bの形
状と接続情報およびロードされる再構成回路の形状と接
続情報により、必要に応じて、再構成回路を、そのレイ
アウト上、回転処理または鏡像反転処理するようにす
る。この場合、再構成用回路領域部分11bの形状の情
報と接続情報は、第2の一時記憶手段15に格納されて
おり、ロードされる再構成回路の形状の情報と接続情報
は、一時記憶手段14に記憶される回路データに含まれ
ている。
構成された回路と、固定回路領域部分11aの回路との
間で接続を行う場合には、第2の一時記憶手段15に格
納されている制御プログラムにある接続情報により、再
構成用回路領域部分11bのうちの空いている領域を利
用して自動配線が行われる。
回路機能は更新され、次の処理に移る。そして、この再
構成された回路部分が担当する処理が終了すると、上述
と同様にして、新たな再構成回路がFPGA11にロー
ドされる。
ては、外部データ記憶装置12には、複数個の再構成回
路の回路データが、その再構成用回路のレイアウト上の
大きさおよび形状が、予め決められた大きさおよび形状
に揃えられて記憶されているので、FPGA11に読み
込む回路の設計に当たって、再構成用回路領域部分11
bの大きさを、それら予め決まっている大きさおよび形
状に応じたものとして設計することが容易である。
部データ記憶装置12に格納されている複数個の再構成
回路の回路データのライブラリーを用いて、FPGA1
1に対して汎用性の高い再構成を行わせるようにするこ
とができる。
定回路領域部分11aと再構成用回路領域部分11bと
に領域を分けておき、再構成用回路領域部分11bの形
状および大きさを、外部データ記憶装置12に格納され
ている複数個の再構成回路のうち最も回路規模の大きい
回路の占める領域と等しい領域あるいはそれ以上の大き
さの領域と設定しておくようにしたが、再構成用回路領
域部分11bは、例えば揃えられた形状に応じた形状の
任意の大きさに設定しておくようにしてもよい。
の形状および大きさの決定に関し、外部データ記憶装置
12に格納されている再構成回路の形状および大きさの
すべての場合が考慮されていない場合には、回路情報制
御手段13は、再構成のたびに、外部データ記憶装置1
2において、再構成用回路領域部分11bに入るべき再
構成回路を、再構成用回路領域部分11bより小さいこ
とを条件に検索する。そして、この検索により、該当す
る再構成回路の回路情報が見付かれば、上記のように再
構成を行う。しかし、該当する再構成回路の回路情報が
ない場合にはエラーとする。
再構成回路の回路データの分類法(カテゴライズ)の他
の形態について説明する。
は、上記の分類法に加えて、外部データ記憶装置12に
格納される再構成回路の回路データとして、大きさおよ
び形状が揃えられた再構成回路本体部分の周囲の全部あ
るいは一部に配線用の領域を設けたものとして、カテゴ
ライズするものである。
4ビットまでのクラスのカウンタの例であれば、図7
(A)に示す2×4のセル領域の再構成回路本体部分の
周囲に、図7(B)に示すように、1セル分の配線用領
域を設ける。図7(B)では再構成回路本体部分が4ビ
ットカウンタの場合であり、塗り潰してあるセル20が
カウンタを構成する。そして、図7(B)で、周囲の白
抜きのセル20sが配線用の領域を形成するセルであ
る。したがって、この例の場合であれば、1ビット〜4
ビットのクラスのカウンタの回路データは、4×6セル
の領域23として揃えられて外部データ記憶装置12に
記憶されるものである。
本体部分の周囲に設けられた状態でカテゴライズされて
外部データ記憶装置12に、ライブラリーとして再構成
する回路の回路データが記憶されている場合には、固定
回路領域部分11aの固定回路部分と、再構成用回路領
域部分11bの再構成回路との間で接続がある場合、第
2の一時記憶手段15に格納されている制御プログラム
にある接続情報により、配線用領域のセル20Sで自動
配線処理が行われる。この自動配線処理は、例えば迷路
法などの既知のアルゴリズムによって実行することがで
きる。
再構成回路の回路データが外部データ記憶装置12に記
憶されているので、再構成回路と固定回路部分との結線
処理についても汎用性を高めることができる。
うに配線用領域を設ける必要はなく、再構成回路本体部
分のセルの占める領域と配線用領域とのバランスによ
り、例えば、図7(C)に示すように、再構成回路本体
部分の上下のみに配線用領域を設けてもよい。また、配
線用領域の設け方は、以上の例には限定されず、再構成
回路本体部分のセル領域の周囲の任意の部分にだけ設け
てもよい。
回路の回路データの分類法(カテゴライズ)のさらに他
の形態について説明する。
は、前記最初の例の分類法に加えて、外部データ記憶装
置12に格納される再構成回路の回路データは、それに
よる再構成回路の入出力などの配線の位置を、その回路
規模および回路の種類に応じて決めて、カテゴライズす
るようにするものである。
よび回路の種類に応じて再構成回路の形状および大きさ
を揃えておくと共に、揃えられた複数個の再構成回路の
入出力などの配線の位置を決めておく。そして、揃えら
れた複数個の再構成回路のうちの個々の再構成回路にお
いては、その回路に必要な分の入出力などの配線だけを
割り付けておく。
幅のクラスのカウンタの例を示している。図8(A)に
示すように、再構成回路の領域において、再構成回路セ
ル領域21の上側の4つの配線位置31は入力配線位置
であり、また、下側の4つの配線位置32は出力配線位
置である。また、左側の配線位置33はイネーブル信号
配線の位置である。さらに、右側の配線位置34は、ア
ップダウン制御信号の配線位置と決められている。
て、「IN」が記載されている配線位置は入力配線が割
り付けられていることを示す。また、「OUT」が記載
されている配線位置は出力配線が割り付けられているこ
とを示す。さらに、「Enable」が記載されている
配線位置は、イネーブル信号配線が割り付けられている
ことを示す。これら「IN」,「OUT」,「Enab
le」以外の何も記していない配線は未使用配線とな
る。なお、図8(A)は1ビットカウンタ、図8(B)
は2ビットカウンタ、図8(C)は3ビットカウンタ、
図8(D)は4ビットカウンタ、をそれぞれ示すもので
ある。
でのクラスのカウンタの配線を共通にしておくことで、
例えば2ビットカウンタを4ビットカウンタに再構成す
る場合など、回路の再構成が容易になる。
カウンタとして揃えられる回路領域21である2×4の
セル領域に、他の回路を割り付ける場合には、その回路
に適した配線の割当てが行われるものである。ただし、
機能的に入出力の方向などが等しくできる回路の間で
は、入力側と出力側とは共通化しておくことも可能であ
る。例えば、乗算器であった回路を加算器に再構成する
場合を考慮すると、入力側と出力側とは共通化しておく
方が望ましい。
15は、回路情報制御手段13内に内蔵することによ
り、省略することができる。また、第1の一時記憶手段
14は、再構成回路データストリームのバッファを構成
するものであり、これも省略することが可能である。
段14、15と、回路情報制御手段13を、フィールド
プログラマブルゲートアレイ11などのプログラマブル
論理回路装置内に構成することもできる。
回路装置としては、フィールドプログラマブルゲートア
レイに限られるものではなく、プログラマブルロジック
デバイスや、その他の再構成可能なプログラマブル論理
回路装置を用いることができる。
2は、内部バス上のものに限らず、外部ネットワーク上
のサーバなどの記憶装置であってもよい。
ば、動作中に回路機能を部分的に再構成可能なFPGA
に、外部から再構成用の回路を取り込む場合において、
再構成用回路のレイアウト上の形状および大きさを、回
路の機能に拘わらずあらかじめ決められた形状および大
きさに揃えておくようにしたので、何通りもの回路を再
構成することができ、汎用性の高いプログラマブル論理
回路システムを実現することができる。
よび入出力用の配線の位置を回路の機能に拘わらずあら
かじめ決められた形状に揃えておくことにより、再構成
時の結線処理が単純化され再構成にかかる時間が短縮さ
れる。
ことで、論理回路の設計が容易になり、設計期間の短縮
が可能となる。
ムの実施の形態の構成を示すブロック図である。
を説明するための図である。
の再構成回路の形状および大きさの一例を示す図であ
る。
個の再構成回路の例を説明するための図である。
の再構成回路の形状および大きさの他の例を示す図であ
る。
個の再構成回路の例を説明するための図である。
ある。
を示す図である。
イ) 12…外部データ記憶装置 13…回路情報制御手段 14…第1の一時記憶手段 15…第2の一時記憶手段 11a…固定回路領域部分 11b…再構成用回路領域部分 20…数ゲートで構成されるセル 21,22…再構成回路セル領域
Claims (7)
- 【請求項1】動作中に回路機能を部分的に再構成可能な
プログラマブル論理回路装置と、 複数の再構成回路の回路データのそれぞれが、前記再構
成回路のレイアウト上の大きさおよび形状が予め決めら
れた大きさおよび形状に揃えられて記憶されている外部
記憶手段と、 前記外部記憶手段から再構成回路の回路データを読み出
し、前記プログラマブル論理回路装置に取り込むように
する回路情報制御手段と、を備えることを特徴とするプ
ログラマブル論理回路システム。 - 【請求項2】請求項1に記載のプログラマブル論理回路
システムにおいて、 前記プログラマブル論理回路装置には、予め、再構成用
回路領域部分と、再構成の対象とされない固定回路領域
部分とが設定されており、 前記設定される再構成用回路領域部分の大きさおよび形
状は、前記外部記憶手段に記憶されている回路データに
よる再構成回路のレイアウト上の大きさおよび形状に応
じて定められてなるプログラマブル論理回路システム。 - 【請求項3】請求項1に記載のプログラマブル論理回路
システムにおいて、 前記外部記憶手段に記憶される前記回路データにより記
述される再構成回路には、隣接の回路と接続するための
配線を施すための領域部分を含むことを特徴とするプロ
グラマブル論理回路システム。 - 【請求項4】請求項1に記載のプログラマブル論理回路
システムにおいて、 前記外部記憶手段に記憶される再構成回路の回路データ
は、それぞれの再構成回路のレイアウト上の大きさおよ
び形状を予め決められた大きさおよび形状に揃えるだけ
でなく、少なくとも入出力の配線の位置も予め決められ
た状態に揃えたものとして記憶されていることを特徴と
するプログラマブル論理回路システム。 - 【請求項5】請求項1、請求項2または請求項3に記載
のプログラマブル論理回路システムにおいて、 前記外部記憶手段に記憶されている再構成回路の回路デ
ータは、前記再構成回路の回路規模の大きさに従ってラ
ンク付けがされていることを特徴とするプログラマブル
論理回路システム。 - 【請求項6】前記回路情報制御手段は、前記プログラマ
ブル論理回路装置内に構成されていることを特徴とする
プログラマブル論理回路システム。 - 【請求項7】動作中に回路機能を部分的に再構成可能な
プログラマブル論理回路装置に、外部記憶手段から再構
成回路の回路データを取り込んで、前記プログラマブル
論理回路装置を再構成する方法において、 前記外部記憶手段には、複数の前記再構成回路の回路デ
ータのそれぞれが、前記再構成回路のレイアウト上の大
きさおよび形状を予め決められた大きさおよび形状に揃
えて記憶しておくことを特徴とするプログラマブル論理
回路装置の再構成方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16384897A JP3489608B2 (ja) | 1997-06-20 | 1997-06-20 | プログラマブル論理回路システムおよびプログラマブル論理回路装置の再構成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16384897A JP3489608B2 (ja) | 1997-06-20 | 1997-06-20 | プログラマブル論理回路システムおよびプログラマブル論理回路装置の再構成方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1117524A JPH1117524A (ja) | 1999-01-22 |
JP3489608B2 true JP3489608B2 (ja) | 2004-01-26 |
Family
ID=15781912
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16384897A Expired - Lifetime JP3489608B2 (ja) | 1997-06-20 | 1997-06-20 | プログラマブル論理回路システムおよびプログラマブル論理回路装置の再構成方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3489608B2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10139610A1 (de) | 2001-08-11 | 2003-03-06 | Daimler Chrysler Ag | Universelle Rechnerarchitektur |
AU2003287321B2 (en) * | 2002-10-31 | 2010-11-18 | Lockheed Martin Corporation | Computing machine having improved computing architecture and related system and method |
DE602005019448D1 (de) * | 2004-10-28 | 2010-04-01 | Ip Flex Inc | Datenverarbeitungsgerät mit rekonfigurierbarer logischer schaltung |
WO2007145220A1 (ja) * | 2006-06-14 | 2007-12-21 | Panasonic Corporation | 書き換え可能な回路を備える装置、更新システム、更新方法、更新プログラム、及び集積回路 |
JP5359142B2 (ja) * | 2008-09-18 | 2013-12-04 | 富士通株式会社 | 伝送装置 |
JP5438358B2 (ja) | 2009-04-13 | 2014-03-12 | キヤノン株式会社 | データ処理装置及びその制御方法 |
US8671377B2 (en) * | 2011-03-03 | 2014-03-11 | Altera Corporation | Method and apparatus for placement and routing of partial reconfiguration modules |
CN104570846B (zh) * | 2014-12-04 | 2017-10-24 | 中国航空工业集团公司第六三一研究所 | Fpga重配置控制方法 |
-
1997
- 1997-06-20 JP JP16384897A patent/JP3489608B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH1117524A (ja) | 1999-01-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6347061B1 (en) | Programmable logic array device with random access memory configurable as product terms | |
US6047115A (en) | Method for configuring FPGA memory planes for virtual hardware computation | |
US6091263A (en) | Rapidly reconfigurable FPGA having a multiple region architecture with reconfiguration caches useable as data RAM | |
US10680616B2 (en) | Block memory layout and architecture for programmable logic IC, and method of operating same | |
US5612633A (en) | Circuit for simultaneously inputting and outputting signals on a single wire | |
US6421817B1 (en) | System and method of computation in a programmable logic device using virtual instructions | |
US6351143B1 (en) | Content-addressable memory implemented using programmable logic | |
JP2703397B2 (ja) | 構成を変更可能な論理アレイ | |
US6292018B1 (en) | Configurable cellular array | |
US5841295A (en) | Hybrid programmable logic device | |
JP3809727B2 (ja) | 情報処理システム、回路情報管理方法および回路情報記憶装置 | |
US5652904A (en) | Non-reconfigurable microprocessor-emulated FPGA | |
US5924115A (en) | Hierarchical memory architecture for a programmable integrated circuit having an interconnect structure connected in a tree configuration | |
EP1603240A2 (en) | Switch methodology for mask-programmable logic devices | |
JPH09153789A (ja) | 圧縮された構成ビット・ストリームを使用してゲート・アレイをプログラムするプログラム可能論理回路、及びその方法 | |
US4872137A (en) | Reprogrammable control circuit | |
US6209118B1 (en) | Method for modifying an integrated circuit | |
US7352205B2 (en) | Reconfigurable switching device parallel calculation of any particular algorithms | |
JP3489608B2 (ja) | プログラマブル論理回路システムおよびプログラマブル論理回路装置の再構成方法 | |
US5633806A (en) | Semiconductor integrated circuit and method of designing same | |
US20040187088A1 (en) | Configurable electronic device with mixed granularity | |
JPH0586091B2 (ja) | ||
JP2000091435A (ja) | 情報処理システム | |
Tan et al. | A physical resource management approach to minimizing fpga partial reconfiguration overhead | |
US20190324724A1 (en) | Geometric Synthesis |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071107 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081107 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091107 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101107 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111107 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111107 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121107 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121107 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131107 Year of fee payment: 10 |
|
EXPY | Cancellation because of completion of term |