JP2002032423A - テスト容易性考慮論理合成方法及びシステム - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】論理合成処理において、ディレイ条件だけでな
く、テスト容易性を考慮した論理を生成する回路設計シ
ステムを提供する。 【解決手段】論理合成処理にテスト容易性を評価する処
理を追加し、ディレイ条件などが適合する回路群の中か
ら、よりテスト容易性の高い回路を選択する。また、論
理合成処理に回路のテスト容易化を追加し、テスト容易
化された回路を生成回路の候補に追加して、ディレイ評
価などを行い、最適な回路を選択する。組み合わせ論理
が複数の記憶媒体に分割されている場合、記憶媒体の一
つから組み合わせ論理の部分を取り出し、入出力端子に
は、可制御性と可観測性の仮定値を仮定して、テスト容
易性評価を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路の設
計に関わり、レジスタトランスファレベル記述から論理
回路への合成において、論理回路のテスト容易性を向上
させる方法と、そのシステムに関するものである。

【０００２】

【従来の技術】LSIの効率的な設計のために、ＶＨＤ
Ｌ，Ｖｅｒｉｌｏｇ（登録商標）−HDLのような回路記
述言語を用いて抽象度の高い論理動作記述からハードウ
エアデバイスに実装可能な論理回路を合成する技術が一
般に使われている。回路記述は、その抽象度に応じて動
作レベル、レジスタトランスファレベル、ゲートレベル
に分類される。

【０００３】動作合成処理では動作レベルの記述からレ
ジスタトランスファレベルへの変換を行う。動作合成処
理ではレジスタの割り当て処理とスケジューリング処理
により、レジスタと組み合わせ論理の切り分けが行われ
る。一方、論理合成処理ではレジスタ間の組み合わせ論
理の合成が行われる。

【０００４】従来の論理合成処理の方法を図２に記す。
処理201で等価機能の種々の組み合わせ回路の合成を行
う。例えば、図６の回路１〜４は等価機能の回路であ
る。

【０００５】処理202のディレイ評価では、処理201で作
成した等価回路群の各回路のディレイ評価を行う。例え
ば、各セルの入力ピンから出力ピンまでのディレイ値を
登録したセルライブラリを用意して、その値を参照して
ディレイ計算が行われる。

【０００６】処理203の消費電力評価では、各セルの入
力論理値が遷移した場合の消費電力を登録したセルライ
ブラリを用意して、平均的な遷移確率を各入力ピンに仮
定することによって消費電力が計算される。

【０００７】処理204の面積評価では、同様に各セルの
面積を登録したセルライブラリを用意して、各回路の総
面積が計算される。

【０００８】処理205の回路選択では、処理202から処理
204の評価結果を用いて、最適な回路を選択する。ディ
レイ条件、消費電力条件、面積条件のうち、最も優先度
が高いのは一般にディレイ条件である。各回路が満たさ
なければならないディレイ値は動作周波数や、個々のパ
ス毎の要求値を指定することで行われる。

【０００９】これに対して消費電力評価と面積評価は、
個々の組み合わせ回路毎に適切な要求値を指定するのは
困難なので、要求ディレイ値を満たす回路の中で、これ
ら２つの指標の良いものを選択するのが一般的である。
なお、ディレイ評価、消費電力評価、面積評価のどの指
標を優先するかは指示できるようになっているシステム
もある。

【００１０】ＬＳＩの論理規模の増大により、ＬＳＩの
テストは一層困難になっている。しかし、前述の従来の
方法では、ディレイ、消費電力、面積を評価して、論理
合成の指標としているが、テスト容易性は考慮されてい
ない。

【００１１】一方、合成後の回路のテスト容易性を計算
する手法としてSCOAP等が知られている。また、テスト
容易性計算から論理回路に可制御性、または、可観測性
を向上させるテストポイントを挿入する手法が、論文Te
st Point Insertion For Scan−Based BIST(Bernhard
H.Seiss他著、Proc. of European Test Conf.,pp253−2
62,1991)や、特開平11−142481号公報で提案されてい
る。

【００１２】ここで、この論文の手法を図３〜５を使っ
て簡単に説明する。図３は、LSIテスト時に制御可能な
端子301〜304に囲まれた回路である。テスト時に制御可
能な端子とは、LSIエッジまたは、スキャン回路を付加
することにより論理値のリード／ライトが可能となった
FF(フリップフロップ)である。入力端子301〜303には乱
数入力パターンをLSIテスタから印可すると仮定するた
め、１になる確率（１可制御性；C）は1／2である。従
って信号線305,306,308のCは1／2である。信号線307はA
ND素子の出力信号なので、C=1／4である。

【００１３】可観測性(Ｏ)は信号線の論理値を観測点に
伝播する確率である。信号線309の論理値は出力端子304
（LSIエッジまたは、FF）で直に観測可能なため、Ｏ=1
である。信号線307の論理値が端子304に伝播するために
は、信号線308が0でなければならないため、Ｏ=1／2で
ある。

【００１４】このように各信号線の可制御性は入力側か
ら出力側の信号線の順に計算する。また、可観測性は出
力側から入力側の信号線の順に計算する。AND素子とOR
素子の１可制御性と可観測性の計算式を図４に示す。他
の論理素子についても同様な計算式が求められる。図５
に各信号線の１可制御性と可観測性の計算結果を示す。

【００１５】可制御性と可観測性から、各信号線の縮退
故障の検出率を次式で計算できる。0縮退故障の検出確
率（ pdi／0）は、

【００１６】

【数１】pdi／0=Ci・Oi である。また、１縮退故障の検出率（ pdi／1）は、

【００１７】

【数２】pdi／1=（1−Ci）・Ｏｉ である。図５の表にはこの計算結果も示した。この検出
確率から回路の推定故障検出が計算できる。

【００１８】ｔ個のテストパターン印可時の各故障の検
出確率（Ｐｆ（ｔ））は、

【００１９】

【数３】Pf(t)=1−(1−Pf)^t であり、回路全体の推定故障検出率（FC）は、

【００２０】

【数４】FC〔%〕＝ΣPf(t)／F である。ここでPfは0縮退故障の検出確率pdi／0と1縮退
故障の検出確率pdi／1であり、Fは全故障数である。例
えば、テストパターン数を50とすれば、図３の回路で
は、FC=99.94%となる。

【００２１】

【発明が解決しようとする課題】従来の方法では、論理
合成時にテスト容易性を考慮していない。また、前述の
論文のテストポイントを挿入する方法では、論理合成後
のゲートレベルの回路にディレイを考慮しないでテスト
ポイントを挿入する。そのため、論理合成後では要求さ
れるディレイ値に適合した回路であっても、テストポイ
ントの挿入により、要求ディレイ値を満たさなくなる可
能性がある。

【００２２】

【課題を解決するための手段】この問題を解決するため
に、本発明ではテスト容易性評価を論理合成中に行い、
要求ディレイ値を満たし、かつ、テスト容易な回路を選
択する処理を追加する。

【００２３】また、前述の論文などで提案されているテ
ストポイントの挿入を論理合成処理内で行い、テスト容
易化された回路を等価論理群に加える。

【００２４】論理合成はブロック毎に実施するのが一般
的である。しかし、テスト容易性評価では、テスト時に
制御可能な入力端子から出力端子方向に各信号線の可制
御性を計算し、出力端子から入力端子の方向に各信号線
の可観測性を計算する必要がある。

【００２５】そこでテスト容易性評価を利用して論理合
成を行うために、合成対象論理が複数ブロックに跨る場
合（オープンパスの場合）は、それらのブロックからテ
スト時に制御可能な入出力端子に囲まれた部分回路を抽
出する必要がある。

【００２６】しかしながら、１つのＬＳＩは複数の論理
ブロックに分割し、複数の設計者で分担して同時並行的
に設計するのが一般的である。そのため、設計当初にお
いてオープンパスのテスト容易性評価に必要な隣接する
ブロックが揃うことは珍しい。

【００２７】そこで、オープンパスの場合はブロックエ
ッジに仮可観測性と仮可制御性を仮定してテスト容易性
を評価して論理合成を行う。

【００２８】

【発明の実施の形態】本発明を適用した論理合成手法を
図１に従って順に説明する。

【００２９】図１の処理101では、合成対象の論理がブ
ロックに跨っているかどうか判定する。例えば図８のブ
ロックＡの論理部分810は、レジスタ802,803,801とブロ
ックエッジ804,805で囲まれている。テスト容易性を考
慮しない従来の論理合成では、ブロックエッジ804,805
からレジスタ801までの要求ディレイ値を指定すること
により、この部分論理のみで論理合成可能である。

【００３０】しかしながら、テスト容易性評価はテスト
時に制御可能な入力端子から出力端子の方向に各信号線
の可制御性を計算し、また、出力端子から入力端子の方
向に各信号線の可観測性を計算する必要がある。

【００３１】そのため、ブロックＡの回路部分810だけ
でなく、隣接するブロックＢの回路部分811とブロック
Ｃの回路部分812を合わせた回路全体で合成して評価す
る必要がある。

【００３２】処理101で合成対象の論理がブロックに跨
っている場合は処理102へ進む。

【００３３】論理合成対象の論理が複数ブロックに跨ら
ない場合は処理106へ進み、論理ブロックＡのファイル
(113)のみを読み込んで合成と評価を行う。

【００３４】処理102では簡易評価モードか否かを判定
し、簡易評価モードの場合は処理104へ、そうでない場
合は処理103へ進む。簡易評価モードはシステムの実行
時に人手にて指示され、ブロック単体で論理合成したい
場合に指定する。

【００３５】処理103では合成対象の論理が複数ブロッ
クに跨っている場合に、その隣接するブロックが用意さ
れているか調べ、用意されていれば処理105の部分論理
の抽出へ、用意されていなければ処理104へ進む。

【００３６】処理105の部分論理の抽出では、論理ブロ
ックＡのファイル(113)を読み込んで、論理合成対象の
論理が複数ブロックに跨る場合は、隣接するブロックＢ
(114)とＣ(115)のファイルも読み込んで回路全体を抽出
し、これを論理合成対象とする。

【００３７】一方、処理104の簡易評価モードの場合
は、隣接するブロックから部分論理を抽出しないで、ブ
ロックエッジの可制御性と可観測性を仮定して評価す
る。例えば、ブロックの入力エッジについては１可制御
性として１／２を、出力エッジについては１を仮定す
る。

【００３８】処理106の等価論理群の生成では、合成対
象の論理について等価機能の種々の組み合わせ回路の合
成を行う。

【００３９】処理107のテスト容易性評価は、処理106で
作成された回路のテスト容易性を計算する。テスト容易
性の計算は、SCOAPなどの複数の手法が提案されている
が、どれを用いても良い。

【００４０】処理108のテスト容易化回路生成では、処
理107のテスト容易性評価の結果からテスト容易化のた
めの回路変形を行い、これを処理106で作成された等価
論理群データベース116に追加する。

【００４１】例えば、処理106で図６の回路１〜４の等
価回路群を生成する。次に処理107で回路１〜４のテス
ト容易性をそれぞれ計算する。計算したテスト容易性は
データベース117に登録する。

【００４２】次に処理108では、回路のテスト容易化を
行う。例えば、図６の回路４は、ＡＮＤ素子601が多入
力となっているため、その出力は１になりずらく、１可
制御が悪く、テスト容易性を低くする原因になりうる。

【００４３】そこで、テストポイントを追加し、図７の
回路のようにテスト容易化されることが考えられる。図
７は、可制御性の向上のために、回路４のＡＮＤ素子60
1をＮＡＮＤ素子701に変換して、そのＮＡＮＤ素子701
の後段に、ＮＡＮＤ素子702を追加したものである。図
７のテストポイント端子703は、通常動作時は１に固定
され、ＬＳＩのテスト動作時は０、１どちらにも設定で
きるようにした入力端子である。

【００４４】具体的には、このテストポイント端子703
はスキャン回路が付加されたＦＦにして、システムリセ
ット時に１になるように構成する。

【００４５】テスト容易化した回路を等価回路データベ
ース116に登録し、そのテスト容易性評価値はデータベ
ース117に登録する。

【００４６】処理109から処理111の各評価処理は、従来
の技術で述べた通りである。処理108で追加したテスト
容易化回路を含めて評価を行い、それぞれの評価結果を
データベース118〜120に登録する。

【００４７】処理112の回路選択では、評価結果のデー
タベース117〜120を読み込み、要求ディレイ値を満た
し、かつ、テスト容易性が高く、消費電力、面積が小さ
い回路を選択する。

【００４８】

【発明の効果】本発明の手法をシステム化することによ
り、ディレイ条件を満たし、かつ、テスト容易な回路を
生成することができる。これにより、ＬＳＩのテスト生
成を容易にし、テスト生成に関わるコスト低減とＬＳＩ
の高品質化が可能である。

【図面の簡単な説明】

【図１】本発明のテスト容易な回路を生成する論理合成
処理フローチャート。

【図２】従来の論理合成処理フローチャート。

【図３】テスト容易性評価の説明のための回路例を示す
図。

【図４】AND素子、OR素子の可制御性と可観測性の計算
式を示す図。

【図５】図３の回路例の１可制御性、可観測性、０／１
縮隊故障の検出率の具体例を示す図。

【図６】本発明の等価論理群の生成処理で作成された回
路例を示す図。

【図７】本発明のテスト容易化回路生成処理で作成され
た回路例を示す図。

【図８】合成対象論理が複数ブロックに跨る場合の説明
図。

【符号の説明】

101〜112…本発明のテスト容易性を考慮した論理を合成
するための処理、113〜115…合成対象の論理データを格
納したデータベース、116…生成した等価回路群を登録
するデータベース、117…テスト容易性評価の結果を登
録するデータベース、118…ディレイ評価の結果を登録
するデータベース、119…消費電力評価の結果を登録す
るデータベース、120…面積評価の結果を登録するデー
タベース、201〜205…従来手法の論理を合成する処理、
301〜304…入出力端子、305〜309…信号線、601…AND素
子、701,702…NAND素子、703…テストポイント端子、80
1〜803、806〜809…合成対象の論理を囲むレジスタ、80
4,805…ブロックエッジ、810〜812…論理合成対象の回
路部分。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/04 Ｔ Ｆターム(参考） 5B046 AA08 BA03 5F038 DT08 DT15 EZ09 EZ20 5F064 BB19 BB40 HH06 HH08 HH10 HH12

Claims (4)

【特許請求の範囲】
1. 【請求項１】 レジスタトランスファレベルの論理動作
   記述からゲートレベル論理回路への合成において、生成
   された組み合わせ回路の等価回路群に対してテスト容易
   性を評価し、前記テスト容易性評価の結果を参照してテ
   スト容易性の高い、組み合わせ回路を選択することによ
   り、テスト容易性を論理合成の指標の１つとして用いる
   ことを特徴とする半導体集積回路の論理合成システム。
2. 【請求項２】 レジスタトランスファレベルの論理動作
   記述からゲートレベル論理回路への合成において、生成
   された組み合わせ回路の等価回路群に対してテスト容易
   性を評価し、また前記等価回路群の組み合わせ回路にテ
   スト容易化のための回路変形を行い、回路変形した回路
   を前記等価回路群に追加して、前記テスト容易性評価の
   結果を参照してテスト容易性の高い、組み合わせ回路を
   選択することにより、テスト容易性を論理合成の指標の
   １つとして用いることを特徴とする半導体集積回路の論
   理合成システム。
3. 【請求項３】 レジスタトランスファレベルの論理動作
   記述からゲートレベル論理回路への合成において、合成
   対象のレジスタ−レジスタ間の組み合わせ論理が、複数
   の記憶媒体に分割して論理記述が保持されている場合
   に、それら複数の記憶媒体から前記組み合わせ論理全体
   を抽出し、この論理全体を合成対象とし、合成された組
   み合わせ回路の等価回路群に対してテスト容易性評価を
   行い、前記テスト容易性評価の結果を参照してテスト容
   易性の高い、組み合わせ回路を選択することにより、テ
   スト容易性を論理合成の指標の１つとして用いることを
   特徴とする半導体集積回路の論理合成システム。
4. 【請求項４】 レジスタトランスファレベルの論理動作
   記述からゲートレベル論理回路への合成において、合成
   対象のレジスタ−レジスタ間の組み合わせ論理が複数の
   記憶媒体に分割して論理記述が保持されている場合に、
   これらの記憶媒体の１つから前記組み合わせ論理の部分
   を取り出し、取り出された組み合わせ回路の入出力端子
   のうち、検査装置に直接つながらないため直接的にも、
   あるいは、レジスタにつながらないため検査用の回路に
   て間接的にも電圧値の印可、参照が不可能な入出力端子
   に、可制御性と可観測性の仮定値を仮定して、合成され
   た組み合わせ回路の等価回路群に対してテスト容易性評
   価を行い、前記テスト容易性評価の結果を参照してテス
   ト容易性の高い、部分組み合わせ回路を選択することに
   より、テスト容易性を論理合成の指標の１つとして用い
   ることを特徴とする半導体集積回路の論理合成システ
   ム。