JP2002374165A - 半導体集積回路装置および製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 従来のＦＰＧＡは、可変配線回路の規模が比
較的大きいため、搭載可能な論理の規模を充分に高める
ことができないという課題があった。 【解決手段】 可変論理回路（ＶＬＣ）間に格子状に配
設された配線群（ＶＬＡ，ＬＡ）の各配線の交点に設け
られる接続切替え手段（Ｐ１〜Ｐ１８）として、配線間
の導通／非導通を設定可能なプログラム要素を用いるよ
うにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
設計、製造方法に利用して有効な技術に関し、例えば、
任意の論理を構成可能なプログラマブル論理ＬＳＩ（大
規模集積回路）の設計、製造に利用して有効な技術に関
する。

【０００２】

【従来の技術】近年、論理集積回路などの半導体集積回
路の設計には、製品設計の初期の段階で機能設計がＨＤ
Ｌ（ハードウェア・ディスクリプション・ラングィッ
ジ）記述で行われるようになって来ている。ＨＤＬ記述
を利用した論理集積回路の開発においては、先ず実現し
ようとする論理集積回路の機能設計を行なう。次に、設
計された機能をＨＤＬなどの言語で記述する。そして、
このＨＤＬで記述された設計データ（ＨＤＬ記述文）
は、ハードディスクなどの記憶装置にデータファイルと
して記憶しておく。なお、ＨＤＬ記述に関しては、状態
遷移図やフローチャートから自動的にＨＤＬ記述文を作
成する支援ツール（プログラム）がＥＤＡベンダから提
供されている。

【０００３】次に、ＨＤＬ記述された設計データをテス
ト・ベクタと呼ばれるテストパターンを発生する検証用
プログラムにより、動作が適切であるか検証する。検証
によって不具合が見つかった場合には、ＨＤＬ記述文を
修正する。

【０００４】その後、ＨＤＬ記述された設計データを論
理合成ツールと呼ばれるプログラムにより、論理ゲート
レベルの設計データに変換する。このような論理合成ツ
ールも、複数のＥＤＡベンダより提供されている。生成
された論理ゲートレベルの設計データは、再びテスト・
ベクタにより検証される。検証によって不具合が見つか
った場合には、論理ゲートレベルの設計データを修正す
る。

【０００５】次に、論理ゲートレベルの設計データに基
づいて、自動レイアウト・ツールと呼ばれるプログラム
により素子レベルのレイアウト・データを生成する。こ
のような自動レイアウト・ツールも、複数のＥＤＡベン
ダにより提供されている。生成されたレイアウト・デー
タは、テスト・ベクタによって配線遅延等を含めた形で
実負荷シミュレーションが行なわれて、不適切な個所は
修正され最適化される。その後、生成された上記レイア
ウト・データに基づいてアートワークによりマスクパタ
ーン・データを生成し、このデータに基づいてマスクを
作成する。その後、前工程により半導体ウェハ上に論理
集積回路が形成され、ウェハは各チップに切断されて樹
脂などの封止材によって封止されてパッケージに組み立
てられる。

【０００６】

【発明が解決しようとする課題】しかしながら、上述の
ような設計、製造方式にあっては、最終的な論理集積回
路装置として完成されるまでに多くの設計工程を経て何
段階もの設計データが作成されるため、データ量の増大
を招いている。また、システム全体が一つの半導体チッ
プ上に構成されるシステム・オン・チップでは、様々な
機能回路ブロックを多用して構成されることから、設計
データの検証や修正の工数が増加しており、設計上大き
な問題となって来ている。

【０００７】さらに、従来の設計手法では、素子を微細
化すればするほど１つの半導体集積回路を製造するため
に使用されるマスクの枚数が増大するとともに、微細加
工のため高価な製造装置を必要としており、設計コス
ト、製造コストの増加、歩留まりの低下を招いている。

【０００８】しかも、従来の設計手法では、各製品ごと
に別個のマスクを製作しなくてはならないため、新しい
製品の開発に要する期間が長くなる。さらに、近年ユー
ザが必要とする製品は、少量多品種化する傾向が高く、
設計負担の増加ひいてはコストの上昇を招いている。ま
た、今後実現されると予想されるディープ・サブミクロ
ン（０．１μｍ以下）の微細加工では、ＳＯＲ（シンク
ロトロン）装置が必須となるので、半導体装置メーカ一
社ではその投資が困難になり、微細化に対する投資額が
限界に近づいている。

【０００９】上記のような従来のＬＳＩの設計手法の限
界に対応する技術として、ＦＰＧＡ（フィールド・プロ
グラマブル・ゲートアレイ）あるいはＦＰＬＡ（フィー
ルド・プログラマブル・ロジックアレイ）と呼ばれるユ
ーザが任意の論理機能を構成可能な論理ＬＳＩがある
（米国特許第４８７０３０２号）。かかる技術により、
メーカはベースチップの開発に集中でき、しかも大量生
産形態をとることができるため、将来的に有望である。

【００１０】しかしながら、一般にＦＰＧＡは、可変論
理回路と可変スイッチ回路をそれぞれ別個にセル化し
て、それらのセルを半導体チップ上にタイル状に敷き詰
めたような構成を有しており、回路的に冗長な構成であ
った。しかも、従来のＦＰＧＡは、可変論理回路が例え
ば複数のメモリセルと伝送ゲートとからなるような比較
的規模の大きな回路として構成されていた。そのため、
従来のＦＰＧＡはユーザ論理の搭載効率が非常に低いつ
まりＦＰＧＡ全体の回路規模の大きさに比べて搭載でき
るユーザ論理の規模が小さい（３０〜４０％程度）とい
う欠点があった。その結果、同一論理規模を有するＡＳ
ＩＣ（特定用途向けＩＣ）に比べてチップサイズが大き
くなり、歩留まりは低くなるため、デバイス価格が高く
なってしまうことからＦＰＧＡの利用分野は限られてい
た。

【００１１】そこで、本発明者らは、正相と逆相のｎ組
（例えば２組）の信号の組合せに応じて択一的に選択さ
れる２n（例えば４個）のメモリセルを備え、選択され
たメモリセルの記憶データに応じて論理積や論理和など
基本論理演算結果に相当する信号を出力するように構成
され、上記メモリセルへ記憶するデータを変えることで
任意の論理結果を出力可能な可変論理回路を半導体チッ
プ上にマトリックス上に並べるとともに、これらの可変
論理回路間には任意の可変論理回路間を接続可能にする
格子状の配線および該配線の各交点に設けられたスイッ
チ素子と、各スイッチ素子のオン、オフ情報（配線接続
情報）を記憶する記憶素子とからなる可変配線回路を設
けてなる半導体集積回路に関する発明をなし、出願を行
なった（ＰＣＴ／ＪＰ００／００４３１号）。

【００１２】上記先願発明に従うと、任意の論理を構成
可能な従来のＦＰＧＡを構成する可変論理回路に比べて
可変論理回路の規模は小さくなるが、可変配線回路の規
模は従来と同様に比較的大きいまま残ってしまうため、
搭載可能な論理の規模を充分に高めることができないと
いう課題があった。

【００１３】この発明の目的は、任意の論理機能を構築
可能でしかも半導体チップ上に搭載できる論理の規模が
比較的大きな半導体集積回路を実現するのに好適な可変
配線回路およびそれを用いた半導体集積回路を提供する
ことにある。

【００１４】この発明の他の目的は、任意の論理機能を
構築可能でしかも効率良くテストを行なえるとともに、
テストによって検出された故障箇所を回避して所望の論
理を構成することで歩留まりを向上させることが可能な
半導体集積回路およびそのテスト方法並びに製造方法を
提供することにある。

【００１５】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。

【００１６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、本発明に係る可変配線回路は、
可変論理回路間に格子状に配設された配線群と、各配線
の交点に設けられ信号の伝達方向を任意に設定可能にす
るプログラム要素とにより構成した。より具体的には、
格子状に配設された配線の交点に設けられたスイッチ素
子と該スイッチ素子のオン、オフ情報を記憶する記憶素
子の代わりに配線間の導通／非導通を設定可能なプログ
ラム要素を用いるようにしたものである。なお、前記プ
ログラム要素としては、例えばフローティングゲートを
有するＭＯＳＦＥＴからなる不揮発性記憶素子や、一対
の強磁性体で非磁性体を挟んだサンドイッチ構造を有す
る磁性型スイッチ素子、電子線直接描画技術を利用して
配線間に形成される導電体片（以下、ＥＢ導電体片と称
する）などが考えられる。

【００１７】これによって、信号の伝達方向を設定可能
なプログラム要素により任意の配線間を電気的に接続し
て所望の可変論理回路間を接続することで、任意の論理
機能を構築することができるようになる。しかも、この
プログラム要素は、スイッチ素子と同程度の大きさでか
つスイッチ素子のようにオン、オフ情報を記憶する記憶
素子を必要としないで所望の配線間を電気的に接続する
ことができる不揮発性記憶素子や磁性型スイッチ素子、
ＥＢ導電体片などで構成できるため、占有面積の小さな
可変配線回路を実現することができる。

【００１８】また、前記プログラム要素として不揮発性
記憶素子を用いる場合には、可変論理回路の論理記憶用
素子として同様の不揮発性記憶素子を用いるようにする
のが望ましい。同一の素子を用いることでプロセスの工
程数の増加を抑えることができるからである。

【００１９】そして、前記プログラム要素として不揮発
性記憶素子を用いる場合には、接続しようとする２本の
配線間に２個の不揮発性記憶素子を直列に接続するとと
もに、各々制御端子には同じく直交して配設された制御
線を接続させておくようする。これにより、配線接続用
不揮発性記憶素子を選択するための制御線を複数の交点
に対して共通に設けたとしても、縦方向に配設された制
御線のうち選択レベルにされたものと横方向に配設され
た制御線のうち選択レベルにされたものとの交点に位置
する配線接続用不揮発性記憶素子のみを選択状態にして
書込みを行なうことができる。

【００２０】さらに、前記プログラム要素として不揮発
性記憶素子を用いかつ接続しようとする２本の配線間に
２個の不揮発性記憶素子を直列に接続する場合には、任
意の可変論理回路間を接続する信号線を対にして差動方
式で信号を伝達するようにするのが望ましい。差動方式
で信号を伝達することにより低振幅でも正確に信号を伝
達することができる。

【００２１】また、前記プログラム要素として磁性型ス
イッチ素子を用いる場合には、可変論理回路の論理記憶
用素子として同様の磁性型スイッチ素子を用いるように
するのが望ましい。これにより、プロセスの工程数の増
加を抑えることができるからである。

【００２２】さらに、上記可変論理回路の配列方向に沿
ってテスト用の信号線を配設し、上記可変論理回路の出
力端子と上記テスト用信号線との間にはスイッチ素子を
設け、上記テスト用信号線を介して上記可変論理回路へ
の論理の設定と該可変論理回路の論理設定状態の読出し
とを可能に構成とする。これにより、前記プログラム素
子がプログラムされず可変論理回路間が接続されていな
い状態においても、可変論理回路のテストが可能にな
り、テストによって検出された故障個所を回避して論理
を構築することができ、歩留まりの向上を図ることがで
きる。

【００２３】また、望ましくは、上記スイッチ素子を制
御する選択用の信号線を複数本配設するとともに、外部
から入力された信号をデコードして上記選択用の信号線
のいずれか１本を選択レベルにするデコーダ回路と、外
部から入力された信号を増幅して上記テスト用信号線を
介していずれかの可変論理回路に書き込みを行なう書込
み用増幅回路と、上記テスト用信号線の信号を増幅して
外部へ出力する読出し用増幅回路とを設ける。これによ
り、チップ内部の可変論理回路をメモリと同様なテスト
方法で検査することができ、テストプログラムの開発が
容易になるとともにテスト時間の短縮が可能となる。

【００２４】本発明に係る半導体集積回路装置の製造方
法は、入力信号に対して任意の論理をとった信号を出力
可能な複数の可変論理回路と、互いに交差する方向に配
設された複数の信号線と、これらの信号線のうち任意の
信号線間を接続するプログラム可能な配線切替え手段と
により構成され上記複数の可変論理回路のうち任意の回
路間を接続可能な可変配線回路とを有する半導体集積回
路装置の製造方法において、外部からテスト信号を入力
して上記可変論理回路の検査を行ない、その結果得られ
た不良個所を示す情報に基づいて、上記可変配線回路に
より不良を含まない正常な可変論理回路間を接続して所
望の論理を構築するようにしたものである。これによ
り、不良の可変論理回路が存在しても、テストによって
検出された故障個所を回避して論理を構築することがで
き、歩留まりの向上を図ることができる。

【００２５】また、望ましくは、上記可変配線回路によ
る論理の構築後にさらに検査を行なって可変配線回路の
不良箇所を検出し、検出された不良箇所を回避するよう
に上記可変配線回路による上記可変論理回路間の接続を
行なうようにする。これにより、可変配線回路が故障を
含んでいてもテストによってその故障箇所を検出し、検
出された故障個所を回避して論理を構築することがで
き、さらに歩留まりの向上を図ることができる。

【００２６】

【発明の実施の形態】以下、本発明の好適な実施例が図
面に基づいて説明される。図１は本発明に係る可変論理
回路の第１の実施例を示す回路図、図２はその概念図で
ある。図１の可変論理回路は、４個のメモリセルと１個
の相補出力回路とを有する２入力論理回路である。

【００２７】図１において、ＭＣ１，ＭＣ２，ＭＣ３，
ＭＣ４は、各々公知のＳＲＡＭ（スタティック型ランダ
ム・アクセス・メモリ）を構成するメモリセルとほぼ同
様の構成を有するメモリセル、ＤＯＣは差動増幅回路か
らなるデータ出力回路、ＴＧ１，ＴＧ２は上記メモリセ
ルＭＣ１〜ＭＣ４に書込みデータを供給するための入力
用伝送ゲートであり、通常のＳＲＡＭにおけるワード選
択信号に相当する信号が入力信号Ｉｎ０，／Ｉｎ０，Ｉ
ｎ１，／Ｉｎ１として上記４つのメモリセルＭＣ１〜Ｍ
Ｃ４からなる論理設定用メモリアレイＭＣＡに供給され
るように構成されている。

【００２８】本実施例の可変論理回路を構成するメモリ
セルＭＣ１〜ＭＣ４が各々公知のＳＲＡＭを構成するメ
モリセルと異なる点は、ＳＲＡＭメモリセルは一対の選
択用ＭＯＳＦＥＴを備えるのに対し、本実施例のメモリ
セルはそれぞれ２対の選択用ＭＯＳＦＥＴを有する点で
ある。すなわち、本実施例の可変論理回路を構成するメ
モリセルＭＣ１〜ＭＣ４は、２つのインバータの入出力
端子を交差結合してなるフリップフロップ回路ＦＦと、
該フリップフロップ回路ＦＦの２つの入出力ノードｎ
１，ｎ２にそれぞれ接続された直列形態の選択用ＭＯＳ
ＦＥＴ Ｑｓ１１，Ｑｓ１２；Ｑｓ２１，Ｑｓ２２とか
ら構成されている。

【００２９】上記フリップフロップ回路ＦＦは、Ｐチャ
ネル型ＭＯＳＦＥＴとＮチャネル型ＭＯＳＦＥＴとから
なる２つのＣＭＯＳインバータの入出力端子を交差結合
したものでもよい。あるいは、Ｎチャネル型ＭＯＳＦＥ
Ｔの電源電圧Ｖｃｃ側にデプレッション型ＭＯＳＦＥＴ
あるいはポリシリコン抵抗などを負荷素子として設けた
２つのインバータの入出力端子を交差結合したものでも
よい。

【００３０】本実施例の可変論理回路においては、上記
４つのメモリセルＭＣ１〜ＭＣ４の選択用ＭＯＳＦＥＴ
Ｑｓ１１，Ｑｓ１２；Ｑｓ２１，Ｑｓ２２のゲート端
子に、入力信号Ｉｎ０または／Ｉｎ０とＩｎ１または／
Ｉｎ１との組合せ信号Ｉｎ０，Ｉｎ１；Ｉｎ０，／Ｉｎ
１；／Ｉｎ０，Ｉｎ１；／Ｉｎ０，／Ｉｎ１のいずれか
が印加されるように構成されている。そして、各メモリ
セルＭＣ１〜ＭＣ４のフリップフロップ回路ＦＦの入出
力ノードｎ１，ｎ２は、それぞれ選択用ＭＯＳＦＥＴ
Ｑｓ１１，Ｑｓ１２とＱｓ２１，Ｑｓ２２を介して、終
端がデータ出力回路ＤＯＣの一対の入力ノードＩＮ１，
ＩＮ２に結合された共通のデータ信号線ＣＤＬ，／ＣＤ
Ｌに接続可能に構成されている。

【００３１】また、この共通データ信号線ＣＤＬ，／Ｃ
ＤＬと上記データ出力回路ＤＯＣの出力ノードＯＵＴ
１，ＯＵＴ２に結合されている入出力信号線ＩＯＬ，／
ＩＯＬとの間には、共通の入力制御信号Ｃｉｎがゲート
端子に印加されたＭＯＳＦＥＴからなる入力用伝送ゲー
トＴＧ１，ＴＧ２が接続されている。この入力用伝送ゲ
ートＴＧ１，ＴＧ２はＭＯＳＦＥＴに限定されるもので
なく、例えばＡＮＤゲートなどの論理ゲート回路により
構成することも可能である。データ出力回路ＤＯＣも図
１のような差動増幅回路に限定されるものではない。デ
ータ出力回路ＤＯＣが図１のような差動増幅回路で構成
されている場合には、定電流用ＭＯＳＦＥＴ Ｑｃは、
入力制御信号Ｃｉｎによって入力用伝送ゲートＴＧ１，
ＴＧ２が導通状態にされているデータ入力時に、例えば
ゲートバイアス電圧Ｖｃを０Ｖに下げることなどの方法
によって電流が遮断されるように構成されるのが望まし
い。

【００３２】次に、本実施例の可変論理回路の動作およ
び使用方法について説明する。本実施例の可変論理回路
は、図２および表１に示されているように、４つのメモ
リセルＭＣ１〜ＭＣ４が２組の差動信号Ｉｎ０，／Ｉｎ
０；Ｉｎ１，／Ｉｎ１のいずれかの組合わせを選択信号
とし、２つの信号が共にハイレベルにされているメモリ
セルが選択されるメモリアレイとみなすことができる。

【００３３】

【表１】

【００３４】従って、各メモリセルＭＣ１〜ＭＣ４に、
次の表２のように予めデータを書き込んでおくと、２つ
の入力信号Ｉｎ０,Ｉｎ１に応じて各メモリセルＭＣ１
〜ＭＣ４から出力される信号は、それぞれ入力信号Ｉｎ
０とＩｎ１のナンド論理（ＮＡＮＤ）、アンド論理（Ａ
ＮＤ）、オア論理（ＯＲ）、イクスクルーシブ・オア論
理（ＥＯＲ）、ノア論理（ＮＯＲ）またはイクスクルー
シブ・ノア論理（ＥＮＯＲ）をとった信号となる。

【００３５】つまり、本実施例の可変論理回路は、４つ
のメモリセルＭＣ１〜ＭＣ４への書込みデータを適当に
設定することによって、論理ＬＳＩの論理を構成するの
に必要な基本的な論理ゲート回路の機能を実現すること
ができる。従って、このような可変論理回路を半導体チ
ップ上に多数分散して配設しておくとともに、任意の可
変論理回路間を接続可能にする格子状の配線群およびこ
れらの配線群のうち互いに交差する信号線間を導通／遮
断可能なスイッチ素子とからなる可変配線回路をチップ
上に設けることにより、任意の論理を構成可能なＬＳＩ
（以下、ＦＰＬＡと称する）を実現することができる。

【００３６】

【表２】

【００３７】次に、上記実施例の可変論理回路を半導体
チップ上に複数個配設してＦＰＬＡを構成する場合に、
任意の可変論理回路間を接続可能にする可変配線回路の
実施例を、図３を用いて説明する。 図３に示すよう
に、チップ上には格子状の配線領域ＶＬＡ，ＨＬＡが設
けられ、これらの配線領域ＶＬＡ，ＨＬＡで囲まれた矩
形領域の部分に上記実施例の可変論理回路（メモリセル
ＭＣ１〜ＭＣ４およびデータ出力回路ＤＯＣ）ＶＬＣが
配置されている。特に制限されないが、縦方向の配線領
域ＶＬＡ１，ＶＬＡ２にはそれぞれ４本ずつまた横方向
の配線領域ＨＬＡ１，ＨＬＡ２にはそれぞれ４本と２本
の信号線が配設されているとともに、縦方向の配線領域
ＶＬＡと横方向の配線領域ＨＬＡとの交差部分には任意
の信号線間を電気的に接続可能な接続切替え手段Ｐ１，
Ｐ２……が設けられている。

【００３８】さらに、可変論理回路ＶＬＣの入力信号線
Ｌｉｎ１〜Ｌｉｎ４と縦方向の信号線ＶＬＡ１との交差
部分と、可変論理回路ＶＬＣの出力信号線Ｌｏ１，Ｌｏ
２と縦方向の信号線ＶＬＡ２との交差部分にも、これら
の信号線間を任意に接続可能な接続切替え手段Ｐ４，Ｐ
５……が設けられている。１つの可変論理回路に対応し
て設けられている接続切替え手段の数は、特に制限され
るものでないが、この実施例では３４個である。

【００３９】この実施例においては、各可変論理回路Ｖ
ＬＣが正相と逆相の２つの入力信号（差動信号）を受け
て、同様に正相と逆相の２つの信号を出力するように構
成されているため、上記接続切替え手段のうち大部分は
２つずつ同一の状態（導通または遮断）に設定される。
唯一の例外は、可変論理回路ＶＬＣのメモリセルに設定
するデータを供給するデータ入力線ＤＩＮと縦方向の配
線領域ＶＬＡの信号線とを接続可能にする接続切替え手
段Ｐ１７，Ｐ１８であり、これらの接続切替え手段Ｐ１
７，Ｐ１８は、上記配線接続情報記憶回路ＣＤＭ内の１
個のメモリセルと１：１で対応されている。

【００４０】図４〜図６には、上記接続切替え手段Ｐ１
〜Ｐ１４の具体例が示されている。このうち、図４はフ
ラッシュメモリなどで用いられるフローティングゲート
を有するＭＯＳＦＥＴからなる不揮発性記憶素子を用い
たもの、図５は一対の強磁性体で非磁性体を挟んだサン
ドイッチ構造を有する磁性型スイッチ素子を用いたも
の、図６は電子線による直接描画で配線間に形成される
ＥＢ導電体片を用いたものである。以下、それぞれの接
続切替え手段について詳しく説明する。

【００４１】不揮発性記憶素子を用いた接続切替え手段
の具体例を示す図４（Ａ）において、Ｌｘ１，Ｌｘ２は
前記水平方向の配線領域ＨＬＡに設けられている配線群
の中の１本の信号線、Ｌｙ１，Ｌｙ２は前記垂直方向の
配線領域ＶＬＡに設けられている配線群の中の１本の信
号線で、Ｌｘ１，Ｌｘ２；Ｌｙ１，Ｌｙ２は交点に当た
る部位においてそれぞれ直列形態をなす６対の不揮発性
記憶素子Ｆ１１，Ｆ１２；Ｆ２１，Ｆ２２；……Ｆ６
１，Ｆ６２によって任意の一組の信号線間が接続可能に
されている。ＳＸ１〜ＳＸ４およびＳＹ１〜ＳＹ４は上
記不揮発性記憶素子Ｆ１１，Ｆ１２；Ｆ２１，Ｆ２２；
……Ｆ６１，Ｆ６２のオン、オフ状態を制御する制御線
であり、制御線ＳＸ１〜ＳＸ４は配線Ｌｘ１，Ｌｘ２と
平行に、また制御線ＳＹ１〜ＳＹ４は配線Ｌｙ１，Ｌｙ
２と平行に配設されている。そして、対をなす直列形態
の不揮発性記憶素子の一方のコントロールゲート端子は
水平方向の制御線ＳＸ１〜ＳＸ４のいずれか１本に接続
され、他方のコントロールゲート端子は垂直方向の制御
線ＳＹ１〜ＳＹ４のいずれか１本に接続されている。

【００４２】なお、図４（Ａ）の実施例では、各信号線
間にそれぞれ直列形態の２個の不揮発性記憶素子が設け
られているが原理的には各信号線間の素子は一つで良
い。直列形態の２個の不揮発性記憶素子としているの
は、互いに直交して配設されている制御線ＳＸ１〜ＳＸ
４およびＳＹ１〜ＳＹ４のうち各々１本だけ選択レベル
にすることでいずれか１組の不揮発性記憶素子を指定で
きるようにするためである。仮に、各信号線間にそれぞ
れ１つの不揮発性記憶素子のみを設けるようにしていず
れか１つの不揮発性記憶素子を選択しようとした場合に
は、各交点の各不揮発性記憶素子毎に別の制御線を設け
る必要が生じ、制御線の数が非常に多くなってしまう。

【００４３】これに対し、実施例のように、直列形態の
２個の不揮発性記憶素子とした場合には、制御線ＳＸ１
〜ＳＸ４およびＳＹ１〜ＳＹ４のうち各々１本だけ選択
レベルにしてやれば、各交点で１組の不揮発性記憶素子
だけを選択することができるので、同一列および同一行
の交点の接続切替え手段に対して制御線を共通にして設
けることができ、トータルの制御線の数を大幅に減らす
ことができる。なお、上記のように各交点で１組の不揮
発性記憶素子だけを選択して書込み（例えばしきい値電
圧を下げる動作）を行なっておいて、通常状態ではすべ
ての制御線Ｌｘ，Ｌｙを選択レベル（ハイレベル）に設
定してやると、予め書込みを行なった記憶素子のみが導
通状態とされ、対応する信号線間を信号伝達可能に接続
させることができる。

【００４４】ところで、上記のように直列形態の２個の
不揮発性記憶素子を用いて信号線間の接続切替え手段を
構成しかつ直交する制御線ＳＸ１〜ＳＸ４およびＳＹ１
〜ＳＹ４でいずれかの記憶素子を選択するように構成し
た場合、同一行もしくは同一列の複数の記憶素子に対し
て接続情報の記憶すなわち書込みが行われないようにそ
の書込み（フローティングゲートへの電荷の注入）を工
夫する必要がある。例えば、図４（Ａ）において制御線
ＳＸ１にゲートが接続されている記憶素子Ｆ１２とＦ２
１が同一のウェル領域に形成されている場合を想定する
と、この場合、制御線ＳＸ１とウェル間に書込み電圧を
印加すると、Ｆ１２とＦ２１に同時に書込みがなされて
しまう。このような同時書込みを回避しつつ全ての記憶
素子に１つずつ書込みを行なう方式として、次のような
方式が考えられる。

【００４５】先ず、図４（Ａ）のように、垂直方向の制
御線ＳＹ１，ＳＹ２と平行となるよう基板表面に２列に
ウェル領域ＷＬ１，ＷＬ２を形成し、対をなす記憶素子
のうち水平方向の制御線ＳＸにゲート端子が接続されて
いる記憶素子（例えばＦ１２とＦ２１）は垂直方向に形
成された上記別個のウェル領域ＷＬ１，ＷＬ２上に形成
しておく。ただし、異なる水平方向制御線に接続されて
いる同一列の記憶素子は垂直方向に形成された同一のウ
ェル領域上に形成しておく。具体的には、例えばＦ１２
とＦ５２とＦ４１はウェルＷＬ１上に形成し、Ｆ２１と
Ｆ６１とＦ３２はウェルＷＬ２上に形成ておく。そし
て、いずれか１つの制御線ＳＸとウェル領域ＷＬを介し
てそれらが交差する位置にある記憶素子Ｆｉｊのゲート
とウェル間に高電圧を印加し、トンネル現象で書込みを
行なって例えばしきい値電圧を低い状態にさせる。この
ようにして、いずれか１つの水平方向の制御線ＳＸとい
ずれか１つの垂直方向のウェル領域ＷＬに選択的に書込
み電圧を印加することにより、それらの交点に位置する
一つの記憶素子にのみ書込みを行なうことができる。

【００４６】次に、上記のようにしてしきい値電圧が低
くされた記憶素子を利用し、この記憶素子のゲート端子
に制御線（ＳＸ系）を用いて例えばハイレベルの電圧を
印加してその記憶素子をオン状態にさせるとともに、そ
れと対をなす記憶素子のゲートが接続されている制御線
（ＳＹ系）に書込み電圧を印加しかつ接続しようとする
信号線間に電位差を与えてドレイン電流を流すことでチ
ャネルで発生したホットキャリアをフローティングゲー
トに注入することでしきい値電圧を低い状態にさせる。
これにより、対をなす記憶素子も他方と同様にしきい値
電圧を下げてやることができる。

【００４７】なお、上記方法によると、ゲート−ウェル
間の電圧印加が行なわれずしきい値電圧が高いままにさ
れている記憶素子と対をなす記憶素子に対してドレイン
電流による書込みを行なうことはできないが、接続した
い信号線間に一対の不揮発性記憶素子を設けて直交する
制御線で１組だけ導通状態にさせる本実施例の方式で
は、対をなす記憶素子は同一の状態つまり一方が低しき
い値電圧であれば他方も低しきい値電圧、一方が高しき
い値電圧であれば他方も高しきい値電圧とされるので、
上記のような書込み方式を採用してもなんら問題はな
い。また、上記実施例においては、６組の不揮発性記憶
素子のうち１組の不揮発性記憶素子のしきい値電圧を選
択的に低くする場合を説明したが、１組の不揮発性記憶
素子のしきい値電圧を高くし、高くされた素子のみが通
常動作状態で導通されるように構成することも可能であ
る。

【００４８】図４（Ｂ）には、上記接続切替え手段を構
成する不揮発性記憶素子の構造の一例を示す。図におい
て、符号ＳＵＢは単結晶シリコンのような半導体基板、
ＷＬはウェル領域、ＦＬはフローティングゲート、ＣＧ
は制御線ＳＸ，ＳＹに接続されるコントロールゲートで
ある。

【００４９】次に、可変論理回路間を接続する配線群の
交点に設けられる接続切替え手段Ｐ１〜Ｐ１４として磁
性型スイッチ素子を用いる場合の実施例を、図５を用い
て説明する。

【００５０】図５（Ａ）に、磁性型スイッチ素子を用い
る場合の構成の一例が示されている。同図から明らかな
ように、この場合の素子の接続の仕方は、図４（Ａ）に
示されている不揮発性記憶素子を用いる場合とほぼ同一
である。異なるのは、記憶素子のように２つ１組で設け
る必要がなく、各信号線Ｌｘ１、Ｌｘ２、Ｌｙ１、Ｌｙ
２間にそれぞれ１つずつ計６個の磁性型スイッチ素子Ｇ
Ｓ１〜ＧＳ６が設けられている点と、本実施例では各素
子の端子が図において素子の左右に位置するように構成
されている点にある。このように端子の位置を同一方向
に揃えているのは、各素子の磁力線の向きを一定にする
ためであり、このようにすることでプロセスを簡略化す
ることができる。以下、その理由を説明する。

【００５１】この実施例で用いる磁性型スイッチ素子
は、図５（Ｂ）に示すような構造を有する。すなわち、
この実施例の磁性型スイッチ素子は、一対の強磁性体Ｍ
Ｇ１，ＭＧ２で非磁性体ＮＭＧを挟み込んだサンドイッ
チ構造とされる。このようなサンドイッチ構造において
は、下側の強磁性体ＭＧ１と上側の強磁性体ＭＧ２の磁
力線の向きが揃っている場合は、磁力線の向きが揃って
いない場合よりも中間の非磁性体ＮＭＧの抵抗値が小さ
いので、非磁性体ＮＭＧを流れる電流の大小から磁力線
の向きがいずれの状態にあるか判別することができる。
素子によって、上下の強磁性体ＭＧ１，ＭＧ２の磁力線
の向きを異ならしめる方法としては次のようなものがあ
る。

【００５２】先ず、下側の強磁性体ＭＧ１を構成する材
料からなる薄膜を形成し、この薄膜を全体的に一定の方
向（例えばＬｘの配設方向）へ磁化させる。次に、ホト
リソグラフィ技術により薄膜を選択エッチングして下側
の強磁性体ＭＧ１のパターンを形成する。続いて、非磁
性体ＮＭＧを構成する材料からなる薄膜を形成する。こ
の薄膜の材料は配線材料（例えばアルミニウム）と同一
とすることができる。そして、この非磁性薄膜をパター
ニングしてから、上側の強磁性体ＭＧ２を構成する材料
からなる薄膜を形成し、この薄膜全体を磁化させる。こ
のときの磁化の方向は、間にある非磁性体層の抵抗値が
高くなる方向（下側強磁性体の磁力線の方向と直交する
方向）が望ましい。後に抵抗値を下げる素子の数の方が
抵抗値を高いままにしておく素子の数よりも多いからで
ある。

【００５３】その後、この薄膜を選択エッチングして下
側の強磁性体ＭＧ２のパターンを形成する。さらに、こ
の上にパッシベーション膜となる絶縁膜を形成して、前
工程を終了する。しかる後、テスト工程へ移行し、後述
のような手順でテストを行ない、検出された故障を回避
するように任意の可変論理回路間を接続して所望の論理
を実現するための結線情報を生成し、それに基づいて、
図７に示すような磁気ヘッドＭＨとこれを制御する制御
装置ＣＰＣを有する磁化装置により、チップ上にある上
記磁性体スイッチ素子のうち抵抗値を低くしたい素子に
磁気ヘッドＭＨを近づけて、ヘッドに電流を流して磁力
線の向きをそれまでとほぼ９０°ずれた方向に変化させ
る。

【００５４】このとき、ヘッドの位置決めはチップ上に
設けられているマスク位置合わせ用のマークＭＫを利用
して、それを基点ポイントにしてヘッドの位置を決定す
るようにすれば正確な位置決めが容易に行なえる。ま
た、ヘッドの移動は、ヘッドを保持するアームをＸ方向
に移動させるモータとＹ方向に移動させるモータ（いず
れも図示省略）を制御して行なっても良いし、ウェハが
載置されるテーブルとしてＸ方向とＹ方向に移動可能な
ＸＹステージを用いて行なうようにしても良い。このよ
うにして、磁性型スイッチ素子に対する設定が行なわれ
る。なお、図７には、ウェハ上に形成されているチップ
ＣＰを１つだけ拡大して示している。

【００５５】上記マスク位置合わせ用のマークＭＫは、
図１５に示すような構成のマスクを用いてプロセスの途
中で形成される。なお、図１５に示されているマスク
は、フォトマスクおよびレチクル等の露光原版を含むも
のとし、マスク基板４００上には、光を遮蔽するパター
ン４１０や光の位相を変化させるパターンが形成されて
いる。

【００５６】また、遮光パターン４１０の内側には、半
導体ウェハ（半導体ウェハ上のフォトレジスト膜；以下
の記載において同じ）に回路を構成する素子や配線のパ
ターンを露光により転写するための回路パターンが描画
されている転写領域４２０が設けられている。レチクル
の場合には、実際の回路パターンの約５倍程度に拡大さ
れた回路パターン原画が形成されている。さらに、この
マスクには、既にウェハ上に形成されているマークと位
置合わせするためのアライメントマーク４３０や後の工
程で使用するマスクを位置合わせするためのマークを形
成するための転写マーク４４０などが形成されている。
マスクに形成された回路パターンは、縮小投影露光装置
により半導体ウェハ上のレジスト膜に転写される。

【００５７】マスクを構成するマスク基板４００は、た
とえば平面四角形状の透明な石英ガラス基板等からな
り、その中央には、たとえば長方形状の２つのパターン
転写領域４２０Ａ，４２０Ｂが、互いの長辺を平行にし
た状態で並設されている。パターン転写領域４２０Ａ，
４２０Ｂの各々が、１つの回路チップの転写分に対応す
る。このパターン転写領域４２０Ａ，４２０Ｂは、たと
えばクロム（Ｃｒ）等のような遮光材からなる枠状の遮
光帯４１０で区画されて形成されている。

【００５８】なお、遮光帯４１０の周辺部の領域には、
半導体ウェハ上に投影露光する製品名、工程名および製
品枝番などからなるマスク描画データ（図示せず）が配
置されている。上記したアライメントマーク４３０も、
遮光帯４１０の周辺部に配置されている。このようなマ
スクを用い、縮小投影露光装置により、マスクのパター
ンを半導体ウェハに転写する。

【００５９】次に、可変論理回路間を接続する配線群の
交点に設けられる接続切替え手段Ｐ１〜Ｐ１４としてＥ
Ｂ描画による導電体片を用いる場合の実施例を、図６を
用いて説明する。

【００６０】図６（Ａ）〜（Ｆ）には、ＥＢ描画による
導電体片を用いて互いに直交する信号線Ｌｘ１、Ｌｘ
２、Ｌｙ１、Ｌｙ２のうち２つを接続する場合のバリエ
ーションが示されている。図６において、符号ＥＣＰが
付されているのがＥＢ描画による導電体片、ＣＮＴ１，
ＣＮＴ２はこのＥＢ導電体片ＥＣＰと信号線Ｌｘ１、Ｌ
ｘ２、Ｌｙ１、Ｌｙ２とを導通させるべく絶縁膜に形成
されたコンタクトホールである。図６のうち（Ａ）は信
号線Ｌｘ１とＬｙ１との間を電気的に接続した状態を、
図６（Ｂ）は信号線Ｌｙ１とＬｘ２との間を、図６
（Ｃ）は信号線Ｌｘ２とＬｙ２との間を、図６（Ｄ）は
信号線Ｌｘ１とＬｙ２との間を、図６（Ｅ）は信号線Ｌ
ｘ１とＬｘ２との間を、図６（Ｆ）は信号線Ｌｙ１とＬ
ｙ２との間をそれぞれ電気的に接続した状態を示してい
る。ＥＢ描画による導電体片ＥＣＰの形成の仕方につい
ては、後述する。

【００６１】図８および図９には、可変論理回路ＶＬＣ
を半導体チップ上にタイル状に配置してその境界に可変
論理回路を配置してＦＰＬＡを構成し、上記可変配線回
路として図４に示す第１の実施例を適用した場合におけ
る接続切替え手段を構成する不揮発性記憶素子Ｆ１１〜
Ｆ６２への接続情報の書込みを可能にするための周辺回
路の一例を示す。このうち図８は選択線ＳＸｉ，ＳＹｊ
に関する周辺回路、図９は信号線Ｌｘｉ，Ｌｙｊに関す
る周辺回路である。

【００６２】図８に示されているように、この実施例で
は、横方向に並んだ複数の接続切替え手段の不揮発性記
憶素子Ｆ１２，Ｆ２１……のゲートが接続された選択線
ＳＸ１，ＳＸ２，ＳＸ３，ＳＸ４……の一端はＸスイッ
チデコーダＸＳ−ＤＥＣに結合されている。また、縦方
向に並んだ複数の接続切替え手段の不揮発性記憶素子Ｆ
１１，Ｆ４２……のゲートが接続された選択線ＳＹ１，
ＳＹ２，ＳＹ３，ＳＹ４……の一端はＹスイッチデコー
ダＹＳ−ＤＥＣに結合されている。

【００６３】上記デコーダＸＳ−ＤＥＣは、チップ外部
から入力されるアドレス信号ＸＡＤをデコードして選択
線ＳＸ１，ＳＸ２，ＳＸ３，ＳＸ４……の中のいずれか
１本の信号線を選択レベルにする。また、上記デコーダ
ＹＳ−ＤＥＣは、チップ外部から入力されるアドレス信
号ＹＡＤをデコードして選択線ＳＹ１，ＳＹ２，ＳＹ
３，ＳＹ４……の中のいずれか１本の信号線を選択レベ
ルにするように構成されている。そして、上記デコーダ
ＸＳ−ＤＥＣおよびＹＳ−ＤＥＣは、各不揮発性素子へ
の書込みにより接続切替え手段の設定が終了した後の通
常動作時においては、すべての選択線ＳＸ１，ＳＸ２，
ＳＸ３，ＳＸ４……およびＳＹ１，ＳＹ２，ＳＹ３，Ｓ
Ｙ４……をハイレベル（もしくはロウレベル）に設定で
きるように構成されている。

【００６４】一方、任意の可変論理回路ＶＬＣ間を接続
するための信号線Ｌｘ１，Ｌｘ２……；Ｌｙ１，Ｌｙ２
……は、図９に示されているように、チップの周辺に設
けられ各々外部端子に接続されている入力バッファＩＢ
Ｆ１，ＩＢＦ２……または出力バッファＯＢＦ１，ＯＢ
Ｆ２……に接続されており、これらのバッファにより所
望の電圧を印加したり所望の信号を入出力できるように
構成されている。各バッファは双方向バッファとして構
成しても良い。なお、可変配線回路を構成する信号線の
交点の不揮発性記憶素子は、書込み開始前に一旦すべて
消去すなわちオフ状態にされる。そして、その場合、可
変配線回路の信号線はれぞれ分断された状態にありチッ
プ中央の不揮発性記憶素子をいきなり書込みするのは困
難である。従って、チップ上の各不揮発性記憶素子への
書込みはチップの隅にあるものから順番に行なっていく
ようにすればよい。

【００６５】図１０には、図９のように可変論理回路Ｖ
ＬＣを半導体チップ上にタイル状に配置してそれらの可
変論理回路間に可変配線回路を配置してＦＰＬＡを構成
した場合における上記可変論理回路ＶＬＣ内の論理記憶
用メモリセルＭＣ１〜ＭＣ４への論理情報の書込みを容
易にする方式の一例を示す。

【００６６】図１０に示されているように、この実施例
では、特に制限されるものでないが、垂直方向の配線領
域ＶＬＡ１，ＶＬＡ２……に書込み用のラインＷＬ１
１，ＷＬ１２……が配設されているとともに、可変論理
回路ＶＬＣの中心を縦断するように同じく書込み用のラ
インＷＬ２１，ＷＬ２２……が配設されている。そし
て、これらの書込み用のラインＷＬ１１，ＷＬ１２……
およびＷＬ２１，ＷＬ２２……の一端（図では下端）は
ライトアンプＷＡ１，ＷＡ２……に結合されている。ま
た、水平方向の配線領域ＨＬＡ１，ＨＬＡ２……に共通
の選択線ＳＳＬ１１，ＳＳＬ１２……が配設されている
とともに、可変論理回路ＶＬＣを横断するように同じく
共通の選択線ＳＳＬ２１，ＳＳ２２……が配設されてい
る。

【００６７】一方、論理記憶用メモリセルＭＣ１〜ＭＣ
４内には、その入力側の選択用ＭＯＳＦＥＴ（Ｑ１１，
Ｑ１２）と並列に書込み選択用のＭＯＳＦＥＴ Ｑｗが
それぞれ設けられ、これらの書込み選択用のＭＯＳＦＥ
Ｔ Ｑｗのドレイン端子がそれぞれ上記書込み用のライ
ンＷＬ１１，ＷＬ１２……およびＷＬ１１，ＷＬ１２…
…のうちいずれかに接続されている。また、横方向に並
んだ複数の可変論理回路ＶＬＣ内の書込み選択用のＭＯ
ＳＦＥＴ Ｑｗのゲートが共通の選択線ＳＳＬ１１，Ｓ
ＳＬ１２……およびＳＳＬ２１、ＳＳＬ２２……のうち
いずれかに接続されている。

【００６８】そして、これらの選択信号線ＳＳＬ１，Ｓ
ＳＬ２……の一端はデコーダＤＥＣに結合されている。
このデコーダＤＥＣはチップ外部から入力されるアドレ
ス信号をデコードして選択線ＳＳＬ１，ＳＳＬ２……お
よびＳＳＬ２１、ＳＳＬ２２……の中のいずれか１本の
選択線を選択レベルにするように構成されている。ま
た、上記ライトアンプＷＡ１，ＷＡ２，……に外部から
ライトデータを入力することにより、そのとき選択され
ている論理構成用メモリセルＭＣ１〜ＭＣ４に論理情報
が書き込まれるように構成されている。

【００６９】上記のように構成されたＦＰＬＡにおいて
は、チップ上に設けられている可変論理回路ＶＬＣ内の
論理設定用メモリセルＭＣ１〜ＭＣ４に所定のデータを
書き込むとともに、可変配線回路を構成する不揮発性記
憶素子または磁性型スイッチ素子あるいはＥＢ導電体片
を用いて所定の信号線間を接続させることによって、チ
ップ上の任意の可変論理回路ＶＬＣを用いて所望の論理
を構成することができる。

【００７０】さらに、本実施例においては、上記書込み
用のラインＷＬ１１，ＷＬ１２……およびＷＬ１１，Ｗ
Ｌ１２……に、上記ライトアンプＷＡ１，ＷＡ２，……
と並列にセンスアンプＳＡ１，ＳＡ２，……が接続され
ている。これにより、上記論理構成用メモリセルＭＣ１
〜ＭＣ４へ論理情報を書き込んだ後に、上記選択線ＳＳ
Ｌ１，ＳＳＬ２……およびＳＳＬ２１、ＳＳＬ２２……
の中のいずれか１本の選択線を選択レベルにしてセンス
アンプＳＡ１，ＳＡ２，……により読出しを行なうこと
により可変論理回路ＶＬＣ（セル）の良否を容易に判定
できるように構成されている。そして、この良否判定機
能と可変配線回路によるプログラマブルな配線の設定機
能を利用すれば、検出された不良セルを回避して論理を
構築することができ、歩留まりの向上を達成することが
できる。

【００７１】次に、複数の可変論理回路ＶＬＣと接続切
替え手段Ｐ１〜Ｐ１４としてＥＢ導電体片を用いた可変
配線回路とをタイル状に並べて半導体チップ上に配置し
て構成したＦＰＬＡのテスト方法並びに論理の構成方法
を、図１１のフローチャートに従い説明する。なお、こ
のテストはウェハの状態でプローブ検査で行なわれる
が、接続切替え手段Ｐ１〜Ｐ１４として不揮発性記憶素
子を用いた可変配線回路の場合には、ウェハを各チップ
に切断しパッケージに封入してから行なうことも可能で
ある。ウェハの状態でテストを行なえば、テスト用の信
号を外部から与えるパッド等をテスト時にのみ使用する
パッドとして設けておくことで、そのパッドを外部端子
に接続する必要がなく、外部端子（ピン）数を減らすこ
とができる。

【００７２】半導体製造プロセスにより複数のＦＰＧＡ
チップを１枚のウェハ上に形成する前工程のうちＥＢ導
電体片の形成前までの処理が終了したならば、図１１の
処理を開始する。先ず最初に、テスト装置により、図１
０に示されているデコーダＤＥＣとライトアンプＷＡ
１、ＷＡ２……とセンスアンプＳＡ１、ＳＡ２……を利
用して１つずつ可変論理回路ＶＬＣを選択してテストデ
ータを書き込み、それを読み出して期待値と比較するこ
とで、可変論理回路ＶＬＣが正常に動作するか否か判定
する検査が行なわれる（ステップＳ１）。

【００７３】そして、正常でなかった場合には、テスト
結果から不良論理セルを特定し、その不良論理セルの位
置をテスト装置内のファイル（不良ビットファイル）に
記憶する（ステップＳ２）。なお、この実施例の可変論
理回路ＶＬＣはＳＲＡＭと同様な構成を有するので、公
知のメモリテスタの技術を適用して可変論理回路ＶＬＣ
の検査を行なうことができる。

【００７４】また、上記検査と並行して、既に設計され
てファイルに格納されているＨＤＬ（ハードウェア・デ
ィスクリプション・ラングィッジ）で記述された設計デ
ータから論理ゲートレベルの設計データに変換する論理
合成を行なっておく（ステップＳ３）。

【００７５】次に、上記ステップＳ１で得られた不良セ
ル情報と、ステップＳ２で得られた論理合成データとか
ら、不良セルを回避してＦＰＧＡ上に所望の論理を構築
するための情報（可変論理回路ＶＬＣの論理設定情報お
よび可変配線回路の接続情報）を生成する（ステップＳ
４）。

【００７６】次に、上記ステップＳ４で生成された接続
情報に基づいてＥＢ導電体片を形成するためのＥＢデー
タ（位置とパターン）を生成する（ステップＳ５）。そ
れから、ウェハ上にフォトレジスト膜を塗布し上記ＥＢ
データに基づいてＥＢ描画を行なう（ステップＳ６）。
しかる後、フォトレジスト膜の現像処理、導電体層の被
着、選択エッチングによるＥＢ導電体片の形成を行なう
（ステップＳ７）。その後、チップ（ＦＰＧＡ）全体が
所望の論理動作を正常に行なえるか検査するロジックテ
スト（ステップＳ８）を実行し、前工程を終了する。

【００７７】次に、実施例の可変論理回路ＶＬＣを半導
体チップ上にタイル状に配置してそれらの可変論理回路
間に、図４または図５のような書換え可能な可変配線回
路を配置して構成したチップ（以下、高機能自己構成チ
ップと称する）の他のテスト方法並びに論理の構成方法
を、図１２および図１３を参照しながら説明する。この
テストおよび論理の構成は、ウェハの状態で行なっても
良いが、各チップに分割してから行なうことも可能であ
る。

【００７８】この実施例の適用に当たっては、予め高機
能自己構成チップの可変論理回路および可変配線回路に
書き込みを行なって任意の論理を構成するための外部装
置１００を用意するとともに、テスト対象のウェハには
２つのチップ間を接続する配線２００を例えばスクライ
ブ領域等に設けておく。

【００７９】前工程が終了したならば、ウェハ上のいず
れかの高機能自己構成チップ（例えば３００Ａ）に、上
記外部装置１００によってＣＰＵおよびメモリの機能を
構築する（ステップＳ１１）。次に、構築されたメモリ
に、他の高機能自己構成チップ（例えば３００Ｂ）上の
可変論理回路ＶＬＣが正しく動作するか検査するための
テストアルゴリズム（プログラム）を格納し、該テスト
アルゴリズムを当該チップ（３００Ａ）のＣＰＵにより
実行して、他のチップ３００Ｂをテストする（ステップ
Ｓ１２）。そして、このテストで検出された不良セルを
上記メモリに記憶する（ステップＳ１３）。なお、上記
テストアルゴリズムを格納したＲＯＭを予め各チップに
搭載しておくようにしても良い。

【００８０】それから、外部装置１００によって、上記
メモリに記憶されている不良セル情報を読み出して、他
のチップ（３００Ｂ）に上記不良セルを回避しながらＣ
ＰＵおよびメモリを構築する（ステップＳ１４）。そし
て、構築されたメモリに他の高機能自己構成チップ（３
００Ａ）上の可変論理回路ＶＬＣが正しく動作するか検
査するためのテストアルゴリズムを搭載し、他の高機能
自己構成チップ（３００Ａ）をテストする（ステップＳ
１５）。そして、このテストで検出された不良セルをテ
ストアルゴリズムを搭載したチップのメモリに記憶する
（ステップＳ１６）。

【００８１】次に、外部装置１００によりチップ（３０
０Ｂ）のメモリに記憶されている不良セル情報を読み出
して、該不良セルを回避しながらチップ（３００Ａ）の
可変論理回路および可変配線回路に書き込みを行なって
所望の論理を構築する（ステップＳ１７）。また、既に
チップ３００Ａのメモリから読み出してあるチップ３０
０Ｂに関する不良セル情報を利用して、チップ３００Ｂ
上にも不良セルを回避しながら可変論理回路および可変
配線回路に書き込みを行なって所望の論理を構築する。
なお、外部装置によらず、一方のチップ上に論理構成ア
ルゴリズムを搭載して、他方のチップに論理を構築する
ようにすることも可能である。

【００８２】以上の手順により、外部装置によるテスト
を行なわなくてもチップ同士のテストによって不良を検
出することが可能となる。また、外部装置は、２つのチ
ップ間で相互テストを実行している間に、それ以外のチ
ップに対してＣＰＵおよびメモリの構築並びにテストア
ルゴリズムの搭載やテスト終了後のチップに対する所望
論理の構築を行なうことができるため、極めて効率良く
短時間で論理の構築を実行することができるようにな
る。

【００８３】なお、ステップＳ１７における論理の構築
は正常な可変論理回路のみを用いて論理が構築されるの
で、その後に再度ロジックテストを行なえば、可変配線
回路の故障箇所を検出することができる。そして、可変
配線回路に故障箇所が見つかった場合にはその故障箇所
を回避するようにして、配線接続をやり直すことで論理
を正常化させることができ、それによって信頼性を向上
させることができる。

【００８４】また、最後のステップＳ１７における論理
の構築は、外部装置でなく、一方のチップ（例えば３０
０Ａ）内のメモリに論理構築アルゴリズムを搭載して、
他方のチップの可変論理回路および可変配線回路に対し
て書き込みを行なうことで実行することも可能である。
可変論理回路が実施例のようにＳＲＡＭと同様の構成を
有する場合には、少なくとも可変論理回路への論理の書
込みは他のチップから比較的容易に行なうことができ
る。

【００８５】図１４は可変論理回路の他の実施例を示
す。この実施例は、可変論理回路を構成するメモリセル
ＭＣ１〜ＭＣ４を、不揮発性記憶素子を利用して構成し
たものである。

【００８６】具体的には、メモリセルＭＣ１，ＭＣ２
は、電源電圧Ｖｃｃと接地点との間に通常のＭＯＳＦＥ
Ｔからなる負荷素子Ｑｍ１とフローティングゲートを有
するＭＯＳＦＥＴからなる不揮発性記憶素子Ｑｆ１とが
直列接続された第１インバータと、電源電圧Ｖｃｃと接
地点との間に通常のＭＯＳＦＥＴからなる負荷素子Ｑｍ
２とフローティングゲートを有するＭＯＳＦＥＴからな
る不揮発性記憶素子Ｑｆ２とが直列接続された第２イン
バータと、入力信号Ｉｎ０または／Ｉｎ０とＩｎ１また
は／Ｉｎ１との組合せ信号Ｉｎ０，Ｉｎ１；Ｉｎ０，／
Ｉｎ１；／Ｉｎ０，Ｉｎ１；／Ｉｎ０，／Ｉｎ１のいず
れかを入力とするＮＡＮＤゲートＩＮＧｉ（ｉ＝１，
２，３，４）とから構成されている。また、メモリセル
ＭＣ３とＭＣ４は、メモリセルＭＣ１，ＭＣ２のトラン
ジスタＱｍ１，Ｑｍ２がそれぞれ共通の負荷素子となる
ように不揮発性記憶素子Ｑｆ１，Ｑｆ２のドレイン側に
接続された一対のインバータにより構成されている。

【００８７】そして、上記各メモリセルＭＣ１〜ＭＣ４
のトランジスタＱｍ１とＱｆ１の接続ノードｎ１が共通
データ信号線ＣＤＬに接続され、Ｑｍ２とＱｆ２の接続
ノードｎ２が共通データ信号線／ＣＤＬに接続されてお
り、相補的に書込みを行なう、つまり不揮発性記憶素子
Ｑｆ１またはＱｆ２のいずれか一方のしきい値を高くし
他方のしきい値を低く保つことで信頼性の高い書込みが
可能にされている。また、出力時にもＱｆ１側のノード
Ｎ１とＱｆ２側のノードＮ２から相補的な信号として出
力するため正確な読出しが保証される。なお、ＮＡＮＤ
ゲートＩＮＧｉは、その電源電圧端子に、データ読出し
時には通常の電源電圧Ｖｃｃが印加され、データ書込み
時にはＶｃｃよりも高い電圧Ｖｐｐが印加される。

【００８８】データ出力回路ＤＯＣは２つのインバータ
ＩＮＶ１，ＩＮＶ２を用いて構成してある。この場合、
各出力インバータＩＮＶ１，ＩＮＶ２は、入力制御信号
／Ｃｉｎによって出力ハイインピーダンスをとり得るい
わゆるクロックド・インバータを用いるのが好ましい。
また、入力用伝送ゲートＴＧ１，ＴＧ２としてＭＯＳＦ
ＥＴの代わりにＡＮＤゲートを用いている。なお、この
実施例の可変論理回路の論理動作は、図１の可変論理回
路と同じであるので、説明を省略する。

【００８９】図１４の可変論理回路は、電源を落として
も記憶した論理が失われないので一度だけ論理設定を行
なえば良いという利点がある。また、可変配線回路とし
て、図４のような不揮発性記憶素子で構成されるものを
使用する場合には、それらの素子を同一の工程により形
成することができるためプロセス上有利である。

【００９０】次に、ＥＢ導電体片により可変配線回路の
接続切替え手段を構成する図６の実施例におけるＥＢ導
電体片の形成方法の例を、図１６および図１７を用いて
詳しく説明する。このうち、図１６は接続しようとする
配線の上に絶縁膜が形成されている状態でＥＢ導電体片
の形成する場合、図１７はウェハの最上層に接続しよう
とする配線が露出している状態でＥＢ導電体片の形成す
る場合の各工程における基板の断面をプロセスフローに
従って示す。

【００９１】図１６において、５００はウェハ、５０
１，５０２は結線で接続しようとする配線、５１０はこ
の配線５０１，５０２上に形成された絶縁膜である。配
線５０１と５０２とを接続しようとする場合、先ず図１
６（Ａ）のように、上記絶縁膜の所定の位置に開口（コ
ンタクトホール）５２１，５２２を形成する。次に、図
１６（Ｂ）のように、上記絶縁膜５１０の上に金属膜５
３０を堆積する。金属膜はＡｌまたはＡｌ合金またはタ
ングステン等であり、スパッタリング法等によって堆積
する。

【００９２】次に、図１６（Ｃ）のように、金属膜５３
０の上にネガ型のフォトレジスト膜５４０を塗布し、こ
のレジスト膜５４０に対して、電子ビーム露光装置（Ｅ
Ｂ描画装置）を用いて、それまでの工程にて形成した位
置合わせ用マーク（２ヶ所が望ましい）を検出し、接続
しようとする配線５０１，５０２間の結線すべき部分と
結線用のコンタクトホールを覆う用ようなパターンのＥ
Ｂ描画を行なう。

【００９３】その後、上記レジスト膜５４０に対して現
像を行ない、該レジスト膜をマスクとして金属膜５３０
の選択エッチングを行ない、図１６（Ｄ）のように、Ｅ
Ｂ導電体片５３０Ｅを形成する。なお、エッチング終了
後に、上記レジスト膜５４０は除去して、図１６（Ｅ）
のようになる。 上記の手順により、所望の配線間を結
線することができる。

【００９４】一方、図１７（Ａ）のように、ウェハ５０
０の最上層に接続しようとする配線５０１，５０２が露
出している状態でＥＢ導電体片を形成する場合は、先
ず、図１７（Ｂ）のように、ウェハ上に絶縁膜５１０を
形成し、さらにその絶縁膜５１０上にポジ型のレジスト
膜５４０を塗布する。絶縁膜としては例えばＳｉＯ2が
あり、ＣＶＤ法またはＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓ
ｓ）法によって堆積する。レジスト膜５４０上には必要
により、チャージアップ防止用導電性ポリマー膜を形成
するのが良い。

【００９５】次に、電子ビーム露光装置を用いて、それ
までの工程にて形成したマークを検出し、図１７（Ｃ）
のように、電子ビームにより結線すべきヶ所の露光を行
なう。そして、レジスト膜５４０を現像し、図１７
（Ｄ）のように、レジスト膜５４０をマスクとして絶縁
膜をドライエッチング加工し、開孔５５０を形成する。
それから、上記レジスト膜５４０を除去して洗浄し、図
１７（Ｅ）のように、ウェハ前面に金属膜５３０を堆積
する。金属膜はＡｌまたはＡｌ合金またはタングステン
等であり、スパッタリング法等によって堆積する。

【００９６】その後、上記金属膜５３０を化学的研磨エ
ッチング技術によって、接続孔以外の金属膜が除去され
るまで、平坦化エッチングする。これにより、図１７
（Ｆ）のように、開孔５５０内に埋め込まれたＥＢ導電
体片ＥＰＣを形成することができる。上記の手順によ
り、所望の配線間を結線することができる。なお、ウェ
ハ全体に保護膜が形成されている場合においても、上記
手順でＥＢ導電体片ＥＣＰを形成することができる。そ
の場合には、図１７（Ｂ）のレジスト膜塗布工程から始
めるようにすればよい。

【００９７】なお、上記説明で、半導体ウェハとは半導
体集積回路装置の製造に用いるシリコンその他の半導体
単結晶基板（一般にほぼ円形）、サファイア基板、ガラ
ス基板その他の絶縁、反絶縁または半導体基板等、並び
にそれらの複合的基板であり、絶縁層、エピタキシャル
半導体層、その他の半導体層および配線層などを形成し
て集積回路を形成しているものとする。また、基板表面
の一部または全部を他の半導体、たとえばＳｉＧｅ等に
してもよい。さらに、ＥＢ導電体片を形成するためのレ
ジスト膜への露光は、電子ビームによる描画に限定され
るものでなく、レーザービームで描画することも可能で
ある。

【００９８】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、実
施例においては、可変論理回路ＶＬＣが論理設定用のメ
モリセル（ＭＣ１〜ＭＣ４）と出力回路ＤＯＣとで構成
されたＳＲＡＭを構成するメモリセルと類似もしくは同
一構成のメモリセルを用いたものを示したが、可変論理
回路ＶＬＣは公知のＦＰＧＡで使用されている任意の可
変論理回路を利用することができる。また、可変配線回
路を構成する配線切替え手段として磁性型スイッチ素子
を用いる場合には、可変論理回路の論理記憶用素子とし
て同様の磁性型スイッチ素子を用いるようにしてもよ
い。

【００９９】さらに、可変配線回路を構成する配線切替
え手段としては前記実施例のような不揮発性記憶素子に
限定されず、マスクＲＯＭで用いられるようなイオン打
込み方式やレーザー照射方式などによって、配線間を接
続または遮断状態に設定できる公知の素子、あるいは予
め形成されている配線を導通したい部分を除いてレーザ
ー照射等で切断する方式を利用することができる。

【０１００】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるユーザ
ー論理を構成するためのＦＰＬＡを例にとって説明した
が、この発明はそれに限定されない。たとえば、本発明
に係る可変論理回路を用いたＦＰＬＡは、ＨＤＬで記述
された論理回路をＦＰＬＡ上に展開して実動作試験で論
理設計の検証を行なうためのハードウェア・シミュレー
タとして利用することができる。

【０１０１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【０１０２】すなわち、任意の論理機能を構築可能でし
かも半導体チップ上に搭載できる論理の規模が比較的大
きな半導体集積回路（ＦＰＬＡ）を実現することができ
る。また、任意の論理機能を構築可能でしかも効率良く
テストを行なえるとともに、テストによって検出された
故障箇所を回避して所望の論理を構成することで歩留ま
りを向上させることができる。

【図面の簡単な説明】

【図１】図１は、本発明に係る半導体集積回路装置に用
いられる可変論理回路の一実施例を示す回路図である。

【図２】図２は、図１の実施例の可変論理回路の概念図
である。

【図３】図３は、任意の可変論理回路間を接続可能にす
る信号線とスイッチ素子とからなる可変配線回路の概念
図である。

【図４】図４は、可変配線回路を構成する接続切替え手
段の第１の実施例を示す回路図および素子断面図であ
る。

【図５】図４は、可変配線回路を構成する接続切替え手
段の第２の実施例を示す概略構成図および素子構造図で
ある。

【図６】図４は、可変配線回路を構成する接続切替え手
段の第３の実施例を示す要部平面拡大図である。

【図７】図７は、接続切替え手段の第２の実施例の磁性
型スイッチ素子への書き込みを行なう装置の概略構成を
示すブロック図である。

【図８】接続切替え手段の第１の実施例である不揮発性
記憶素子を用いた場合における不揮発性記憶素子への接
続情報の書込みを可能にするための選択線に関わる構成
の一例を示す回路構成図である。

【図９】接続切替え手段の第１の実施例である不揮発性
記憶素子を用いた場合における不揮発性記憶素子への接
続情報の書込みを可能にするための信号線に関わる構成
の一例を示す回路構成図である。

【図１０】可変論理回路への論理構成情報の書込みおよ
び読出しを可能にするための構成の一例を示す回路構成
図である。

【図１１】複数の可変論理回路と接続切替え手段とをタ
イル状に並べて半導体チップ上に配置して構成したＦＰ
ＬＡのテスト方法並びに論理の構成方法を示すフローチ
ャートである。

【図１２】複数の可変論理回路と接続切替え手段とをタ
イル状に並べて半導体チップ上に配置して構成したＦＰ
ＬＡの他のテスト方法並びに論理の構成方法を示すシス
テム構成図である。

【図１３】複数の可変論理回路と接続切替え手段とをタ
イル状に並べて半導体チップ上に配置して構成したＦＰ
ＬＡの他のテスト方法並びに論理の構成方法を示すフロ
ーチャートである。

【図１４】図１は、本発明に係る半導体集積回路装置に
用いられる可変論理回路の他の実施例を示す回路図であ
る。

【図１５】本発明に係る半導体集積回路装置の製造方法
に用いられるマスクの一例を示す平面図である。

【図１６】可変配線回路の接続切替え手段を構成するＥ
Ｂ導電体片の形成方法の一例を工程順に示す断面プロセ
スフローである。

【図１７】可変配線回路の接続切替え手段を構成するＥ
Ｂ導電体片の形成方法の他の例を工程順に示す断面プロ
セスフローである。

【符号の説明】

ＶＬＣ 可変論理回路 Ｐ１〜Ｐ１８ 接続切替え手段 Ｆ１１〜Ｆ６２ 接続切替え手段としての不揮発性記憶
素子 ＧＳ１〜ＧＳ６ 接続切替え手段としての磁性型スイッ
チ素子 ＥＰＣ 接続切替え手段としてのＥＢ導電体片 ４００ マスク基板 ４１０ 遮光帯 ４２０ 回路パターン領域 ４３０ アライメントマーク ４４０ 転写マーク ５００ 半導ウェハ ５０１，５０２ 配線 ５１０ 絶縁膜 ５３０ 金属層 ５４０ フォトレジスト膜

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/82 Ｔ Ｓ (72)発明者 岡本 好彦 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5F038 DF05 DF16 DT10 DT15 DT17 EZ20 5F064 BB05 BB06 BB09 BB13 BB15 CC10 CC30 FF04 FF36 FF41 FF52 HH06 HH08 5J042 AA10 BA01 BA02 CA08 CA11 CA15 CA20 CA27 DA05 DA06

Claims (10)

【特許請求の範囲】
1. 【請求項１】 入力信号に対して任意の論理をとった信
   号を出力可能な複数の可変論理回路と、これらの可変論
   理回路のうち任意の回路間を接続可能な可変配線回路と
   を有する半導体集積回路装置であって、 上記可変配線回路は、互いに交差する方向に設けられた
   複数の信号線と、これらの信号線のうち任意の信号線間
   を直接的に接続可能なプログラム要素とを含んでなるこ
   とを特徴とする半導体集積回路装置。
2. 【請求項２】 請求項１において、 上記プログラム要素は、電子線直接描画技術を利用して
   配線間に形成される導電体片であることを特徴とする半
   導体集積回路装置。
3. 【請求項３】 請求項１において、 上記プログラム要素は、一対の強磁性体で非磁性体を挟
   んだサンドイッチ構造を有するスイッチ素子であること
   を特徴とする半導体集積回路装置。
4. 【請求項４】 請求項１において、 上記プログラム要素は、コントロールゲートとフローテ
   ィングゲートを有する不揮発性記憶素子であるることを
   特徴とする半導体集積回路装置。
5. 【請求項５】 請求項４において、 上記不揮発性記憶素子は、直列に接続された２個の不揮
   発性記憶素子からなり、これら２個の不揮発性記憶素子
   のうち一方はその制御端子が互いに交差する方向に配設
   された第１の選択線と第２の選択線のうち第１の選択線
   に接続され、他の不揮発性記憶素子はその制御端子が上
   記第２の選択線に接続されていることを特徴とする半導
   体集積回路装置。
6. 【請求項６】 請求項１において、 上記可変論理回路は、上記可変配線回路を構成する上記
   プログラム要素と同一構造のプログラム要素を含み、該
   プログラム要素への設定に応じて出力論理が異なること
   を特徴とする半導体集積回路装置。
7. 【請求項７】 請求項１において、 上記可変論理回路の配列方向に沿ってテスト用の信号線
   が配設され、上記可変論理回路の出力端子と上記テスト
   用信号線との間にはスイッチ素子が設けられ、上記テス
   ト用信号線および上記スイッチ素子を介して上記可変論
   理回路への論理の設定と該可変論理回路の論理設定状態
   の読出しとが可能に構成されていることを特徴とする半
   導体集積回路装置。
8. 【請求項８】 請求項７において、 上記スイッチ素子を制御する選択用の信号線が複数本配
   設されているとともに、外部から入力された信号をデコ
   ードして上記選択用の信号線のいずれか１本を選択レベ
   ルにするデコーダ回路と、外部から入力された信号を増
   幅して上記テスト用信号線を介していずれかの可変論理
   回路に書き込みを行なう書込み用増幅回路と、上記テス
   ト用信号線の信号を増幅して外部へ出力する読出し用増
   幅回路とを備えていることを特徴とする半導体集積回路
   装置。
9. 【請求項９】 入力信号に対して任意の論理をとった信
   号を出力可能な複数の可変論理回路と、互いに交差する
   方向に配設された複数の信号線と、これらの信号線のう
   ち任意の信号線間を接続可能なプログラム要素とを含ん
   で構成され上記複数の可変論理回路のうち任意の回路間
   を接続する可変配線回路とを有する半導体集積回路装置
   の製造方法であって、 外部からテスト信号を入力して上記可変論理回路の検査
   を行ない、その結果得られた不良個所を示す情報に基づ
   いて、上記可変配線回路により不良を含まない正常な可
   変論理回路間を接続して所望の論理を構築するようにし
   たことを特徴とする半導体集積回路装置の製造方法。
10. 【請求項１０】 請求項９において、 上記可変配線回路による論理の構築後にさらに検査を行
    なって可変配線回路の不良箇所を検出し、検出された不
    良箇所を回避するように上記可変配線回路による上記可
    変論理回路間の接続を行なうようにしたことを特徴とす
    る半導体集積回路装置の製造方法。