JP2010199731A - スイッチングボックス回路、スイッチングブロック回路、およびｆｐｇａ回路 - Google Patents

Abstract

【課題】高集積化および低消費電力化を可能にする。
【解決手段】第１乃至第４の方向にそれぞれ設けられた第１乃至第ｎ（≧１）の信号線と、前記第１乃至第４の方向にそれぞれ設けられた第１乃至第ｎの入出力部であって、各方向における第ｉ（１≦ｉ≦ｎ）の入出力部は、一端が対応する方向の第ｉの信号線に接続する第１乃至第ｎの入出力部と、第１乃至第２ｎの接続端子と、前記第１乃至第４の方向にそれぞれ設けられ、各方向において前記第１乃至第ｎの入出力部のそれぞれと、前記第１乃至第２ｎの接続端子のそれぞれを接続するためにそれらの間に１個ずつ設けられ、ゲートにクロック信号を受ける２ｎ^２個のスピンＭＯＳＦＥＴと、を備えている。
【選択図】図２

Description

本発明は、スイッチングボックス回路、スイッチングブロック回路、およびＦＰＧＡ回路に関する。

近年、電子のスピン自由度を利用したスピンエレクトロニクスデバイスの研究開発が盛んに行われている。トンネル磁気抵抗効果（ＴＭＲ）を基礎とする研究開発が盛んに行われ、磁気ランダムアクセスメモリ（ＭＲＡＭ）やハードディスクドライブ（ＨＤＤ）の再生ヘッドなどに応用されるに至っている。さらに、半導体と磁性体とを結合したスピントランジスタが注目されている。

現在の半導体技術を基にしたリコンフィギャラブル論理回路として、ＦＰＧＡ(Field Programmable Gate Array)と呼ばれる集積回路がある。ＦＰＧＡは、内部のＳＲＡＭに情報を蓄え、このメモリに記憶された内容により、リコンフィギュラブル論理回路の論理と結線とを制御することができる。このように、ソフトウエアで論理を変更できるため、ハードウエアを作製後に回路の修正が可能となる。複雑化する集積回路を短納期で安価に実現する手段として、近年急速に伸びている。

スイッチングボックス回路は、４方向から来る信号線の結線方法を記憶させておき、信号線の入力と出力および信号線間の結線と断線を決定する回路である（例えば、非特許文献１参照）。このスイッチングボックス回路を有する回路は、メモリを書き換えることにより任意の結線方法を実現できる。

Vaugun Betz et al., "Architecture and CAD for Deep-submicron FPGAs", Kluwer Academic Publishers, 3rd Edition, 2002, pp 63-103 and 207-220

このスイッチングボックス回路を半導体のＣＭＯＳ技術によって作製する場合、従来は、情報を記憶するメモリとしてＳＲＡＭが用いられている。このため、素子数が多くなってしまうという問題がある。また、大量のＳＲＡＭを使用しているため、動作をしていないときでもリーク電流による消費電力が大きくなってしまう。そのため、高集積化しにくい回路となっている。また、スイッチングボックス回路で多くのパストランジスタを使用するため回路規模は非常に大きくなってしまい、高集積化を妨げる要因の一つとなっている。更に、ＳＲＡＭは電源を切ると情報が失われてしまう揮発性メモリであるため、電源投入をする毎に外部メモリに蓄えていた情報を書き込む必要がある。このため、電源投入時に手間と時間がかかるという課題がある。また、電源切断時に情報を蓄えておくための外部メモリを確保しておく必要があり、外部メモリのために消費電力および容積が必要になるという課題がある。このため、システム全体での高集積化および低消費電力化を妨げる要因の一つとなっている。

本発明は、上記事情を考慮してなされたものであって、高集積化および低消費電力化が可能なスイッチングボックス回路、スイッチングブロック回路、およびＦＰＧＡ回路を提供することを目的とする。

本発明の第１の態様によるスイッチングボックス回路は、第１乃至第４の方向にそれぞれ設けられた第１乃至第ｎ（≧１）の信号線と、前記第１乃至第４の方向にそれぞれ設けられた第１乃至第ｎの入出力部であって、各方向における第ｉ（１≦ｉ≦ｎ）の入出力部は、一端が対応する方向の第ｉの信号線に接続する第１乃至第ｎの入出力部と、第１乃至第２ｎの接続端子と、前記第１乃至第４の方向にそれぞれ設けられ、各方向において前記第１乃至第ｎの入出力部のそれぞれと、前記第１乃至第２ｎの接続端子のそれぞれを接続するためにそれらの間に１個ずつ設けられ、ゲートにクロック信号を受ける２ｎ^２個のスピンＭＯＳＦＥＴと、を備えていることを特徴とする。

また、本発明の第２の態様によるスイッチングブロック回路は、第１乃至第４の方向にそれぞれ設けられ、それぞれがｎ本の信号線を含む第１乃至第ｍ（≧２）の信号線群と、第１の態様の第１乃至第ｍ（≧２）のスイッチングボックス回路と、を備え、前記第１乃至第４の方向における第ｉ（１≦ｉ≦ｍ）の信号線群は第ｉのスイッチングボックス回路に接続されていることを特徴とする。

また、本発明の第３の態様によるＦＰＧＡ回路は、第２の態様のスイッチングブロック回路と、ルックアップテーブルを含むクラスターロジックブロック回路と、前記スイッチングブロック回路と前記クラスターロジックブロック回路とを接続するコネクションブロック回路とを備えていることを特徴とする。

本発明によれば、高集積化および低消費電力化が可能となる。

第１実施形態によるスイッチングボックス回路の回路図。 第１実施形態のスイッチングボックス回路における、結線と断線の例を示す回路図。 第１実施形態のスイッチングボックス回路における入出力部を示す回路図。 第１実施形態のスイッチングボックス回路における入力部を示す回路図。 第１実施形態のスイッチングボックス回路における出力部を示す回路図。 第１実施形態のスイッチングボックス回路におけるメモリ部を示す回路図。 第１実施形態のスイッチングボックス回路における書き換え回路を示す回路図。 第１実施形態のスイッチングボックス回路における書き換えを行う場合の電流パスの例を示す図。 第１実施形態のスイッチングボックス回路を用いて構成したスイッチングブロック回路の一具体例を示す図。 図９に示すスイッチングブロック回路を用いて構成したＦＰＧＡ回路の一具体例を示す図。 第２実施形態のスイッチングボックス回路における出力部を示す回路図。 第２実施形態のスイッチングボックス回路におけるメモリ部を示す回路図。 第３実施形態によるスイッチングボックス回路の回路図。 第３実施形態のスイッチングボックス回路を用いて構成したスイッチングブロック回路の一具体例を示す図。 スピンＭＯＳＦＥＴを用いてスイッチングボックス回路を構成した場合と、ＣＭＯＳだけでスイッチングボックス回路を構成した場合における信号線の本数ｎと、素子数との関係を示す図。 第４実施形態のスイッチングボックス回路を用いて構成したスイッチングブロック回路の一具体例を示す図。

以下に、本発明の実施形態を、図面を参照して詳細に説明する。ただし、図面は模式的なものであり、各部分の大きさ、各電圧の高さおよび各時間の長さ、部分間の大きさの比
率、電圧間の比率、時間の間隔などは現実のものとは異なる。また、図面の相互間においても、同じ部分を指す場合であっても、互いの寸法や比率が異なって示されている部分もある。

また、信号の電圧において、高電圧をＨレベル、低電圧をＬレベルとする。Ｈレベルは、電源電圧Ｖｄｄの半分より高い電圧を表し、Ｌレベルは、電源電圧Ｖｄｄの半分より低い電圧を表す。

（第１実施形態）
本発明の第１実施形態によるスイッチングボックス回路を図１に示す。一般に、スイッチングボックス回路は、４方向からの信号線が合流する領域において、結線と断線を決定する回路である。この実施形態のスイッチングボックス回路１は、４本の信号線ＳＬ_１、ＳＬ_２、ＳＬ_３、ＳＬ_４の結線と断線を決定するものであって、２個の接続端子１０_１、１０_２と、４個の入出力部１２_１〜１２_４と、８個のｎ型スピンＭＯＳＦＥＴ１４_１〜１４_８とを有している。

４本の信号線ＳＬ_１、ＳＬ_２、ＳＬ_３、ＳＬ_４は、４方向に１本ずつ配置される構成となっている。図１においては、上方には信号線ＳＬ_１が、左方には信号線ＳＬ_２が、下方には信号線ＳＬ_３が、右方には信号線ＳＬ_４が配置される。各信号線ＳＬ_ｉ（ｉ＝１，・・・４）に入出部１２_ｉが接続される。各入出力部１２_ｉ（ｉ＝１，・・・４）に２個のスピンＭＯＳＦＥＴ１４_２ｉ−１、１４_２ｉのそれぞれの一端が接続される。４個のスピンＭＯＳＦＥＴ１４_２ｉ−１（ｉ＝１，・・・４）の他端は接続端子１０_１に接続され、４個のスピンＭＯＳＦＥＴ１４_２ｉ（ｉ＝１，・・・４）の他端は接続端子１０_２に接続される。したがって、任意の一つの信号線は、入出力部、スピンＭＯＳＦＥＴ、接続端子、スピンＭＯＳＦＥＴ、入出力部を通して他の任意の信号線と接続することができる。例えば、信号線ＳＬ_１は、入出力部１２_１、スピンＭＯＳＦＥＴ１４_１、接続端子１０_１、スピンＭＯＳＦＥＴ１４_３、入出力部１２_２からなるルートを通して信号線ＳＬ_２と接続される。なお、信号線ＳＬ_１と信号線ＳＬ_２は、入出力部１２_１、スピンＭＯＳＦＥＴ１４_２、接続端子１０_２、スピンＭＯＳＦＥＴ１４_４、入出力部１２_２からなるもう一つの経路を通しても接続される。このように、任意の信号線は、本実施形態のスイッチングボックス回路１において、接続端子を通して、他の信号線と接続され、その接続の経路は２通りある。そして、各経路においては、接続端子を挟んで２個のスピンＭＯＳＦＥＴが直列に接続された構成となっている。

各スピンＭＯＳＦＥＴ１４_１〜１４_８は、通常のＭＯＳＦＥＴのソース電極とドレイン電極に強磁性体を用いた構成、もしくは通常のＭＯＳＦＥＴのソース電極とドレイン電極上に強磁性体を付加した構成、を有しており、強磁性体と半導体を組み合わせた構造を持つ。ソース電極とドレイン電極の強磁性体の磁化の向き、もしくはソース電極とドレイン電極上に付加された強磁性体の磁化の向きによりスピンＭＯＳＦＥＴの特性、例えば、２つの強磁性体間の抵抗値が異なるため、ロジックの中に不揮発メモリを内蔵することができる。このように、スピンＭＯＳＦＥＴは素子内部にメモリ機能を有しているため、小面積でスイッチングボックス回路を構成できる。また、強磁性体を用いてメモリ機能を実現しているため、メモリは不揮発であり、電源投入する毎にスイッチングボックス回路のメモリへの書き込みをしなくて済む。また、内部に不揮発メモリを有しているため、動作していない場合は電源を切断することが可能になり、低消費電力なスイッチングボックス回路を構築できる。

スピンＭＯＳＦＥＴのソース電極およびドレイン電極の強磁性体の磁化の向き、もしくはソース電極上およびドレイン電極上の強磁性体の磁化の向きは略平行か略反平行のいずれかになっており、２つの強磁性体間の抵抗も低抵抗と高抵抗のいずれかの状態になっている。ソース電極およびドレイン電極の強磁性体間の抵抗値において、低抵抗の場合を低抵抗状態、高抵抗の場合を高抵抗状態と呼ぶ。本発明の各実施形態においては、スピンＭＯＳＦＥＴが高抵抗状態のときに信号線間は断線と判断され、低抵抗状態の時に信号線間は導通と判断される。

上述したように、本実施形態では、信号線の接続が４方向全てに接続されている。そして、信号線間には、直列接続された２個のスピンＭＯＳＦＥＴが設けられている。直列接続されたスピンＭＯＳＦＥＴが２個とも低抵抗状態であれば、結線状態と判定される。また、直列接続された２個のスピンＭＯＳＦＥＴのうち、１個以上が高抵抗状態であれば、電流が流れにくいため断線状態と判定される。本実施形態においては、各スピンＭＯＳＦＥＴのゲートには共通のＣＬＯＣＫ信号（クロック信号）が印加される。すなわち、各スピンＭＯＳＦＥＴのゲートに同時にＣＬＯＣＫ信号（クロック信号）が印加される。本実施形態では各スピンＭＯＳＦＥＴはｎ型スピンＭＯＳＦＥＴであるので、ＣＬＯＣＫ信号（クロック信号）がＨレベルの時に、スピンＭＯＳＦＥＴが導通し、スイッチングボックス回路の動作を行い、出力を決定する。したがって、スピンＭＯＳＦＥＴが導通状態であっても、信号線間は、この信号線間にある少なくとも１個のスピンＭＯＳＦＥＴが高抵抗状態のときに断線状態と判断され、直列に接続された２つのスピンＭＯＳＦＥＴがともに低抵抗状態との時に結線状態と判断される。

次に、本実施形態のスイッチングボックス回路１の結線状態の一例を図２に示す。この例においては、左方の信号線ＳＬ_２と上方の信号線ＳＬ_１とを結線するとともに下方の信号線ＳＬ_３と右方向の信号線ＳＬ_４とを結線した場合を示す。それ以外の経路は断線を表す。図２において、点線で示すスピンＭＯＳＦＥＴ１４_１、１４_３、１４_６、１４_８は低抵抗状態を示し、実線で示すスピンＭＯＳＦＥＴ１４_２、１４_４、１４_５、１４_７は高抵抗状態を示す。信号線間の直列にあるすべてのスピンＭＯＳＦＥＴが低抵抗状態である場合に、その信号線間が結線となる。信号線間にある２つのスピンＭＯＳＦＥＴうちのいずれかが高抵抗状態である場合に、その信号線間は断線となる。

次に、本実施形態のスイッチングボックス回路１の入出力部１２の一具体例を図３に示す。この具体例の入出力部１２は、入力部１２ａ、メモリ部１２ｂ、および出力部１２ｃを備えている。メモリ部１２ｂは、ＥＮＡＢＬＥ信号とＥＮＡＢＬＥ信号に相補的なＮＯＴ−ＥＮＡＢＬＥ信号を出力する。ＥＮＡＢＬＥ信号とＮＯＴ−ＥＮＡＢＬＥ信号は入力部１２ａおよび出力部１２ｃに出力され、入力部１２ａと出力部１２ｃのいずれか一方だけが導通となるように接続される。

次に、入力部１２ａの一具体例を図４に示す。この具体例の入力部１２ａは、通常のｐ型ＭＯＳＦＥＴ１２ａ_１と、通常のｎ型ＭＯＳＦＥＴ１２ａ_２からなるトランスファーゲートである。ｐ型ＭＯＳＦＥＴ１２ａ_１のゲートにＥＮＡＢＬＥ信号が入力され、ｎ型ＭＯＳＦＥＴ１２ａ_２のゲートにはＮＯＴ−ＥＮＡＢＬＥ信号が入力される。したがって、この入力部１２ａは、ＥＮＡＢＬＥ信号がＬレベルで、ＮＯＴ−ＥＮＡＢＬＥ信号がＨレベルの時に導通状態となるが、ＥＮＡＢＬＥがＨレベルで、ＮＯＴ−ＥＮＡＢＬＥがＬレベルのときに断線状態となる。

次に、出力部１２ｃの一具体例を図５に示す。この具体例の出力部１２ｃは、ｐ型ＭＯＳＦＥＴ１２ｃ_１と、センスアンプ１２ｃ_２と、バッファ１２ｃ_３と、ｐ型ＭＯＳＦＥＴ１２ｃ_４およびｎ型ＭＯＳＦＥＴ１２ｃ_５からなるトランスファーゲートと、を備えている。ｐ型ＭＯＳＦＥＴ１２ｃ_１は、ゲートにＥＮＡＢＬＥ信号を受け、ソースに電源電圧Ｖｄｄが印加されドレインがスピンＭＯＳＦＥＴに接続される。センスアンプ１２ｃ_２は、ＮＯＴ−ＥＮＡＢＬＥ信号に基づいて動作し、参照電圧と比較することにより、スピンＭＯＳＦＥＴからの出力を検出する。バッファ１２ｃ_３は、センスアンプ１２ｃ_２の出力を安定化してトランスファーゲートに送出する。トランスファーゲートのｐ型ＭＯＳＦＥＴ１２ｃ_４およびｎ型ＭＯＳＦＥＴ１２ｃ_５のゲートにはＮＯＴ−ＥＮＡＢＬＥ信号およびＥＮＡＢＬＥ信号がそれぞれ印加される。

このような構成の出力部１２ｃにおいては、ＮＯＴ−ＥＮＡＢＬＥ信号がＬレベルで、ＥＮＡＢＬＥ信号がＨレベルのときに、低抵抗状態のスピンＭＯＳＦＥＴに接続された入力部１２ａの電圧を、センスアンプ１２ｃ_２で検出し、バッファで電圧を安定化し、トランスファーゲートを介して信号線側に出力する。出力部１２ｃは、ＮＯＴ−ＥＮＡＢＬＥ信号がＨレベルで、ＥＮＡＢＬＥ信号がＬレベルのときに、断線となる。なお、図５に示す参照電圧はＶｄｄ／２程度の電圧であり、動作マージンが最も高くなるように決められる。

次に、メモリ部１２ｂの一具体例を図６に示す。この具体例のメモリ部１２ｂは、ｐ型ＭＯＳＦＥＴ１２ｂ_１、１２ｂ_２と、ｎ型スピンＭＯＳＦＥＴ１２ｂ_３と、ｎ型ＭＯＳＦＥＴ１２ｂ_４と、インバータ１２ｂ_５と、を備えている。ｐ型ＭＯＳＦＥＴ１２ｂ_１、１２ｂ_２と、ｎ型スピンＭＯＳＦＥＴ１２ｂ_３と、ｎ型ＭＯＳＦＥＴ１２ｂ_４とは、この順番で直列に接続される。ｐ型ＭＯＳＦＥＴ１２ｂ_１のソースには電源電圧Ｖｄｄが印加され、ｎ型ＭＯＳＦＥＴ１２ｂ_４のソースは接地される。そして、ｐ型ＭＯＳＦＥＴ１２ｂ_１のゲートにはＮＯＴ−ＲＥＡＤ信号が印加され、ｎ型ＭＯＳＦＥＴ１２ｂ_４のゲートにはＲＥＡＤ信号が印加される。また、ｐ型ＭＯＳＦＥＴ１２ｂ_２と、ｎ型スピンＭＯＳＦＥＴ１２ｂ_３とは、ゲートが共通の１／２端子に接続され、ｐ型ＭＯＳＦＥＴ１２ｂ_２のドレインと、ｎ型スピンＭＯＳＦＥＴ１２ｂ_３のドレインの接続ノードからＥＮＡＢＬＥ信号が出力され、このＥＮＡＢＬＥ信号をインバータ１２ｂ_５によって反転することにより、ＮＯＴ−ＥＮＡＢＬＥ信号を得ている。

スピンＭＯＳＦＥＴ１２ｂ_３のゲートに接続される１／２端子には、電源電圧Ｖｄｄの半分Ｖｄｄ／２程度の電圧が印加されている。ＲＥＡＤ信号がＨレベル、ＮＯＴ−ＲＥＡＤ信号がＬレベルのときに、スピンＭＯＳＦＥＴ１２ｂ_３に電源が供給され、トランジスタ動作を行う。このときに、スピンＭＯＳＦＥＴ１２ｂ_３が低抵抗状態であれば、ＥＮＡＢＬＥ信号がＬレベルになり、スピンＭＯＳＦＥＴ１２ｂ_３が高抵抗状態であれば、ＥＮＡＢＬＥ信号がＨレベルになる。

他方、ＲＥＡＤ信号がＬレベル、ＮＯＴ−ＲＥＡＤ信号がＨレベルの時には、スピンＭＯＳＦＥＴ１２ｂ_３に電源が供給されないため、メモリ部１２ｂの消費電力は極端に小さくなる。電源が供給されてなくても、スピンＭＯＳＦＥＴ１２ｂ_３は不揮発性の記憶であるため、記憶内容は保持されている。

なお、ＥＮＡＢＬＥ信号線は電気的に浮遊しているので、スピンＭＯＳＦＥＴ１２ｂ_３に電源が供給されなくても、ＥＮＡＢＬＥ信号の電圧は保持されている。そのため、ＲＥＡＤ信号がＬレベル、ＮＯＴ−ＲＥＡＤ信号がＨレベルの時においても、ＥＮＡＢＬＥ信号の出力は保持される。

次に、スピンＭＯＳＦＥＴの抵抗状態を書き換える場合は、スピン注入磁化反転による反転電流以上の電流を流すことにより、磁化の向きを反転させることにより行う。磁化の向きの反転は、スピンＭＯＳＦＥＴに流す電流の向きを変化させることによって行う。スピンＭＯＳＦＥＴの抵抗状態の書き換えを、図７を参照して説明する。図７は、スピンＭＯＳＦＥＴの抵抗状態の書き換え回路の一具体例を示す回路図である。

アドレス部４０からの２本のアドレス線４２_１、４２_２はそれぞれ、接続端子１０_１、１０_２に接続している４つのスピンＭＯＳＦＥＴのゲートに接続される。すなわち、アドレス線４２_１は、接続端子１０_１に接続している４つのスピンＭＯＳＦＥＴ１４_１、１４_３、１４_５、１４_７のゲートに接続され、アドレス線４２_２は、接続端子１０_２に接続している４つのスピンＭＯＳＦＥＴ１４_２、１４_４、１４_６、１４_８のゲートに接続される。ドライバー／シンカー部５０からの２本の電流線５２_１、５２_２は、２個の接続端子１０_１、１０_２にそれぞれ接続される。ドライバー／シンカー部６０からの４本の電流線６２_１、６２_２、６２_３、６２_４は、４つの入出力部１２_１、１２_２、１２_３、１２_４の、スピンＭＯＳＦＥＴ側の端子にそれぞれ接続される。

スピン注入磁化反転により書き込む場合は、アドレス部４０によって、書き換えるスピンＭＯＳＦＥＴに接続されているアドレス線に電圧（アドレス信号）を印加し、書き換えるスピンＭＯＳＦＥＴを導通状態にする。そして、書き換えるスピンＭＯＳＦＥＴに接続されている電流線にスピン注入磁化反転するための電流値以上の書き換え電流を流すことにより、書き換えを行う。ここで、ドライバー／シンカー部５０からドライバー／シンカー部６０の向き、もしくはドライバー／シンカー部６０からドライバー／シンカー部５０の向きに、１個のスピンＭＯＳＦＥＴだけに電流を流す。具体的な電流経路を図８に示す。図８は、書き換えるスピンＭＯＳＦＥＴを、スピンＭＯＳＦＥＴ１４_６とした電流経路の一例を示す。図８においては、アドレス線４２_２を選択することにより、スピンＭＯＳＦＥＴ１４_２、１４_４、１４_６、１４_８が導通し、ドライバー／シンカー部５０から接続端子１０２を通してドライバー／シンカー部６０に電流を流すことにより、書き換え電流が、書き換えるＭＯＳＦＥＴ１４_６に流れる。このような書き換えの動作により、任意のスピンＭＯＳＦＥＴの抵抗状態を書き換えることができる。

本実施形態のスイッチングボックス回路１では、ＭＯＳＦＥＴとスピンＭＯＳＦＥＴを合わせた素子数は、８０個となる。これに対して、ＣＭＯＳだけで構成した従来のスイッチングボックス回路の素子数は、１０４個となる。したがって、スピンＭＯＳＦＥＴを用いた本実施形態のスイッチングボックス回路１は、ＣＭＯＳを用いた従来のスイッチングボックス回路に比べて、７７％の素子数で構成することができる。そして、回路の面積は、おおよそ素子数に依存するため、素子数が少ないほど回路面積も小さい。スピンＭＯＳＦＥＴを用いた本実施形態のスイッチングボックス回路１は、小面積のスイッチングボックス回路となる。

本実施形態のスイッチングボックス回路１を用いて構成したスイッチングブロック回路１００の一具体例の回路図を図９に示す。この具体例のスイッチングブロック回路１００においては、４方向にそれぞれｍ本の信号線が設けられている。上方にはｍ本の信号線ＳＬ_１１〜ＳＬ_１ｍ、左方にはｍ本の信号線ＳＬ_２１〜ＳＬ_２ｍ、下方にはｍ本の信号線ＳＬ_３１〜ＳＬ_３ｍ、右方にはｍ本の信号線ＳＬ_４１〜ＳＬ_４ｍが設けられている。そして、４本の信号線ＳＬ_１ｉ、ＳＬ_２ｉ、ＳＬ_３ｉ、ＳＬ_４ｉ（ｉ＝１，・・・，ｍ）の交差領域には、本実施形態のスイッチングボックス回路１が設けられている。この具体例のスイッチングブロック回路１００は、小面積のスイッチングボックス回路を用いているので、小面積のスイッチングブロック回路となる。

また、上記スイッチングブロック回路１００を用いて構成したＦＰＧＡ(Field Programmable Gate Array)回路２００の一具体例を図１０に示す。この具体例のＦＰＧＡ回路２００は、複数のスイッチングブロック（ＳＢ）回路１００と、論理回路の役割を果たしルックアップテーブル等を含む複数のクラスターロジックブロック（ＣＬＢ）回路１２０と、スイッチングブロック回路１００とクラスターロジックブロック回路１２０とを接続する複数のコネクションボックス（ＣＢ）回路１４０とを備えている。すなわち、この具体例においては、各スイッチングブロック回路１００は、一つのクラスターブロジックロック回路１２０と、少なくとも１つのコネクションボックス回路１４０を介して接続される。この具体例のＦＰＧＡ回路も、小面積のＦＰＧＡ回路となる。

以上説明したように、本実施形態によれば、高集積化および低消費電力化が可能な、スイッチングボックス回路、スイッチングブロック回路、およびＦＰＧＡ回路を得ることができる。

（第２実施形態）
次に、本発明の第２実施形態によるスイッチングボックス回路を説明する。第１実施形態のスイッチングボックス回路においては、スピンＭＯＳＦＥＴ１４_１〜１４_８はｎ型スピンＭＯＳＦＥＴであった。本実施形態のスイッチングボックス回路は、第１実施形態のスイッチングボックス回路において、スピンＭＯＳＦＥＴ１４_１〜１４_８をｐ型スピンＭＯＳＦＥＴとした構成となっている。

このため、第１実施形態のスイッチングボックス回路とは、各入出力部１２_ｉ（ｉ＝１，・・・，４）のメモリ部１２ｂおよび出力部１２ｃの構成が異なっている。

本実施形態に係る出力部１２ｃの一具体例を図１１に示す。この具体例の出力部１２ｃは、図５に示す出力部１２ｃにおいて、ｐ型ＭＯＳＦＥＴ１２ｃ_１をｎ型ＭＯＳＦＥＴ１２ｃＡ_１に置き換えた構成となっている。このｎ型ＭＯＳＦＥＴ１２ｃＡ_１は、ドレインがスピンＭＯＳＦＥＴに接続され、ソースが接地され、ゲートにＮＯＴ−ＥＮＡＢＬＥ信号を受ける。

また、本実施形態に係るメモリ部１２ｂの一具体例を図１２に示す。この具体例のメモリ部１２は、図６に示すメモリ部１２ｂのｐ型ＭＯＳＦＥＴ１２ｂ_２およびｎ型スピンＭＯＳＦＥＴ１２ｂ_３を、ｐ型スピンＭＯＳＦＥＴ１２ｂＡ_２およびｎ型ＭＯＳＦＥＴ１２ｂＡ_３にそれぞれ置き換えた構成となっている。

この具体例のメモリ部１２ｂにおいて、ＲＥＡＤ信号がＨレベル、ＮＯＴ−ＲＥＡＤ信号がＬレベルのときに、スピンＭＯＳＦＥＴ１２ｂＡ_３に電源が供給され、トランジスタ動作を行う。このときに、スピンＭＯＳＦＥＴ１２ｂＡ_３が低抵抗状態であれば、ＥＮＡＢＬＥ信号がＨレベルになり、スピンＭＯＳＦＥＴ１２ｂＡ_３が高抵抗状態であれば、ＥＮＡＢＬＥ信号がＬレベルになる。

なお、本実施形態においては、ｐ型スピンＭＯＳＦＥＴ１４_１〜１４_８のゲートに印加されるＣＬＯＣＫ信号（クロック信号）のＬレベルの時にｐ型スピンＭＯＳＦＥＴ１４_１〜１４_８が導通する以外は、第１実施形態と同様の動作をする。

本実施形態のスイッチングボックス回路も、第１実施形態と同様に、ＣＭＯＳを用いた従来のスイッチングボックス回路の場合の７７％の素子数で構成することができ、占有する回路面積も小さくことが可能となり、集積化することができる。また、本実施形態においても、第１実施形態と同様に、低消費電力化が可能になる。

そして、第１実施形態と同様に、本実施形態のスイッチングボックス回路を用いることにより、スイッチングブロック回路を構成することも可能であり、このスイッチングブロック回路を用いることにより、ＦＰＧＡ回路を構成することもできる。

以上説明したように、本実施形態によれば、高集積化および低消費電力化が可能な、スイッチングボックス回路、スイッチングブロック回路、およびＦＰＧＡ回路を得ることができる。

（第３実施形態）
次に、本発明の第３実施形態によるスイッチングボックス回路１Ａを、図１３を参照して説明する。第１および第２実施形態のスイッチングボックス回路１Ａは、４方向にそれぞれ１本の信号線が配置されていたが、本実施形態のスイッチングボックス回路は、４方向にそれぞれ２本の信号線が配置された構成となっている。すなわち、上方には２本の信号線ＳＬ_１１、ＳＬ_１２が配置され、左方には２本の信号線ＳＬ_２１、ＳＬ_２２が配置され、下方には２本の信号線ＳＬ_３１、ＳＬ_３２が配置され、右方には２本の信号線ＳＬ_４１、ＳＬ_４２が配置される。そして、本実施形態においては、各信号線ＳＬ_ｉｊ（ｉ，ｊ＝１，２）に対応して１個の入出力部１２_ｉｊが設けられている。また、本実施形態においては、４個の接続端子１０_１〜１０_４と、３２個のｎ型スピンＭＯＳＦＥＴ１４_ｉｊｋ（ｉ＝１，・・・，４、ｊ＝１，２、ｋ＝１，・・・，４）を備えている。

本実施形態においては、各入出力部１２_ｉｊ（ｉ＝１，・・・，４、ｊ＝１，２）は、接続端子１０_ｋ（ｋ＝１，・・・，４）に、スピンＭＯＳＦＥＴ１４_ｉｊｋを介して接続される。

このように構成された本実施形態においては、ある方向の任意の信号線は、各接続端子を通して、他の方向の任意の信号線と接続され、その接続の経路は４通りある。そして、各経路においては、接続端子を間に挟んで２個のスピンＭＯＳＦＥＴが直列に接続された構成となっている。したがって、本実施形態のスイッチングボックス回路も第１実施形態のスイッチングボックス回路と同様に、任意の方向の、任意の信号線へ結線することができる。

本実施形態によるスイッチングボックス回路では、ＭＯＳＦＥＴとスピンＭＯＳＦＥＴを合わせた素子数は、１７６個となる。ＣＭＯＳだけで構成した従来のスイッチングボックス回路では、４１６個となる。このため、本実施形態のスイッチングボックス回路も、第１実施形態と同様に、ＣＭＯＳを用いた従来のスイッチングボックス回路に比べて、４２％の素子数で構成することができ、占有する回路面積も小さくことが可能となり、集積化することができる。また、本実施形態においても、第１実施形態と同様に、低消費電力化が可能になる。

そして、第１実施形態と同様に、本実施形態のスイッチングボックス回路１Ａを用いて、スイッチングブロック回路を構成することも可能であり、このスイッチングブロック回路を用いることにより、ＦＰＧＡ回路を構成することもできる。本実施形態のスイッチングボックス回路１Ａを用いて構成したスイッチングブロック回路の一具体例を図１４に示す。この具体例のスイッチングブロック回路は、４方向にそれぞれ２ｍ本の信号線が配置される。上方には２ｍ本の信号線ＳＬ_{１ ｉ}（ｉ＝１，・・・，２ｍ）が配置され、左方には２ｍ本の信号線ＳＬ_{２ ｉ}（ｉ＝１，・・・，２ｍ）が配置され、下方には２ｍ本の信号線ＳＬ_{３ ｉ}（ｉ＝１，・・・，２ｍ）が配置され、右方には２ｍ本の信号線ＳＬ_{４ ｉ}（ｉ＝１，・・・，２ｍ）が配置される。また、この具体例のスイッチングブロック回路においては、本実施形態のｍ個のスイッチングボックス回路１Ａ_１〜１Ａ_ｍが設けられている。２本の信号線ＳＬ_{ｉ ２ｊ−１}、ＳＬ_{ｉ ２ｊ}（ｉ＝１，・・・，４、ｊ＝１，・・・，ｍ）が対となって、スイッチングボックス回路１Ａ_ｊに接続された構成となっている。この具体例のスイッチングブロック回路も小面積のスイッチングブロック回路となる。

また、第１実施形態で説明したと同様に、上記具体例のスイッチングブロック回路を用いてＦＰＧＡ回路を構成することもできる。

なお、本実施形態においては、スピンＭＯＳＦＥＴはｎ型スピンＭＯＳＦＥＴであったが、第２実施形態で説明したように、ｐ型スピンＭＯＳＦＥＴを用いてスイッチングブロック回路、スイッチングブロック回路、およびＦＰＧＡ回路を構成することができる。

以上説明したように、本実施形態によれば、高集積化および低消費電力化が可能な、スイッチングボックス回路、スイッチングブロック回路、およびＦＰＧＡ回路を得ることができる。

（第４実施形態）
次に、本発明の第４実施形態によるスイッチングボックス回路を説明する。第３実施形態のスイッチングボックス回路においては、各方向に２本の信号線が配置されていた。本実施形態においては、各方向にｎ（＞３）本の信号線が配置された構成となっている。

第３実施形態の説明からわかるように、本実施形態のスイッチングボックス回路においては、各方向の各信号線に対応して１個の入出力部が設けられるとともに、２ｎ個の接続端子が設けられる。そして、各入出力部と各接続端子は、１個のスピンＭＯＳＦＥＴを介して接続される構成となる。すなわち、各方向に対応して２ｎ^２（＝ｎ×２ｎ）個のスピンＭＯＳＦＥＴが設けられる。

このように構成された本実施形態も、ある方向の任意の信号線は、各接続端子を通して、他の方向の任意の信号線と接続され、その接続の経路は２ｎ通りある。そして、各経路においては、２個のスピンＭＯＳＦＥＴが直列に接続された構成となっている。したがって、本実施形態のスイッチングボックス回路も第１実施形態のスイッチングボックス回路と同様に、任意の方向の、任意の信号線へ結線することができる。

本実施形態によるスイッチングボックス回路では、ＭＯＳＦＥＴとスピンＭＯＳＦＥＴを合わせた素子数は、（８ｎ^２＋７２ｎ）個となる。従来のＣＭＯＳだけで構成したスイッチングボックス回路の場合は、素子数は、１０４ｎ^２個となる。スピンＭＯＳＦＥＴを用いてスイッチングボックス回路を構成した場合と、ＣＭＯＳだけでスイッチングボックス回路を構成した場合における信号線の本数ｎと、素子数との関係を図１５に示す。この図１５からわかるように、スピンＭＯＳＦＥＴを用いてスイッチングボックス回路を構成した場合は、ＣＭＯＳだけでスイッチングボックス回路を構成した場合に比べて、信号線の本数ｎが増えるにつれて、素子数を大幅に減らすことが可能になる。

このように、本実施形態のスイッチングボックス回路は、ＣＭＯＳだけを用いたスイッチングボックス回路に比べて、大幅に少ない素子数で構成することが可能となり、占有する回路面積も小さくことができ、集積化することが可能となる。また、本実施形態においても、第１実施形態と同様に、低消費電力化が可能になる。

そして、第１実施形態と同様に、本実施形態のスイッチングボックス回路を用いて、スイッチングブロック回路を構成することも可能であり、このスイッチングブロック回路を用いることにより、ＦＰＧＡ回路を構成することもできる。本実施形態のスイッチングボックス回路を用いて構成したスイッチングブロック回路の一具体例を図１６に示す。この具体例のスイッチングブロック回路は、４方向にそれぞれｍ組の信号線群が配置され、各信号線群はｎ本の信号線からなっている。上方にはｍ組の信号線群ＳＬＧ_{１ ｉ}（ｉ＝１，・・・，ｍ）が配置され、左方にはｍ組の信号線群ＳＬＧ_{２ ｉ}（ｉ＝１，・・・，ｍ）が配置され、下方にはｍ組の信号線群ＳＬＧ_{３ ｉ}（ｉ＝１，・・・，ｍ）が配置され、右方にはｍ組の信号線群ＳＬＧ_{４ ｉ}（ｉ＝１，・・・，ｍ）が配置される。各信号線群ＳＬＧ_{ｉ ｊ}（ｉ＝１，・・・，４、ｊ＝１，・・・，ｍ）はｎ本の信号線からなっている。

また、この具体例のスイッチングブロック回路においては、本実施形態のｍ個のスイッチングボックス回路１Ｂ_１〜１Ｂ_ｍが設けられている。各信号線群ＳＬＧ_{ｉ ｊ}（ｉ＝１，・・・，４、ｊ＝１，・・・，ｍ）が、スイッチングボックス回路１Ｂ_ｊに接続された構成となっている。この具体例のスイッチングブロック回路も小面積のスイッチングブロック回路となる。

また、第１実施形態で説明したと同様に、上記具体例のスイッチングブロック回路を用いてＦＰＧＡ回路を構成することもできる。

なお、本実施形態においては、スピンＭＯＳＦＥＴはｎ型スピンＭＯＳＦＥＴであったが、第２実施形態で説明したように、ｐ型スピンＭＯＳＦＥＴを用いてスイッチングブロック回路、スイッチングブロック回路、およびＦＰＧＡ回路を構成することができる。

以上説明したように、本実施形態によれば、高集積化および低消費電力化が可能な、スイッチングボックス回路、スイッチングブロック回路、およびＦＰＧＡ回路を得ることができる。

なお、本明細書においては、ＭＯＳＦＥＴは、酸化物以外のゲート絶縁膜、例えば、窒化膜または高誘電体絶縁膜を用いた電界効果トランジスタを意味する。

本発明の各実施形態によれば、不揮発な磁性体メモリを有するスピンＭＯＳＦＥＴを用いているために、電源を切る直前の状態を保持することが可能となるとともに電源を投入した直後から回路動作を始めることが可能となり、電源投入直後の待ち時間を解消することができるという効果、および回路動作を停止している待機時には電源を切ることによる低消費電力の効果を奏することができる。

また、本発明の各実施形態のスイッチングボックス回路をリコンフィギャラブル論理回路に用いることにより、高集積な回路を作製することができるという効果を奏することができる。

１ スイッチングボックス回路
１Ａ スイッチングボックス回路
１０_１〜１０_４ 接続端子
１２_１〜１２_４ 入出力部
１４_１〜１４_８ スピンＭＯＳＦＥＴ
ＳＬ_１〜ＳＬ_４ 信号線

Claims (9)

1. 第１乃至第４の方向にそれぞれ設けられた第１乃至第ｎ（≧１）の信号線と、
   前記第１乃至第４の方向にそれぞれ設けられた第１乃至第ｎの入出力部であって、各方向における第ｉ（１≦ｉ≦ｎ）の入出力部は、一端が対応する方向の第ｉの信号線に接続する第１乃至第ｎの入出力部と、
   第１乃至第２ｎの接続端子と、
   前記第１乃至第４の方向にそれぞれ設けられ、各方向において前記第１乃至第ｎの入出力部のそれぞれと、前記第１乃至第２ｎの接続端子のそれぞれを接続するためにそれらの間に１個ずつ設けられ、ゲートにクロック信号を受ける２ｎ^２個のスピンＭＯＳＦＥＴと、
   を備えていることを特徴とするスイッチングボックス回路。
2. 前記第１乃至第２ｎの接続端子のうちの一つの接続端子に接続している全てのスピンＭＯＳＦＥＴのゲートに前記アドレス信号を送り導通状態にするアドレス部と、
   前記第１乃至第２ｎの接続端子に電気的に接続された第１のドライバー／シンカー部と、
   前記第１乃至第ｎの入出力部と前記スピンＭＯＳＦＥＴとの間に電気的に接続された第２のドライバー／シンカー部と、
   を備え、
   前記第１および第２のドライバー／シンカー部は、前記アドレス部によって導通状態にされたスピンＭＯＳＦＥＴから一つのスピンＭＯＳＦＥＴを選択して、この選択したスピンＭＯＳＦＥＴに電流を流し、前記スピンＭＯＳＦＥＴに書き込みを行うことを特徴とする請求項１記載のスイッチングボックス回路。
3. 前記入出力部は、接続する信号線からの電気信号を受け、この電気信号を、接続するスピンＭＯＳＦＥＴに送出する入力部と、接続するスピンＭＯＳＦＥＴから送られてくる電気信号を、接続する信号線に送出する出力部と、メモリを有し、このメモリの記憶状態に応じて、前記入力部と前記出力部の一方を動作させるとともに他方を不動作とする制御信号を出力するメモリ部と、を備えていることを特徴とする請求項１または２記載のスイッチングボックス回路。
4. 前記スピンＭＯＳＦＥＴは全てｎ型スピンＭＯＳＦＥＴであることを特徴とする請求項３記載のスイッチングボックス回路。
5. 前記メモリ部は、ゲートに第１の制御信号を受けソースに電源電圧が印加される第１のｐ型ＭＯＳＦＥＴと、ゲートに所定の電圧が印加されソースが前記第１のｐ型ＭＯＳＦＥＴのドレインに接続される第２のｐ型ＭＯＳＦＥＴと、ゲートに前記所定の電圧が印加されドレインが前記第２のｐ型ＭＯＳＦＥＴのドレインに接続される第１のｎ型スピンＭＯＳＦＥＴと、ゲートに前記第１の制御信号の反転信号を受けドレインが前記第１のｎ型スピンＭＯＳＦＥＴのソースに接続されソースが接地される第１のｎ型ＭＯＳＦＥＴと、インバータとを備え、前記第２のｐ型ＭＯＳＦＥＴのドレインと前記第１のｎ型スピンＭＯＳＦＥＴのドレインとの接続ノードから第２の制御信号を出力し、前記インバータは前記第２の制御信号を受け前記第２の制御信号の反転信号を出力し、
   前記入力部は、第３のｐ型ＭＯＳＦＥＴと、第２のｎ型ＭＯＳＦＥＴとを含み、前記第２の制御信号に基づいて前記電気信号を通過させるトランスファーゲートであり、
   前記出力部は、接続するスピンＭＯＳＦＥＴからの電気信号を第１入力端子に受け参照電圧を第２入力端子に受けるセンスアンプと、前記第２の制御信号に基づいて動作し、ソースに電源電圧が印加されドレインが前記センスアンプの第１入力端子に接続される第４のｐ型ＭＯＳＦＥＴと、第５のｐ型ＭＯＳＦＥＴおよび第３のｎ型ＭＯＳＦＥＴを含み前記第２の制御信号に基づいて前記センスアンプの出力を通過させるトランスファーゲートと、
   を備えていることを特徴とする請求項４記載のスイッチングボックス回路。
6. 前記スピンＭＯＳＦＥＴは全てｐ型スピンＭＯＳＦＥＴであることを特徴とする請求項３記載のスイッチングボックス回路。
7. 前記メモリ部は、
   ゲートに第１の制御信号を受けソースに電源電圧が印加される第１のｐ型ＭＯＳＦＥＴと、
   ゲートに所定の電圧が印加されソースが前記第１のｐ型ＭＯＳＦＥＴのドレインに接続される第１のｐ型スピンＭＯＳＦＥＴと、
   ゲートに前記所定の電圧が印加されドレインが前記第１のｐ型スピンＭＯＳＦＥＴのドレインに接続される第１のｎ型ＭＯＳＦＥＴと、
   ゲートに前記第１の制御信号の反転信号を受けドレインが前記第１のｎ型ＭＯＳＦＥＴのソースに接続されソースが接地される第２のｎ型ＭＯＳＦＥＴと、
   インバータと、
   を備え、前記第１のｐ型スピンＭＯＳＦＥＴのドレインと前記第１のｎ型ＭＯＳＦＥＴのドレインとの接続ノードから第２の制御信号を出力し、前記インバータは前記第２の制御信号を受け前記第２の制御信号の反転信号を出力し、
   前記入力部は、
   第２のｐ型ＭＯＳＦＥＴと、第３のｎ型ＭＯＳＦＥＴとを含み前記第２の制御信号に基づいて前記電気信号を通過させるトランスファーゲートであり、
   前記出力部は、
   接続するスピンＭＯＳＦＥＴからの電気信号を第１入力端子に受け参照電圧を第２入力端子に受けるセンスアンプと、
   前記第２の制御信号に基づいて動作しソースが接地されドレインが前記センスアンプの第１入力端子に接続される第４のｎ型ＭＯＳＦＥＴと、
   第３のｐ型ＭＯＳＦＥＴと、第５のｎ型ＭＯＳＦＥＴとを含み、前記第２の制御信号に基づいて前記センスアンプの出力を通過させるトランスファーゲートと、
   を備えていることを特徴とする請求項６記載のスイッチングボックス回路。
8. 第１乃至第４の方向にそれぞれ設けられ、それぞれがｎ本の信号線を含む第１乃至第ｍ（≧２）の信号線群と、
   請求項１乃至７のいずれかに記載の第１乃至第ｍ（≧２）のスイッチングボックス回路と、
   を備え、
   前記第１乃至第４の方向における第ｉ（１≦ｉ≦ｍ）の信号線群は第ｉのスイッチングボックス回路に接続されていることを特徴とするスイッチングブロック回路。
9. 請求項８記載のスイッチングブロック回路と、ルックアップテーブルを含むクラスターロジックブロック回路と、前記スイッチングブロック回路と前記クラスターロジックブロック回路とを接続するコネクションブロック回路とを備えていることを特徴とするＦＰＧＡ回路。

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